JPH0797899B2 - Pulse control circuit - Google Patents
Pulse control circuitInfo
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- JPH0797899B2 JPH0797899B2 JP63199474A JP19947488A JPH0797899B2 JP H0797899 B2 JPH0797899 B2 JP H0797899B2 JP 63199474 A JP63199474 A JP 63199474A JP 19947488 A JP19947488 A JP 19947488A JP H0797899 B2 JPH0797899 B2 JP H0797899B2
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Description
【発明の詳細な説明】 〔概要〕 本発明はスイッチング素子の導通時間を制御するパルス
信号のパルス幅が所定の最小値以下となるとき、パルス
信号のオンパルス幅を少なくとも所定の最小値に保ち、
スイッチング素子に対する制御量に応じて周期を伸ばし
たパルス信号を出力するものである。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention keeps the on-pulse width of a pulse signal at least at a predetermined minimum value when the pulse width of a pulse signal for controlling the conduction time of a switching element is not more than a predetermined minimum value,
It outputs a pulse signal whose period is extended according to the control amount for the switching element.
本発明はスイッチング素子をオン、オフ制御するパルス
信号を作成するパルス制御回路に関する。The present invention relates to a pulse control circuit that creates a pulse signal that controls on / off of a switching element.
従来、バイポーラントランジスタ等のスイッチング素子
の導通時間制御では、スイッチング素子に供給するパル
ス信号の周期を一定にしてオン時間を可変して、オン時
間と周期の比で表わされるデューティ比を可変する制
御、あるいはオン時間を一定にし周期を可変する制御等
のパルス幅制御が行われている。Conventionally, in controlling the conduction time of a switching element such as a bipolar transistor, a control is performed in which the period of a pulse signal supplied to the switching element is fixed and the on-time is varied to vary the duty ratio represented by the ratio of the on-time and the period. Alternatively, pulse width control such as control for keeping the ON time constant and varying the cycle is performed.
第６図はモータ駆動回路の一例を示す図であり、トラン
ジスタ11の導通時間を制御してDCモータ12の回転数を制
御するための回路を示している。このトランジスタ11の
ベースに第８図に示すような周期Ｔが一定でオン時間t
onが変化するパルス信号を供給してモータの回転数を制
御した場合、制御デューティ比Duty＝ton/Tをしだいに
小さくしてパルスのオン時間tonを短かくしていくと、
第７図に示すようにモータ電流の平均値はしだいに減少
し回転数が低下する。FIG. 6 is a diagram showing an example of a motor drive circuit, and shows a circuit for controlling the conduction time of the transistor 11 to control the rotation speed of the DC motor 12. The base of the transistor 11 has a constant period T as shown in FIG.
When a pulse signal whose on changes is supplied to control the motor rotation speed, the control duty ratio Duty = t on / T is gradually reduced to shorten the pulse on time t on .
As shown in FIG. 7, the average value of the motor current gradually decreases and the rotation speed decreases.
しかしながら、従来のパルス幅制御では、スイッチング
素子の導通時間を短かくする方向の制御で、パルス信号
のオン時間を短かくしても、それ以上スイッチグ素子の
導通時間が短かくならない下限の値が存在し、さらにオ
ン時間を短かくしていくと、スイッチング素子がオフ状
態となり、制御上の不連続点が生じるという問題点があ
った。However, in the conventional pulse width control, there is a lower limit value that does not make the conduction time of the switching element shorter even if the ON time of the pulse signal is shortened by the control in the direction of shortening the conduction time of the switching element. Further, if the on-time is further shortened, there is a problem that the switching element is turned off and a control discontinuity occurs.
本発明は上記問題点に鑑み、スイッチング素子を広い制
御範囲にわたってオン、オフ制御できるパルス制御回路
を提供することを目的とする。In view of the above problems, it is an object of the present invention to provide a pulse control circuit capable of controlling ON / OFF of a switching element over a wide control range.
本発明は、スイッチング素子の導通時間を制御するオン
時間及び第１の周期を有する第１のパルス信号を生成す
る第１のパルス信号生成回路と、第１のパルス信号生成
回路から出力される第１のパルス信号のオン時間と予め
定めた最小オン時間とを比較する比較回路と、第１のパ
ルス信号の第１の周期に、最小オン時間と第１のパルス
信号のオン時間との比を乗算して第２の周期を求める演
算回路と、比較回路により第１のパルス信号のオン時間
が最小オン時間以上であると判定された場合には、第１
のパルス信号のオン時間と第１の周期とを選択して出力
し、比較回路により第１のパルス信号のオン時間が最小
オン時間未満であると判定された場合には、最小オン時
間と第２の周期とを選択して出力する選択回路と、この
選択回路から出力されるオン時間及び周期を有する第２
のパルス信号を生成する第２のパルス信号生成回路とを
備える。The present invention provides a first pulse signal generation circuit for generating a first pulse signal having an ON time and a first period for controlling a conduction time of a switching element, and a first pulse signal generation circuit for outputting the first pulse signal. A comparison circuit that compares the ON time of the first pulse signal with a predetermined minimum ON time, and the ratio of the minimum ON time to the ON time of the first pulse signal in the first cycle of the first pulse signal. If the on-time of the first pulse signal is determined to be equal to or longer than the minimum on-time by the arithmetic circuit for multiplying to obtain the second cycle and the comparison circuit, the first
When the comparison circuit determines that the ON time of the pulse signal and the first cycle are output and the ON time of the first pulse signal is less than the minimum ON time, A selection circuit for selecting and outputting two cycles, and a second circuit having an on-time and a cycle output from the selection circuit.
And a second pulse signal generation circuit for generating the pulse signal.
上記構成において、スイッチング素子の導通時間を減ら
す方向の制御が行われ、第１のパルス信号のオン時間が
最小オン時間未満となると、選択回路が最小オン時間と
第２の周期とを選択して出力し、第２のパルス信号生成
回路が、その最小オン時間及び第２の周期を有する第２
のパルス信号を生成する。In the above configuration, control is performed to reduce the conduction time of the switching element, and when the ON time of the first pulse signal is less than the minimum ON time, the selection circuit selects the minimum ON time and the second cycle. The second pulse signal generating circuit outputs a second pulse signal having a minimum on-time and a second period.
Pulse signal is generated.
従って、オンパルス幅が所定の最小値を下まわるよう
な、少ない制御量であっても、スイッチング素子の制御
が可能となり、不連続点のない滑らかな制御を実現でき
る。Therefore, the switching element can be controlled even with a small control amount such that the ON pulse width falls below a predetermined minimum value, and smooth control without discontinuity can be realized.
以下、本発明の実施例を第２図〜第５図を参照しながら
説明する。Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
第２図は本発明の第１の実施例のクロック制御回路の主
要部の回路構成を示すブロック図である。同図にはパル
ス信号を生成するパルス信号生成手段１は図示していな
いが、一般的なパルス生成回路により実現しており、ス
イッチング素子に対する制御量に応じたパルス信号のオ
ン時間Don及び周期DTを出力している。以下の説明では
パルス信号のオン時間Don（オンパルス幅に対応す
る）、周期DT、及び最小オン時間Dmin等はデジタルデー
タを示しており、後述する回路各部はそのデジタルデー
タの処理を行う。また最小オン時間Dminはスイッチング
素子に供給するパルス信号のオン時間をしだいに短かく
していったとき、それ以上スイッチング素子のオン時間
が短かくならない、すなわちパルス信号のオン時間の下
限値を意味しており、バイポーラトランジスタであれ
ば、トランジスタの遅延時間、蓄積時間等により定まる
値である。そして、パルス信号のオン時間を上記の最小
オン時間を下まわって、さらに短くしていくとスイッチ
ング素子は非導通状態となる。FIG. 2 is a block diagram showing a circuit configuration of a main part of the clock control circuit according to the first embodiment of the present invention. Although the pulse signal generating means 1 for generating a pulse signal is not shown in the figure, it is realized by a general pulse generating circuit, and the ON time D on and the period of the pulse signal according to the control amount for the switching element are changed. Outputs D T. In the following description, the ON time D on (corresponding to the ON pulse width) of the pulse signal, the period DT , the minimum ON time D min, etc. indicate digital data, and each circuit section described later processes the digital data. . Also, the minimum on-time D min means that when the on-time of the pulse signal supplied to the switching element is gradually shortened, the on-time of the switching element does not become shorter, that is, the lower limit value of the on-time of the pulse signal. In the case of a bipolar transistor, the value is determined by the delay time of the transistor, the storage time, and the like. Then, when the ON time of the pulse signal is made shorter than the minimum ON time and further shortened, the switching element becomes non-conductive.
第２図において、演算回路21は、パルス信号の周期DTに
最小オン時間Dminを乗算し、さらに、指示されたオン時
間Donで割算する演算を行う回路であり、演算結果Dnを
選択回路23、24に出力する。In FIG. 2, the arithmetic circuit 21, the minimum on time period D T of the pulse signal by multiplying the D min, further, a circuit for performing an operation of dividing at the indicated on-time D on, the operation result D n To the selection circuits 23 and 24.
比較回路22は、指示されたパルス信号のオン時間Donと
最小オン時間Dminとを比較し、Don≧Dminのとき「１」
である制御信号ａを出力し、Don＜Dminのとき「０」で
ある制御信号ａを出力する回路であり、この制御信号ａ
は選択回路23、24に出力される。この比較回路22はパル
ス信号のオンパルス幅を判別するパルス幅判別手段２に
対応する。The comparison circuit 22 compares the on-time D on of the instructed pulse signal with the minimum on-time D min, and “1” when D on ≧ D min.
Is a circuit that outputs a control signal a that is “0” when D on <D min.
Is output to the selection circuits 23 and 24. The comparison circuit 22 corresponds to the pulse width discrimination means 2 for discriminating the ON pulse width of the pulse signal.
選択回路23は一方の入力端子に与えられる最小オン時間
Dminと、他の入力端子に与えられるオン時間Donとの一
方を、制御信号ａに従って選択する回路であり、選択し
たデータDYをパルス発生器26に出力する。選択回路24は
演算回路21から出力される演算値Dnと、他の入力端子に
与えられる周期DTとの一方を、制御信号ａに従って選択
する回路であり、選択したデータDXをクロック発生回路
25に出力する。Select circuit 23 has minimum on-time applied to one input terminal
It is a circuit that selects one of D min and the ON time D on given to the other input terminal according to the control signal a, and outputs the selected data D Y to the pulse generator 26. The selection circuit 24 is a circuit that selects one of the operation value D n output from the operation circuit 21 and the period D T given to the other input terminal according to the control signal a, and generates the selected data D X with a clock. circuit
Output to 25.
クロック発生回路25は選択回路24から出力されるデータ
DXを１周期とするクロック信号を生成する回路であり、
生成した周期DXのクロック信号をパルス発生器26に出力
する。The clock generation circuit 25 is the data output from the selection circuit 24.
A circuit that generates a clock signal with D X as one cycle,
The generated clock signal of period D X is output to the pulse generator 26.
パルス発生器26はクロック発生回路25から出力される周
期DXのクロック信号と、選択回路23から出力されるオン
時間DYとから定まるパルス信号を生成して出力する回路
である。このパルス発生器26の出力パルス信号によりス
イッチング素子のオン、オフ制御が行われる。以上の演
算回路21、選択回路23,24、クロック発生回路25及びパ
ルス発生器26はパルス信号制御手段３に対応する。The pulse generator 26 is a circuit that generates and outputs a pulse signal that is determined from the clock signal of the period D X output from the clock generation circuit 25 and the ON time D Y output from the selection circuit 23. The output pulse signal of the pulse generator 26 controls ON / OFF of the switching element. The arithmetic circuit 21, the selection circuits 23 and 24, the clock generation circuit 25, and the pulse generator 26 described above correspond to the pulse signal control means 3.
以上の回路の動作をまとめると、スイッチング素子に対
する制御量に対応して指示されるパルス信号のオン時間
Donが、最小オン時間Dmin以上のときは（Don≧Dmin）、
比較回路22からは制御信号として「１」が出力される。
その結果選択回路23及び24では、それぞれ指示されたオ
ン時間Don、及び周期DTが選択される。そして、パルス
発生器26では、指示された周期DT及びオン時間Donのパ
ルス信号が生成され出力される。Summarizing the operation of the above circuits, the on-time of the pulse signal instructed according to the control amount for the switching element
When D on is the minimum on-time D min or more (D on ≧ D min ),
The comparison circuit 22 outputs "1" as a control signal.
As a result, in the selection circuits 23 and 24, the instructed on-time D on and period DT are selected, respectively. Then, the pulse generator 26 generates and outputs a pulse signal having the instructed cycle D T and on time D on .
一方、オン時間Donが最小オン時間Dminより小さいとき
は（Don＜Dmin）、比較回路22からは制御信号ａとして
「０」が出力される。その結果、選択回路23ではオン時
間DYとして最小オン時間Dminが選択され、選択回路24で
は周期DXとして演算回路21の演算値 DT×Dmin/Donが選択される。そしてパルス発生器26から
はオン時間Don＝Dmin及び周期Ｔ＝DT×Dmin/Donのパル
ス信号が出力される。On the other hand, when the on-time D on is smaller than the minimum on-time D min (D on <D min ), the comparison circuit 22 outputs “0” as the control signal a. As a result, the selection circuit 23 selects the minimum on-time D min as the on-time D Y , and the selection circuit 24 selects the calculated value D T × D min / D on of the calculation circuit 21 as the cycle D X. Then, the pulse generator 26 outputs a pulse signal having an on -time D on = D min and a cycle T = D T × D min / D on .
すなわち、この場合、パルス発生回路26からは指示され
たオン時間DonをDmin/Don倍したオン時間Dminと、その
時の補正量であるDmin/Don倍した周期Dmin/Don×DTとを
持つパルス信号が出力される。That is, in this case, the on-time D min obtained by multiplying the on-time D on instructed from the pulse generation circuit 26 by D min / D on, and the correction amount at that time D min / D on multiplied by the period D min / D A pulse signal having on × D T is output.
従ってスイッチング素子に対する制御量が少なく、パル
ス信号のオン時間Donが最小オン時間Dminより小さくな
る場合にも、オン時間DonをDminまで伸ばし、同時にそ
の補正量で周期を伸ばすことにより、スイッチング素子
の平均導通時間を短かくでき、最小制御範囲の下限を零
点付近まで近づけることができる。Thus small control amount for the switching element, when the pulse signal ON time D on is less than the minimum on-time D min also extend the on-time D on to D min, at the same time by extending the period in the correction amount, The average conduction time of the switching element can be shortened, and the lower limit of the minimum control range can be made closer to the zero point.
またこのとき周波数を下げる方向での制御を行うので、
スイッチング損失を減らすことができ、スナバ等による
損失も減少させることができる。At this time, control is performed in the direction of lowering the frequency,
Switching loss can be reduced, and loss due to snubbers and the like can also be reduced.
次に、本発明の第２の実施例の動作を第３図のフローチ
ャートに基づいて説明する。この実施例の回路構成は特
には図示していないが、CPU、パルス発生部等を有し、C
PUの制御の基に以下の処理が実行される。Next, the operation of the second embodiment of the present invention will be described based on the flowchart of FIG. Although not specifically shown, the circuit configuration of this embodiment has a CPU, a pulse generator, etc.
The following processing is executed under the control of the PU.
第３図において、制御量に応じたパルス信号のオン時間
ton＝ａが指示されると、ステップS1においてオン時間
ａが最小オン時間ｂ以上かどうかを判別する。ａ≧ｂで
あれば、すなわち指示されたオン時間ａが最小オン時間
ｂ以上であれば、ステップS2に移り指示されオン時間ａ
及び周期Ｔをそのまま出力する。In Fig. 3, the ON time of the pulse signal according to the control amount
When t on = a is instructed, it is determined in step S 1 whether the on-time a is the minimum on-time b or more. If a ≧ b, that is, if the instructed on-time a is greater than or equal to the minimum on-time b, the process proceeds to step S 2 and the on-time a is instructed.
And the cycle T are output as they are.
一方、ステップS1においてａ＜ｂであれば、すなわちオ
ン時間ａが最小オン時間より短かいときには、ステップ
S3に進み最小オン時間ｂを指示されたオン時間ａで割算
した値b/aを周期Ｔに乗算し、その乗算結果を周期Ｔと
してレジスタＴに格納する。そして次のステップS4で最
小オン時間をｂをレジスタａに格納する。その後上述と
同様にステップS2において、レジスタに記憶されたオン
時間ｂ、及び周期b/a×Ｔを、作成するパルス信号のオ
ン時間ton及び周期Ｔとして出力する。On the other hand, if a <b in step S 1 , that is, if the on-time a is shorter than the minimum on-time, step a
The value b / a was divided by S 3 minimum on time b the indicated on-time proceeds to a multiplies the period T, is stored in the register T and the multiplication result as the period T. Then, in the next step S 4 , the minimum on-time b is stored in the register a. Thereafter, in the same manner as described above, in step S 2 , the ON time b and the cycle b / a × T stored in the register are output as the ON time t on and the cycle T of the pulse signal to be created.
第４図は上述した処理により得られる出力パルス信号波
形の一例を示す図である。FIG. 4 is a diagram showing an example of an output pulse signal waveform obtained by the above-mentioned processing.
オン時間ａが最小オン時間ｂより長い場合には、同図
（１）に示すように、周期Ｔが一定で、制御量に応じて
オン時間tonの長さが変化するパルス信号が出力され
る。If the on-time a is longer than the minimum on-time b, as shown in FIG. (1), in the period T is constant, the pulse signal is the length of the on time t on changes in accordance with the control amount is outputted It
一方指示されたオン時間ａが最小オン時間ｂより短かい
場合には、同図（２）に示すようにオン時間tonとして
最小オン時間ｂと、b/a倍した周期b/aTのパルス信号が
出力される。On the other hand, when the instructed on-time a is shorter than the minimum on-time b, the minimum on-time b is set as the on-time t on and the pulse of the cycle b / aT multiplied by b / a as shown in FIG. The signal is output.
また、第５図は出力されるパルス信号の周波数ｆとオン
パルス幅Ｗの特性を示す図である。同図において点線ｄ
で示される特性は、上述した処理により作成されるパル
ス信号のオンパルス幅Ｗと周波数ｆとの関係を示してお
り、最小オン時間ｂ以下では一定のパルス幅ｂで周波数
ｆが連続的に低くなっていく。FIG. 5 is a diagram showing the characteristics of the frequency f and the on-pulse width W of the output pulse signal. In the figure, the dotted line d
The characteristic indicated by means the relationship between the on-pulse width W of the pulse signal created by the above-described processing and the frequency f, and the frequency f continuously decreases at a constant pulse width b below the minimum on-time b. To go.
また、実線ｅで示される特性は、周期Ｔの制御を開始す
るオン時間tonの下限値を、上述した最小オン時間ｂよ
り大きい値Ｃに設定し、さらにＣ≧ton＞ｂの制御の範
囲においては、オン時間tonも変化させた場合の、出力
パルス信号のオンパルス幅Ｗと周波数ｆの関係を示して
いる。この場合、スイッチング素子に対す制御量が減少
するにつれて、Ｃ≧ton＞ｂとなる制御範囲において
は、出力パルス信号のオンパルス幅Ｗは周波数ｆと共に
連続的に低くなる。Moreover, the characteristic indicated by the solid line e is a lower limit value of the on-time t on to start controlling the period T, set the minimum on-time b is greater than value C described above, further control of the C ≧ t on> b The range shows the relationship between the on-pulse width W of the output pulse signal and the frequency f when the on-time t on is also changed. In this case, as the control amount for the switching element decreases, the ON pulse width W of the output pulse signal continuously decreases with the frequency f in the control range where C ≧ t on > b.
従ってオン時間ａが最小オン時間ｂの近傍となる制御
が、頻繁にくり返えされるようなときには、出力パルス
信号の周波数を早めに低くすることによりスイッチング
損失、スナバ回路による損失をより軽減することができ
る。Therefore, when the control in which the on-time a is close to the minimum on-time b is repeated frequently, the switching loss and the snubber circuit loss can be further reduced by lowering the frequency of the output pulse signal earlier. You can
本発明によれば、制御上の不連続点を無くし零点付近ま
で、スイッチング素子の導通時間を連続的に制御するこ
とができる。また周波数を下げる方向で制御を行ってい
るので、スイッチング素子によるスイッチング損失及び
スナバ回路による損失をより軽減することができる。さ
らに例えばトランジスタの最小制御範囲において従来の
ように不必要なベース電流の供給を低減することができ
る。According to the present invention, it is possible to eliminate the control discontinuity point and continuously control the conduction time of the switching element up to the vicinity of the zero point. Further, since the control is performed in the direction of lowering the frequency, it is possible to further reduce the switching loss due to the switching element and the loss due to the snubber circuit. Further, for example, in the minimum control range of the transistor, it is possible to reduce the supply of unnecessary base current as in the conventional case.
第１図は本発明の原理説明図、 第２図は本発明の第１の実施例のパルス制御回路の主要
部のブロック図、 第３図は第２の実施例の動作を説明するフローチャー
ト、 第４図はその出力パルス波形を示す図、 第５図は出力パルス信号の特性を示す図、 第６図はモータ駆動回路の一例を示す図、 第７図は、第６図の回路のモータ電流と制御デューティ
比との関係を示す図、 第８図は従来のパルス信号波形を示す図である。 １……パルス信号生成手段、 ２……パルス幅判別手段、 ３……パルス信号制御手段。FIG. 1 is an explanatory view of the principle of the present invention, FIG. 2 is a block diagram of a main part of a pulse control circuit of the first embodiment of the present invention, and FIG. 3 is a flow chart for explaining the operation of the second embodiment, FIG. 4 shows the output pulse waveform, FIG. 5 shows the characteristics of the output pulse signal, FIG. 6 shows an example of the motor drive circuit, and FIG. 7 shows the motor of the circuit shown in FIG. FIG. 8 is a diagram showing the relationship between the current and the control duty ratio, and FIG. 8 is a diagram showing a conventional pulse signal waveform. 1 ... Pulse signal generation means, 2 ... Pulse width determination means, 3 ... Pulse signal control means.
Claims (1)
ン時間及び第１の周期を有する第１のパルス信号を生成
する第１のパルス信号生成回路と、 前記第１のパルス信号生成回路から出力される第１のパ
ルス信号のオン時間と予め定めた最小オン時間とを比較
する比較回路と、 前記第１のパルス信号の第１の周期に、前記最小オン時
間と前記第１のパルス信号のオン時間との比を乗算して
第２の周期を求める演算回路と、 前記比較回路により前記第１のパルス信号のオン時間が
前記最小オン時間以上であると判定された場合には、前
記第１のパルス信号のオン時間と前記第１の周期とを選
択して出力し、前記比較回路により前記第１のパルス信
号のオン時間が前記最小オン時間未満であると判定され
た場合には、前記最小オン時間と前記第２の周期とを選
択して出力する選択回路と、 この選択回路から出力されるオン時間及び周期を有する
第２のパルス信号を生成する第２のパルス信号生成回路
とを備えることを特徴とするパルス制御回路。1. A first pulse signal generation circuit for generating a first pulse signal having an ON time and a first period for controlling a conduction time of a switching element; and an output from the first pulse signal generation circuit. A comparison circuit that compares the on-time of the first pulse signal with a predetermined minimum on-time, and the minimum on-time and the on-state of the first pulse signal in the first cycle of the first pulse signal. An arithmetic circuit for obtaining a second period by multiplying the ratio with time; and a first circuit when the comparison circuit determines that the ON time of the first pulse signal is equal to or longer than the minimum ON time. When the ON time of the pulse signal is selected and output, and the comparison circuit determines that the ON time of the first pulse signal is less than the minimum ON time, Minimum on-time and above And a second pulse signal generation circuit for generating a second pulse signal having an ON time and a period output from the selection circuit. Control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199474A JPH0797899B2 (en) | 1988-08-10 | 1988-08-10 | Pulse control circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63199474A JPH0797899B2 (en) | 1988-08-10 | 1988-08-10 | Pulse control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0251355A JPH0251355A (en) | 1990-02-21 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP63199474A Expired - Lifetime JPH0797899B2 (en) | 1988-08-10 | 1988-08-10 | Pulse control circuit |
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| JPS61186015A (en) * | 1985-02-13 | 1986-08-19 | Nec Corp | Charging and discharging circuit |
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-
1988
- 1988-08-10 JP JP63199474A patent/JPH0797899B2/en not_active Expired - Lifetime
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