JPH0797750B2

JPH0797750B2 - 逐次復号化方法

Info

Publication number: JPH0797750B2
Application number: JP22820186A
Authority: JP
Inventors: 正昭加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1995-10-18
Anticipated expiration: 2010-10-18
Also published as: JPS6384209A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、２値ディジタルデータ列を磁気記録または光
学的記録に適した信号系列に変換する逐次復号化方法に
関する。

（従来の技術）２値ディジタルデータ列で表わされる情報を、磁気テー
プや磁気ディスク等の磁気記録媒体に記録しようとする
場合、上記２値ディジタルデータ列を磁気記録に適した
信号系列に変換することが行われる。このような信号系
列への変換に要求される条件としては、磁気記録媒体の
磁化反転間隔（記録波長）が短かくなると、前後の磁化
反転からの干渉を受けて、検出エラーが増大するので、
最小磁化反転間隔が大きいことと、さらに記録ビッ
トを検出するための検出窓幅が大きいこと、また復調用
クロック信号の周期に比べて磁化反転間隔が大きいこと
が挙げられる。ところが、復調用クロック信号が再生信
号より作ることが難しくなるので、最大磁化反転間隔が
小さくしなければならない。この条件は、にそれぞ
れ相反するものであり、磁気記録媒体上のデータ記録密
度を最大にするように最適化されなければならない。T.
Horiguchi及びK.Moritaの論文“An Optimiyation of Mo
dnlation Codes in Digital Recording″、IEEE Taansa
ctions on Magnetics、Vo1.MAG−12.No.6,Nov.1976、P.
740には２ビットの拘束されないデータワードを３ビッ
トの拘束されたコードワードに変換することにより、コ
ードワード列中の隣接する“1"の間の最小の“0"の数ｄ
が１個で、隣接する“1"の間の最大の“0"の数ｋが７個
であるコードレート2/3の符号化復号化方式が開示して
ある。しかし、上記論文に開示してある符号化復号化方
式は、データワードが２ビット及び４ビットの可変長符
号化復号化方式であり、変換を行うための装置が複雑に
なるという欠点を有する。

特開昭58−212248号公報には、上記可変長符号化復号化
方式における変換を逐次的に行うことの出来るエンコー
ド及びデコード装置が開示してある。上記特許における
エンコード装置、及びデコード装置において採用されて
いるコードレート2/3の符号化復号化方式の変換表を表
１に示す。

第１表において、データワードと記載された左欄は、デ
ータ列から区切ったデータビットの組を示し、コードワ
ードと記載された右欄は対応する変換されたコードビッ
トの組を示している。変換されたコードワード列は、コ
ードビットが“1"のところで記録信号を反転することに
より、磁気記録媒体上に磁化反転として記録される。表
１においてコードワード中の小文字“x"は、前のコード
ワードの最後のビットによって“1"又は“0"となるビッ
トを示しており、前のビットの補数を表わしている。こ
のような符号化方式のデコード装置は、上記特許に示さ
れている第２図の如き回路で実現出来る。第２図の復号
化回路は、コードワード列の３ビット毎にデータを２ビ
ット出力する逐次形の復号化回路であり、第３図にクロ
ック及び制御信号の波形とタイミングを示す図である。
コードワード列は、クロックＢに同期して、シリアル入
力、パラレル出力のシフトレジスタ20に入力され、クロ
ックＢによってシフトされる。シフトレジスタ20の４段
のパラレル出力は、アンド回路211〜213及びオア回路21
4,215からなる論理回路21によって符号変換され、クロ
ックＡ及びロード信号によって動作するパラレル入力の
シフトレジスタ23に並列にロードされる。シフトレジス
タ23のロード動作は、ロード信号がハイレベルの時にク
ロックＡ信号の立上りで、論理回路21の出力Ai、Bi、C
i、Diを並列にロードすることにより行われる。ロード
信号がローレベルの時には、シフトレジスタ23はシフト
動作を行う。論理回路21は表１で表わされる符号変換
を、コードワードからデータワードをデコードするため
の論理演算を行うもので、コードビット３ビット毎に逐
次的にデータ２ビットに変換すると共に、逐次的にデコ
ードするためのワード長を表わす符号Ciと、６ビット長
コードワードの場合の第２番目のコードビットを保存す
るための符号Diを出力する。すなわち、データワード長
が４ビット、つまりコードワード長が６ビットの時の先
頭の３ビットのコードビットを２ビットのデータに変換する時にのみCi＝
１とすると、データビットで２ビット前のCi^-1を使って
表１は表２の如く書けるので、Ci^-1とデータビットで２
ビット前のDi^-1及びコードビットX.Y.Z.Wとを使って、
データビットAi及びBiと、ワード長を表わす符号Ci、保
存すべきコードビットDiを次のように演算する。

Ci^-1及びDi^-1はデータビットで２ビット前の符号を示し
ており、ロード信号がハイレベルで、クロックＡの立上
りの時にはCi^-1はシフトレジスタ23のＢ段に、Di^-1はシ
フトレジスタ23のＣ段に格納されている。従って、論理
回路21は論理演算式（１）を実現するための回路で、ア
ンド回路211〜213とオア回路214,215を第２図の論理回
路21のように接続することにより（１）の演算が実行さ
れる。しかしながら、表１の符号化復号化方式のデコー
ド装置を実現する第２図の従来の復号化回路では、ワー
ド長を表わす符号等を演算し、格納するレジスタが余分
に必要となり、回路規模が極めて大きく（ａ）複雑であ
るという欠点があった。

（発明が解決しようとする問題点）上述した如く、表１に示す符号化復号化方式を用い、こ
の方式を回路として実現しようとすると、構成が大き
く、かつ複雑になるという欠点があった。つまり、上記
表１に示すような符号変換は、装置を実現する上で適し
たものであるとは言えなかった。そこで、この発明は、
このような事情を考慮してなされたもので、その目的と
するところは、上記可変長符号化復号化方式におけるデ
コード装置に使用することの出来る、回路規模の小さい
逐次復号化方法を提供することにある。

〔発明の構成〕

（問題点を解決するための手段）この発明は、２値データ列を、４種類の２ビット長デー
タワードから選択された（0,0）または（1,1）のデータ
ワードを除いた３種類の２ビット長データワードと前記
選択から除かれた２ビット長データを上位ビットとする
４種類の４ビット長データワードとに区切り、前記３種
類の２ビット長データワードの第１及び第２ビットが、
それぞれ第２及び第３ビットと同じか、または補数とな
るような３種類の３ビット長コードワードに対応させ、
前記４種類の４ビット長データワードの第３及び第４ビ
ットが、それぞれコードワードの第２及び第６ビットと
同じか、または補数となるような４種類の６ビット長デ
ータワードに対応させて、前記２値データ列をコードワ
ード列に変換し、変換された前記コードワード列から６
ビット長コードワードが検出された場合に、前記６ビッ
ト長コードワードの第５ビットにこの６ビット長コード
ワードの第２ビットを複写し、変換された前記コードワ
ード列の３ビットのコードビット毎に、前記コードワー
ド列の３ビットに続く１ビットの値をもとに、コードワ
ード列の３ビットのコードビットを２ビットのデータビ
ットに変換し、この変換された２ビットのデータビット
をコードワード列を前記２値データ列として出力するこ
とを特徴とする逐次復号化方法でワード列を前記２値デ
ータ列として出力することを特徴とする逐次復号化方法
である。

（作用）本発明は、２値データ列を４種類のデータワードから選
択された（0,0）または（1,1）のデータワードを除いた
３種類の２ビット長データワードと選択から除かれた２
ビット長データを上位ビットとする４種類の４ビット長
データワードに区切り、３種類の２ビット長データワー
ドの第１及び第２ビットがそれぞれ３ビット長コードワ
ードの第２及び第３ビットと同じか、または補数となる
ように対応させる。さらに、４種類の４ビット長データ
ワードの第３及び第４ビットが、それぞれ６ビット長コ
ードワードの第２及び第６ビットと同じか、または補数
となるように対応させる可変長符号化復号化方式に使用
するコードワード列をデータ列に変換する復号化方法で
ある。そして、入力されるコードワードが６ビット長コ
ードワードであると検出された場合には、６ビット長コ
ードワードの第５ビットを６ビット長コードワードの第
２ビットと置き換えることにより、ワード長を表わす符
号等を格納するレジスタを不用にでき、回路規模を小さ
くできる。

（実施例）以下、図面を参照して本発明の一実施例につき説明す
る。

第１図は、本発明による復号化回路の一実施例であり、
基本的にはＤフリップフロップ10,シフトレジスタ11,オ
ア回路12,13,14アンド回路15,16パラレル入力シフトレ
ジスタ17で構成される。表３は、復号化回路によってデ
コードされるコードワードとデータワードとの対応関係
を示した変換表であり、６ビット長コードワードをデコ
ードする場合には、まず前半の３ビットのコードビット
を２ビットのデータビットに変換すると共に、自己内で
コードワードの第５ビットを第２ビットで置き換えた修
正コードワードを作った後、後半の３ビットのコードビ
ットを２ビットのデータビットに変換することを表わし
ている。

第１図の復号化回路は、コードワード列の３ビット毎に
データを２ビット出力する逐次形の復号化回路であり、
第２図の従来例と同様に、第３図に示す制御信号及びク
ロック信号波形とタイミング関係で動作する。コードワ
ード列は、クロックＢに同期してＤフリップフロップ10
にクロックＢと共に入力され、そのＱ出力はオア回路12
を介して、クロックＢで動作するシリアル入力、パラレ
ル出力のシフトレジスタ11に加えられる。Ｄフリップフ
ロップ10の出力と、シフトレジスタ11の３段のパラレル
出力とは、オア回路13,14及びアンド回路15によってデ
ータビットが論理演算され、クロックＡ及びロード信号
によって動作するパラレル入力のシフトレジスタ17にロ
ードされると共に、コードワードのワード長が６ビット
の場合には、ロード信号がハイレベル時に、Ｄフリップ
フロップ10の出力とシフトレジスタ11のパラレル出力と
から特定のパターンが検出され、アンド回路16とオア回
路12とによって、シフトレジスタ11のＸ段に格納されて
いる６ビット長コードワードの第２ビットが、シフトレ
ジスタ11のｗ段に格納されている６ビット長コードワー
ドの第５ビットに代ってシフトレジスタ11のＺ段に入力
される。シフトレジスタ17のロード動作はロード信号が
ハイレベルの時にクロックＡの立上りで、論理演算され
たデータビットを並列にロードすることにより行われ
る。ロード信号がローレベルの時には、シフトレジスタ
17はシフト動作を行う。従って、本実施例による符号変
換は、３ビット長コードワード及び６ビット長コードワ
ードの前半の３ビットに対しては修正される前のコード
ワードの３ビットのコードビットを２ビットのデータビ
ットに変換し、６ビット長コードワードの後半の３ビッ
トに対しては、Ｄフリップフロップ10とシフトレジスタ
11に格納されているコードビットが特定のパターンであ
ることを検出し、６ビットコードワードの第５ビットを
修正して、この修正コードワードの後半の３ビットのコ
ードビットを２ビットのデータビットに変換するように
した逐次的な復号化回路である。表３から、データビッ
トのAj、Bjと、コードワードを修正するためのシフトレ
ジスタ11の入力Zjは、ロード信号をＬとして、次のよう
に演算される。

従って、（２）式を実行する論理演算は、Ｄフリップフ
ロップ10の出力とシフトレジスタ11のＹ段及びＺ段の
出力をアンド回路15に入力し、アンド回路15の出力と
シフトレジスタ11のＸ段のＱ出力とをオア回路13に入力
して、オア回路13の出力をAjとし、アンド回路15の出力
とシフトレジスタ11のＹ段のＱ出力とをオア回路14に入
力して、オア回路14の出力をBjとすることにより、シフ
トレジスタ17に並列にロードすると共に、シフトレジス
タ11のＸ段のＱ出力、Ｙ段の出力及びＺ段の出力と
ロード信号とをアンド回路16に入力し、アンド回路16の
出力とフリップフロップのＱ出力とをオア回路12に入力
し、オア回路12の出力をシフトレジスタ11の入力に加え
るZjとすることにより行うことが出来る。

すなわち、第１図の復号化回路は６ビット長コードワー
ドを修正してデコードすることにより、従来の復号化回
路に比べ、シフトレジスタの段数を少くすることが出来
る。

以上説明したように、本実施例による復号化回路は、表
３に示す修正コードワードを使ってコードワード列から
３ビットのコードビット毎に２ビットのデータビットを
逐次的に復号することにより、ワード長を表わす符号等
を格納するレジスタを不用に出来るので、復号化回路の
構成の簡単化を図り得る。故に、その実用的利点は絶大
である。尚、本発明は上記実施例に限定されるものでは
ない。例えばコードワード列の各ビットをその補数にし
て（コードワード列を反転させて）から、符号変換を行
っても良いことは勿論である。この時には第１図の復号
化回路のＤフリップフロップ10とシフトレジスタ11から
アンド回路15,16,オア回路12〜14に接続されているＱ出
力と出力を交換すると共に、アンド回路16をナンド回
路に、オア回路12をノア回路にすれば良い。また（２）
式の論理演算を行うのにアンド回路とオア回路の組合せ
で行ったが、ナンド回路やノア回路の組合せでも良いこ
とは勿論であり、また、表３におけるコードワードとデ
ータワードの対応も、データビットをその補数に変換し
たものと対応させる場合には、第１図の復号化回路の出
力を反転させれば良い。要するに、本発明はその要旨を
逸脱しない範囲で種々変形して実施することが出来る。

〔発明の効果〕

本発明によれば、復号化回路のワード長を表わす符号等
を格納するレジスタを省略出来、回路としての規模が小
さくなり、集積化する場のゲート数も少なく出来るの
で、極めて実用性の高いものとなる。

【図面の簡単な説明】

第１図は、本発明の一実施例である復号化回路、第２図
は従来の復号化回路、第３図は従来の復号化回路及び本
発明の一実施例である復号化回路に使用するクロックと
制御信号の波形及びタイミングの概略図である。 10……Ｄフリップフロップ、11,20……シリアル入力パ
ラレル出力シフトレジスタ、12,13,14,214,215……オア
回路、15,16,211,212,213……アンド回路、17,23……パ
ラレル入力シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】２値データ列を、４種類の２ビット長デー
タワードから選択された（0,0）または（1,1）のデータ
ワードを除いた３種類の２ビット長データワードと前記
選択から除かれた２ビット長データを上位ビットとする
４種類の４ビット長データワードとに区切り、前記３種類の２ビット長データワードの第１及び第２ビ
ットが、それぞれ第２及び第３ビットと同じか、または
補数となるような３種類の３ビット長コードワードに対
応させ、前記４種類の４ビット長データワードの第３及
び第４ビットが、それぞれコードワードの第２及び第６
ビットと同じか、または補数となるような４種類の６ビ
ット長データワードに対応させて、前記２値データ列を
コードワード列に変換し、変換された前記コードワード列から６ビット長コードワ
ードが検出された場合に、前記６ビット長コードワード
の第５ビットにこの６ビット長コードワードの第２ビッ
トを複写し、変換された前記コードワード列の３ビットのコードビッ
ト毎に、前記コードワード列の３ビットに続く１ビット
の値をもとに、コードワード列の３ビットのコードビッ
トを２ビットのデータビットに変換し、この変換された２ビットのデータビットをコードワード
列を前記２値データ列として出力することを特徴とする
逐次復号化方法。