JPH0795846B2 - Clamp circuit - Google Patents
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- JPH0795846B2 JPH0795846B2 JP59057919A JP5791984A JPH0795846B2 JP H0795846 B2 JPH0795846 B2 JP H0795846B2 JP 59057919 A JP59057919 A JP 59057919A JP 5791984 A JP5791984 A JP 5791984A JP H0795846 B2 JPH0795846 B2 JP H0795846B2
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Description
【発明の詳細な説明】 （発明の技術分野） 本発明はテレビ信号のクランプ回路に関するもので、特
に文字多重放送を受信するテレビ受像機に接続される文
字多重インターフェィスにおけるペデスタルクランプ回
路に関するものである。TECHNICAL FIELD OF THE INVENTION The present invention relates to a clamp circuit for a television signal, and more particularly to a pedestal clamp circuit in a character multiplex interface connected to a television receiver for receiving character multiplex broadcasting. .
（従来技術） まず、第１図を用いて文字多重インターフェイスの簡単
な説明を行う。１はクロマ・ビデオ信号処理回路、２は
輝度制御信号入力端子、３はテレビの原色信号入力端
子、４はシャドウコントロール回路（利得制御回路）、
５は増幅回路、６は切替回路、７はシャドーパルス入力
端子、８は文字多重信号入力端子、９は切換パルス入力
端子、10はコンデンサ、11は文字多重デコーダー、12は
出力端子である。(Prior Art) First, a brief description of the character multiplex interface will be given with reference to FIG. 1 is a chroma / video signal processing circuit, 2 is a luminance control signal input terminal, 3 is a television primary color signal input terminal, 4 is a shadow control circuit (gain control circuit),
Reference numeral 5 is an amplifier circuit, 6 is a switching circuit, 7 is a shadow pulse input terminal, 8 is a character multiplex signal input terminal, 9 is a switching pulse input terminal, 10 is a capacitor, 11 is a character multiplex decoder, and 12 is an output terminal.
原色信号はブライトコントロール２により設定された直
流電位でクロマ・ビデオ信号処理回路から出力され、入
力端子３を通り、シャドウコントロール回路４に入力さ
れる。シャドウコントロール回路４は、通常のテレビ放
送の画面に文字多重放送の画面を重ね合わせて映した場
合に、文字多重放送の画面を見やすくするために、通常
のテレビ放送の信号を減衰させるもので、文字多重デコ
ーダー11からのシャドウパルスが入力されたときのみ原
色信号を減衰させる。The primary color signal is output from the chroma / video signal processing circuit at the DC potential set by the bright control 2, passes through the input terminal 3, and is input to the shadow control circuit 4. The shadow control circuit 4 attenuates a normal television broadcast signal in order to make the screen of the character multiplex broadcast easier to see when the screen of the character multiplex broadcast is superimposed on the screen of the normal television broadcast. The primary color signal is attenuated only when the shadow pulse from the character multiplex decoder 11 is input.
原色信号はシャドウコントロール回路４を通った後、切
換回路６に入力される。文字多重信号はコンデンサ10を
介して入力端子８に入力され、テレビの原色信号とレベ
ルを合わせるための増幅回路５を通り、切換回路６に入
力される。切換回路６は文字多重デコーダからの切換パ
ルスにより原色信号と文字多重信号のどちらかを出力端
子12に出力する。After passing through the shadow control circuit 4, the primary color signal is input to the switching circuit 6. The character multiplex signal is input to the input terminal 8 via the capacitor 10, passes through the amplifier circuit 5 for matching the level with the primary color signal of the television, and is input to the switching circuit 6. The switching circuit 6 outputs either the primary color signal or the character multiplex signal to the output terminal 12 according to the switching pulse from the character multiplex decoder.
以上のように、文字多重インビターフェイスは信号処理
を行うが原色信号と文字多重信号を切り換えた時にその
動作点が違っていると画面の明るさが変わり見づらくな
ってしまう。したがって原色信号と文字多重信号のペデ
スタルレベルをそろえる必要があり、またシャドウコン
トロール回路４が動作した場合にもペデスタルレベルが
変動しないようにしなければならない。よって第１図で
は省略したがクランプ回路が必要となる。As described above, the character multiplex inbiter face performs signal processing, but when the operating point is different when the primary color signal and the character multiplex signal are switched, the brightness of the screen changes and it becomes difficult to see. Therefore, it is necessary to make the pedestal level of the primary color signal and the pedestal level of the character multiplex signal uniform, and to prevent the pedestal level from changing even when the shadow control circuit 4 operates. Therefore, although omitted in FIG. 1, a clamp circuit is required.
第２図にクランプ回路も含めた従来例を示す。第１図と
同一の部分は同一の参照符号をつけて出す。原色信号入
力端子３から出力での極性を合わせるための反転回路13
を通りトランジスタ15のベースに接続される。トランジ
スタ15と16のベースにはクランプ回路14が接続され、ト
ランジスタ16のベースは外部端子38に接続されコンデン
サ40を介して接地される。トランジスタ15と16のエミッ
タはそれぞれ抵抗17,18を介して接地され、双差動接続
されたトランジスタ20〜23の共通エミッタの一方（20,2
1）がトランジスタ15のコレクタに接続され、他方（22,
23）がトランジスタ16のコレクタに接続される。トラン
ジスタ20と23のコレクタは共通接続され、抵抗25を介し
て電源26に、また抵抗24を介してトランジスタ21のコレ
クタに接続されており、トランジスタ22のコレクタは電
源26に接続される。シャドウパルス入力端子７には波形
整形回路19が接続され、波形整形回路19からトランジス
タ20,23の共通ベースとトランジスタ21,22の共通ベース
にそれぞれ接続される。文字多重入力端子８にはコレク
タが電源26に接続されたトランジスタ30のベースとクラ
ンプ回路36が接続され、クランプ回路36の他端はバイア
ス源37とトランジスタ29のベースに接続される。トラン
ジスタ29のエミッタはトランジスタ32のコレクタに、ト
ランジスタ30のエミッタはトランジスタ33のコレクタに
接続され、トランジスタ29と30のエミッタは抵抗31によ
り接続される。トランジスタ32,33のエミッタは抵抗34,
35を介してそれぞれ接地される。FIG. 2 shows a conventional example including a clamp circuit. The same parts as those in FIG. 1 are designated by the same reference numerals. Inversion circuit 13 to match the polarity of the output from the primary color signal input terminal 3
Connected to the base of the transistor 15. The clamp circuit 14 is connected to the bases of the transistors 15 and 16, and the base of the transistor 16 is connected to the external terminal 38 and grounded via the capacitor 40. The emitters of the transistors 15 and 16 are grounded via resistors 17 and 18, respectively, and one of the common emitters (20, 2
1) is connected to the collector of transistor 15 and the other (22,
23) is connected to the collector of the transistor 16. The collectors of the transistors 20 and 23 are connected in common, are connected to the power supply 26 via the resistor 25, and are connected to the collector of the transistor 21 via the resistor 24, and the collector of the transistor 22 is connected to the power supply 26. A waveform shaping circuit 19 is connected to the shadow pulse input terminal 7, and the waveform shaping circuit 19 is connected to the common bases of the transistors 20 and 23 and the common bases of the transistors 21 and 22, respectively. The character multiplex input terminal 8 is connected to the base of the transistor 30 whose collector is connected to the power supply 26 and the clamp circuit 36, and the other end of the clamp circuit 36 is connected to the bias source 37 and the base of the transistor 29. The emitter of the transistor 29 is connected to the collector of the transistor 32, the emitter of the transistor 30 is connected to the collector of the transistor 33, and the emitters of the transistors 29 and 30 are connected by the resistor 31. The emitters of the transistors 32 and 33 are resistors 34,
Grounded via 35.
トランジスタ29のコレクタは抵抗28を介して電源26に接
続されており、トランジスタ21のコレクタと共にそれぞ
れ比較回路27と切換回路６に接続される。比較回路27の
出力は外部端子39とトランジスタ32,33のベースに接続
され、外部端子39はコンデンサ41を介して設置される。
42はゲートパルス入力端子で比較回路27クランプ回路1
4,36にそれぞれ接続されている。The collector of the transistor 29 is connected to the power supply 26 via the resistor 28, and is connected to the comparator circuit 27 and the switching circuit 6 together with the collector of the transistor 21. The output of the comparison circuit 27 is connected to the external terminal 39 and the bases of the transistors 32 and 33, and the external terminal 39 is installed via the capacitor 41.
42 is a gate pulse input terminal Comparison circuit 27 Clamp circuit 1
Connected to 4,36 respectively.
次に第２図の動作を説明する。Next, the operation of FIG. 2 will be described.
入力端子３から入力された原色信号は反転回路により極
性が反転した後、トランジスタ15のベースに入力され
る。クランプ回路14はゲートパルス入力期間のみ動作
し、入力された原色信号のペデスタルレベルを外付のコ
ンデンサ40に充電し、トランジスタ15の16のベース電位
をそろえる。一例として、抵抗17と18の抵抗値を等しく
し、抵抗24,25の抵抗値をその半分にしておく。シャド
ウパルスが入力されていない場合には、トランジスタ2
0,23のベース電位に比べてトランジスタ21,22のベース
電位の方が高いため、トランジスタ20,23は導通せず、
トランジスタ21,22が導通する。このため、トランジス
タ15を流れる電流がトランジスタ21を通り負荷抵抗24,2
5に流れる。したがってシャドウ回路４は利得“1"の反
転増幅器として動作する。The primary color signal input from the input terminal 3 is inverted in polarity by an inverting circuit and then input to the base of the transistor 15. The clamp circuit 14 operates only during the gate pulse input period, charges the pedestal level of the input primary color signal to the external capacitor 40, and aligns the base potentials of 16 of the transistors 15. As an example, the resistance values of the resistors 17 and 18 are made equal, and the resistance values of the resistors 24 and 25 are set to half thereof. Transistor 2 when no shadow pulse is input
Since the base potentials of the transistors 21 and 22 are higher than the base potentials of 0 and 23, the transistors 20 and 23 do not conduct,
The transistors 21 and 22 become conductive. Therefore, the current flowing through the transistor 15 passes through the transistor 21 and the load resistances 24, 2
Flow to 5. Therefore, the shadow circuit 4 operates as an inverting amplifier having a gain of "1".
次にシャドウパルスが入力された場合、波形整形回路19
の出力が反転し、トランジスタ21,22が導通せず、トラ
ンジスタ20,23が導通するため、トランジスタ15を流れ
る電流がトランジスタ20を通して負荷抵抗25に流れる。
したがってシャドウ回路の出力において原色信号は1/2
に減衰する。また負荷抵抗25にはトランジスタ23を通し
トランジスタ16に流れる電流が流れるためシャドウコン
トロール動作時にも出力の動作点が変わらない。When the shadow pulse is input next, the waveform shaping circuit 19
Is inverted, the transistors 21 and 22 do not conduct, and the transistors 20 and 23 conduct, so that the current flowing through the transistor 15 flows through the transistor 20 to the load resistor 25.
Therefore, the primary color signal is 1/2 at the output of the shadow circuit.
Decays to. Further, since the current flowing through the transistor 16 through the transistor 23 flows through the load resistor 25, the output operating point does not change even during the shadow control operation.
文字多重信号はコンデンサ10を介してトランジスタ30の
ベースに入力されており、クランプ回路36は、ゲートパ
ルス入力期間バイアス源37の電位をコンデンサ10に蓄積
し、トランジスタ29と30のベース電位をそろえているた
め文字多重信号は抵抗28と31によって決まる利得倍され
増幅器５より出力される。シャドウコントロール回路４
と増幅器５の出力は比較回路27に入力されており、比較
回路27はゲートパルス入力期間動作し、原色信号のペデ
スタルレベルに文字多重信号のペデスタルレベルが一致
するように、トランジスタ32,33のベースに帰還をかけ
るとともにコントロール41を充電する。したがって原色
信号と文字多重信号を動作点とレベルにあわせて切換回
路６に入力される。The character multiplex signal is input to the base of the transistor 30 via the capacitor 10, and the clamp circuit 36 accumulates the potential of the bias source 37 in the gate pulse input period in the capacitor 10 and aligns the base potentials of the transistors 29 and 30. Therefore, the character multiplex signal is multiplied by the gain determined by the resistors 28 and 31 and output from the amplifier 5. Shadow control circuit 4
And the output of the amplifier 5 are input to the comparison circuit 27. The comparison circuit 27 operates during the gate pulse input period, and the bases of the transistors 32 and 33 are set so that the pedestal level of the character multiplex signal matches the pedestal level of the primary color signal. Return to and charge Control 41. Therefore, the primary color signal and the character multiplex signal are input to the switching circuit 6 according to the operating point and the level.
以上のように、第２図に示す従来例ではシャドウコント
ロールが動作した時に出力の動作点が変化しないように
する補正電圧を作るためのクランプ回路14と原色信号と
文字多重信号のペデスタル電位をそろえるための比較回
路27を含む帰還ループと増幅器５のバイアスを作るため
のクランプ回路36の３つの回路と２ピンの外部端子（3
8,39）とが必要となってくる。したがって、従来例では
回路の複数化に伴い、クランプ回路自体での誤差による
動作点のずれも増え、また素子数の増加により電流も増
えピンを増加するという欠点がある。As described above, in the conventional example shown in FIG. 2, the clamp circuit 14 for generating the correction voltage for preventing the output operating point from changing when the shadow control operates and the pedestal potentials of the primary color signal and the character multiplex signal are aligned. The feedback loop including the comparison circuit 27 for the three circuits of the clamp circuit 36 for making the bias of the amplifier 5 and the external terminal of the two-pin (3
8, 39) and will be needed. Therefore, in the conventional example, there is a drawback that the shift of the operating point due to an error in the clamp circuit itself increases with the increase in the number of circuits, and the current also increases due to the increase in the number of elements and the number of pins increases.
（発明の目的） 本発明の目的は、以上の欠点をなくし半導体集積化に適
したクランプ回路を提供するものである。(Object of the Invention) It is an object of the present invention to provide a clamp circuit suitable for semiconductor integration without the above drawbacks.
（発明の構成） 本発明によるクランプ回路は、第１のバイアス入力端子
と原色信号が入力される原色信号入力端子とを有したシ
ャドーパルスが入力されていないときは前記原色信号を
第１の利得で増幅して出力し前記シャドーパルスが入力
されているときは前記原色信号を第２の利得で増幅した
出力であってそのペデスタルレベルが前記第１のバイア
ス入力端子に入力されるバイアス電圧に依存して決定さ
れる出力を発生する利得切替回路と、一方の入力端子が
バイアス源に接続され他方の入力端子に文字多重信号が
入力され、第２のバイアス入力端子に入力されるバイア
ス電圧に依存したペデスタルレベルをもった出力を発生
する差動増幅器と、前記差動増幅器の前記一方及び他方
の入力端子間に設けられゲートパルスに応答して両者を
クランプするクランプ回路と、前記利得切替回路の出力
と前記差動増幅器の出力とを切り換えて出力する信号切
替回路と、ゲートパルス入力期間中に前記利得切替回路
の出力のペデスタルレベルと前記差動増幅器の出力のペ
デスタルレベルとを比較し両者が一致するように前記差
動増幅器の前記第２のバイアス入力端子及び前記利得切
替回路の前記第１のバイアス入力端子に供給すべきバイ
アス電圧を発生する比較回路とを含むことを特徴とす
る。(Structure of the Invention) The clamp circuit according to the present invention outputs the primary color signal to the first gain when the shadow pulse having the first bias input terminal and the primary color signal input terminal to which the primary color signal is input is not input. When the shadow pulse is input after being amplified by, the pedestal level is an output obtained by amplifying the primary color signal with a second gain, and its pedestal level depends on the bias voltage input to the first bias input terminal. And a gain switching circuit that generates an output determined by the bias switching circuit, one input terminal of which is connected to a bias source, the other input terminal of which is a character multiplex signal, and which is dependent on the bias voltage input to the second bias input terminal. A differential amplifier for generating an output having a pedestal level, and a differential amplifier provided between the one input terminal and the other input terminal of the differential amplifier, in response to a gate pulse. A clamp circuit for ramping, a signal switching circuit for switching and outputting between the output of the gain switching circuit and the output of the differential amplifier, a pedestal level of the output of the gain switching circuit during a gate pulse input period, and the differential amplifier Comparing the pedestal level of the output of the differential amplifier and generating a bias voltage to be supplied to the second bias input terminal of the differential amplifier and the first bias input terminal of the gain switching circuit so that they match. And a circuit.
（発明の実施例） 次に、図面を参照して本発明をより詳細に説明する。Embodiments of the Invention Next, the present invention will be described in more detail with reference to the drawings.
本発明による一実施例を第３図に示す。第２図と同一の
部分は同一の参照符号をつけて説明は省略する。入力端
子から受ける原色信号を反転する反転回路13の出力をト
ランジスタ15のベースに、比較回路27の出力をトランジ
スタ32,33と16のベースに接続している。クランプ回路1
4およびそのコンデンサ40は必要がなくなっている。One embodiment according to the present invention is shown in FIG. The same parts as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. The output of the inverting circuit 13 for inverting the primary color signal received from the input terminal is connected to the base of the transistor 15, and the output of the comparison circuit 27 is connected to the bases of the transistors 32, 33 and 16. Clamp circuit 1
4 and its capacitor 40 are no longer needed.
次に、第３図の動作の説明を行う。説明を簡単にするた
め抵抗17,18,28,34,35を同一の抵抗値、抵抗24,25をそ
の半分の抵抗値とする。Next, the operation of FIG. 3 will be described. For simplification of explanation, the resistors 17, 18, 28, 34 and 35 have the same resistance value, and the resistors 24 and 25 have half the resistance value.
すなわち、抵抗17、18、28、34、35の抵抗値をＲとする
と、抵抗24、25の抵抗値はR/2となる。That is, assuming that the resistance values of the resistors 17, 18, 28, 34, and 35 are R, the resistance values of the resistors 24 and 25 are R / 2.
最初に、ゲートパルスが端子42に入力されている期間す
なわちペデスタルクランプ期間についつ説明する。トラ
ンジスタ15のベースに入力される原色信号のペデスタル
レベルをVI、抵抗17を流れる電源をI17、トランジスタ
のベース・エミッタ間順方向電圧をVBEとすると、 I17＝（VI−VBE）/R となり、 VI＝VBE＋I17R となる。First, the period during which the gate pulse is input to the terminal 42, that is, the pedestal clamp period will be described. Assuming that the pedestal level of the primary color signal input to the base of the transistor 15 is V I , the power source flowing through the resistor 17 is I 17 , and the forward voltage between the base and emitter of the transistor is V BE , I 17 = (V I −V BE ) / R and V I = V BE + I 17 R.
ペデスタルクランプ期間中はシャドウパルスが端子７に
入力されないので第２図の場合と同様にトランジスタ2
1、22が導通し、シャドウコントロール回路４は利得
“1"の反転幅器となる。During the pedestal clamp period, the shadow pulse is not input to pin 7, so transistor 2 is used as in the case of FIG.
1, 22 become conductive, and the shadow control circuit 4 becomes an inversion width device having a gain of "1".
トランジスタ21のコレクタ電圧をVC21、端子26に印加さ
れる電源電圧をVCCとすると、 VC21＝VCC−I17R＝VCC−（VI−VBE） となる。When the collector voltage of the transistor 21 is V C21 and the power supply voltage applied to the terminal 26 is V CC , V C21 = V CC −I 17 R = V CC − (V I −V BE ).
かかるトランジスタ21のコレクタ電圧VC21はトランジス
タ29のコレクタ電圧VC29とともに比較回路27に供給され
る。このとき、クランプ回路36も端子42へのゲートパル
スにより動作しているから、トランジスタ29および30の
ベースは共にバイアス源37のバイアス電圧となり、抵抗
31には電流が流れず、抵抗28に流れる電流はトランジス
タ29、32を介して抵抗34に流れる。かかる抵抗28とこれ
に流れる電流とによって定まるトランジスタ29のコレク
タ電圧VC29がトランジスタ21のコレクタ電圧VC21と等し
くなるように比較回路27は両者を比較しその比較結果と
しての出力、すなわち、コンデンサ41の充電圧としての
端子39の電圧Ｖであってトランジスタ16、32および33の
ベース電圧を制御する。かかる比較制御動作により、電
圧VC21とVC29とは互いに等しくなる。VC21＝VC29であ
り、抵抗28の抵抗値Ｒは抵抗24と25の合成抵抗値と等し
く、さらに、抵抗28および34に流れる電流は等しく、し
たがって、抵抗34には抵抗17と同じ電流が流れる。トラ
ンジスタ32のベース・エミッタ間電圧もトランジスタ15
のそれと等しくなる。結局、トランジスタ32、33のベー
ス電圧、すなわち端子39の電圧V39は V39＝VBE＋I17R となる。かくして、および式に示されるように、 V39＝VI となり、トランジスタ15のベース電位とトランジスタ16
のベース電位は等しくなる。抵抗17の値と抵抗18の値は
等しいのでトランジスタ15と16に流れる電流は等しくな
る。従って、抵抗18を流れる電流をI18とするとI17＝I
18であるので式より、 I18＝（VI−VBE）/R となる。The collector voltage V C21 of the transistor 21 is supplied to the comparison circuit 27 together with the collector voltage V C29 of the transistor 29. At this time, since the clamp circuit 36 is also operated by the gate pulse to the terminal 42, the bases of the transistors 29 and 30 both become the bias voltage of the bias source 37, and
No current flows through 31, but the current flowing through the resistor 28 flows through the transistors 29 and 32 into the resistor 34. The comparison circuit 27 compares the two so that the collector voltage V C29 of the transistor 29, which is determined by the resistor 28 and the current flowing through it, becomes equal to the collector voltage V C21 of the transistor 21, and the output as the comparison result, that is, the capacitor 41. The voltage V at the terminal 39 as the charging voltage for controlling the base voltage of the transistors 16, 32 and 33. By this comparison control operation, the voltages V C21 and V C29 become equal to each other. Since V C21 = V C29 , the resistance value R of the resistor 28 is equal to the combined resistance value of the resistors 24 and 25, and the currents flowing through the resistors 28 and 34 are equal. Therefore, the resistor 34 has the same current as the resistor 17. Flowing. The base-emitter voltage of the transistor 32 is also the transistor 15
Is equal to that of. After all, the base voltage of the transistors 32 and 33, that is, the voltage V 39 at the terminal 39 becomes V 39 = V BE + I 17 R. Thus, and as shown in the equation, V 39 = V I and the base potential of transistor 15 and transistor 16
Have the same base potential. Since the value of the resistor 17 and the value of the resistor 18 are equal, the currents flowing through the transistors 15 and 16 are equal. Therefore, if the current flowing through the resistor 18 is I 18 , I 17 = I
Since it is 18 , I 18 = (V I −V BE ) / R from the formula.
次に、走査期間中にシャドウパルスが端子７に入力され
たときの動作を説明する。Next, the operation when a shadow pulse is input to the terminal 7 during the scanning period will be described.
ペデスタルクランプ期間中に原色信号のペデスタルレベ
ルVIとコンデンサ41の充電電圧V39とが等しくされ、ま
たコンデンサ41の容量値は走査期間Ｖを保持するために
十分な値に設定されている。シャドウパルスが端子７に
入力されるとトランジスタ20、23が導通となるので、ト
ランジスタ15、16に流れる電流は共に抵抗25を流れる。
従ってVC21は VC21＝VCC−R/2（I17＋I18） となる。および式を式に代入すると VC21＝VCC−（VI−VBE） となる。式は式と等しくなるので、シャドウパルス
が入力された場合でもシャドウコントロール回路４の出
力動作点は変化せず、原色信号と文字多重信号のペデス
タルレベルを等しくすることができる。また、シャドウ
パルスが入力された場合は原色信号に対する負荷は抵抗
25のみとなるので利得は1/2になる。次に動作の一例と
して、原色信号のペデスタルレベル高電位側に変動した
ときのトランジスタ16のベースの変動について説明す
る。端子３に入力される原色信号のペデスタルレベルが
高電位側に変動すると、反転回路13を通ってトランジス
タ15のベースに入力されるペデスタルレベルは低電位側
に変動するのでＶは高電位側に変動し、比較回路27によ
る上述した比較動作によりＶすなわちトランジスタ16の
ベースは低電位側に変動し、その結果、トランジスタ16
のベースの電位はトランジスタ15のベースの電位と等し
くなるように追従する。During the pedestal clamp period, the pedestal level V I of the primary color signal and the charging voltage V 39 of the capacitor 41 are made equal, and the capacitance value of the capacitor 41 is set to a value sufficient to hold the scanning period V. When the shadow pulse is input to the terminal 7, the transistors 20 and 23 become conductive, so that the currents flowing through the transistors 15 and 16 both flow through the resistor 25.
Therefore, V C21 becomes V C21 = V CC −R / 2 (I 17 + I 18 ). Substituting the equation into the equation gives V C21 = V CC − (V I −V BE ). Since the expression is equal to the expression, the output operating point of the shadow control circuit 4 does not change even when a shadow pulse is input, and the pedestal levels of the primary color signal and the character multiplex signal can be made equal. When a shadow pulse is input, the load on the primary color signal is resistance.
Only 25, so the gain is halved. Next, as an example of the operation, a change in the base of the transistor 16 when the pedestal level of the primary color signal changes to the high potential side will be described. When the pedestal level of the primary color signal input to the terminal 3 changes to the high potential side, the pedestal level input to the base of the transistor 15 through the inverting circuit 13 changes to the low potential side, so V changes to the high potential side. However, V, that is, the base of the transistor 16 is changed to the lower potential side by the above-described comparison operation by the comparison circuit 27, and as a result, the transistor 16 is changed.
The base potential of the transistor follows so that it becomes equal to the base potential of the transistor 15.
したがって、上述したような構成をとれば外部端子を１
ピンへらすことができ回路の単純化によりクランプ回路
の誤差による動作点のずれを低減でき、素子数及び回路
電流もへらすことができる。Therefore, if the above-mentioned configuration is adopted, the external terminal is
It is possible to reduce the number of elements and the circuit current by reducing the shift of the operating point due to the error of the clamp circuit by reducing the pin and simplifying the circuit.
以上、本発明によればシャドウコントロール時にも原色
信号の動作点が変化せず原色信号と文字多重信号のペデ
スタルレベルを等しくでき、回路素子数も少ない半導体
集積回路に好適なクランプ回路を提供できる。As described above, according to the present invention, the operating point of the primary color signal does not change during shadow control, the pedestal levels of the primary color signal and the character multiplex signal can be made equal, and a clamp circuit suitable for a semiconductor integrated circuit having a small number of circuit elements can be provided.
第１図は文字多重インターフェイスを説明する簡単なブ
ロック図、第２図はクランプ回路の従来例を示す回路
図、第３図は本発明による一実施例を示す回路図であ
る。 １……クロマ・ビデオ信号処理回路、２……輝度制御信
号入力端子、３……原色信号入力端子、４……シャドウ
コントロール回路、５……増幅回路、６……切換回路、
７……シャドウパルス入力端子、８……文字多重信号入
力端子、９……切換パルス入力端子、11……文字多重デ
コーダー、12……出力端子、13……反転回路、14,36…
…クランプ回路、19……波形整形回路、27……比較回
路、15,16,20,21,23,29,30,32,33……トランジスタ、1
7,18,24,25,28,31,34,35……抵抗、10,40,41……コンデ
ンサ、26……電源、37……バイアス源、38,39……外部
端子、42……ゲートパルス入力端子。FIG. 1 is a simple block diagram for explaining a character multiplex interface, FIG. 2 is a circuit diagram showing a conventional example of a clamp circuit, and FIG. 3 is a circuit diagram showing an embodiment according to the present invention. 1 ... chroma / video signal processing circuit, 2 ... luminance control signal input terminal, 3 ... primary color signal input terminal, 4 ... shadow control circuit, 5 ... amplifying circuit, 6 ... switching circuit,
7 ... Shadow pulse input terminal, 8 ... Character multiplex signal input terminal, 9 ... Switching pulse input terminal, 11 ... Character multiplex decoder, 12 ... Output terminal, 13 ... Inversion circuit, 14, 36 ...
… Clamp circuit, 19 …… Wave shaping circuit, 27 …… Comparison circuit, 15,16,20,21,23,29,30,32,33 …… Transistor, 1
7,18,24,25,28,31,34,35 …… Resistance, 10,40,41 …… Capacitor, 26 …… Power supply, 37 …… Bias source, 38,39 …… External terminal, 42 …… Gate pulse input terminal.
Claims (1)
される原色信号入力端子とを有しシャドーパルスが入力
されていないときは前記原色信号を第１の利得で増幅し
て出力し前記シャドーパルスが入力されているときは前
記原色信号を第２の利得で増幅した出力であってそのペ
デスタルレベルが前記第１のバイアス入力端子に入力さ
れるバイアス電圧に依存して決定される出力を発生する
利得切替回路と、一方の入力端子がバイアス源に接続さ
れ他方の入力端子に文字多重信号が入力され、第２のバ
イアス入力端子に入力されるバイアス電圧に依存したペ
デスタルレベルをもった出力を発生する差動増幅器と、
前記差動増幅器の前記一方及び他方の入力端子間に設け
られゲートパルスに応答して両者をクランプするクラン
プ回路と、前記利得切替回路の出力と前記差動増幅器の
出力とを切り換えて出力する信号切替回路と、ゲートパ
ルス入力期間中に前記利得切替回路の出力のペデスタル
レベルと前記差動増幅器の出力のペデスタルレベルとを
比較し両者が一致するように前記差動増幅器の前記第２
のバイアス入力端子及び前記利得切替回路の前記第１の
バイアス入力端子に供給すべきバイアス電圧を発生する
比較回路とを含むことを特徴とするクランプ回路。1. A first bias input terminal and a primary color signal input terminal to which a primary color signal is input. The primary color signal is amplified and output with a first gain when a shadow pulse is not input. When a shadow pulse is input, an output obtained by amplifying the primary color signal with a second gain, the pedestal level of which is determined depending on the bias voltage input to the first bias input terminal, is output. An output having a pedestal level that depends on the bias voltage that is input to the second bias input terminal, the gain switching circuit that is generated, and one input terminal that is connected to the bias source, and the other input terminal that receives the character multiplex signal. A differential amplifier that generates
A clamp circuit that is provided between the one and the other input terminals of the differential amplifier and clamps both in response to a gate pulse, and a signal that outputs by switching between the output of the gain switching circuit and the output of the differential amplifier. The switching circuit and the pedestal level of the output of the gain switching circuit during the gate pulse input period are compared with the pedestal level of the output of the differential amplifier, and the second amplifier of the differential amplifier is matched so that they match.
A bias input terminal and a comparator circuit for generating a bias voltage to be supplied to the first bias input terminal of the gain switching circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057919A JPH0795846B2 (en) | 1984-03-26 | 1984-03-26 | Clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057919A JPH0795846B2 (en) | 1984-03-26 | 1984-03-26 | Clamp circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201785A JPS60201785A (en) | 1985-10-12 |
| JPH0795846B2 true JPH0795846B2 (en) | 1995-10-11 |
Family
ID=13069403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057919A Expired - Lifetime JPH0795846B2 (en) | 1984-03-26 | 1984-03-26 | Clamp circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795846B2 (en) |
-
1984
- 1984-03-26 JP JP59057919A patent/JPH0795846B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201785A (en) | 1985-10-12 |
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