JPH0795566B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0795566B2 JPH0795566B2 JP60279559A JP27955985A JPH0795566B2 JP H0795566 B2 JPH0795566 B2 JP H0795566B2 JP 60279559 A JP60279559 A JP 60279559A JP 27955985 A JP27955985 A JP 27955985A JP H0795566 B2 JPH0795566 B2 JP H0795566B2
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- Japan
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- memory cell
- electrode
- trench
- insulating film
- cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ装置の構成要素として広く利用
されるDRAMセルに関するものである。
されるDRAMセルに関するものである。
従来の技術 近年、半導体メモリ装置の高密度化が進み、特にDRAMの
高集積化，大量容化は著しい。このようなDRAMセルの発
展はそのチップサイズの半分以上の面積を占めるメモリ
セルの高密度化技術の発展に負う所が大きい。現在、一
層の高密度化を目的として種々の立体構造DRAMセルが提
案されて来ている。従来、この種の立体構造DRAMセル
は、一例として第２図に示す様な構成であった。第２図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えば，ポリシリコンで形成されたゲート電極、４はメモ
リセルのソース拡散部、５はメモリセルのキャパシタを
構成する絶縁薄膜、６はセルプレートと称される例えば
ポリシリコンを用いたキャパシタ用プレート電極、７は
セル間分離用絶縁膜、８は基板、10は層間絶縁膜であ
る。これはいわゆるトレンチ構造と言われるメモリセル
構造の一例である。この構造は、トレンチを基板８の深
さ方向に形成するため、トレンチ深さの制御により蓄積
用容量もメモリセルとして必要とされる値（50fF以上と
一般にいわれている。）を充分確保できる。また、この
構造においては、トレンチを単に信号蓄積キャパシタと
してだけでなく素子分離にも利用しており、セル間分離
用絶縁膜７を厚くとることによりセル間リーク電流を充
分低くとることができる。
高集積化，大量容化は著しい。このようなDRAMセルの発
展はそのチップサイズの半分以上の面積を占めるメモリ
セルの高密度化技術の発展に負う所が大きい。現在、一
層の高密度化を目的として種々の立体構造DRAMセルが提
案されて来ている。従来、この種の立体構造DRAMセル
は、一例として第２図に示す様な構成であった。第２図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートを構成するMOSトラ
ンジスタのゲート酸化膜、３はワード線を構成する、例
えば，ポリシリコンで形成されたゲート電極、４はメモ
リセルのソース拡散部、５はメモリセルのキャパシタを
構成する絶縁薄膜、６はセルプレートと称される例えば
ポリシリコンを用いたキャパシタ用プレート電極、７は
セル間分離用絶縁膜、８は基板、10は層間絶縁膜であ
る。これはいわゆるトレンチ構造と言われるメモリセル
構造の一例である。この構造は、トレンチを基板８の深
さ方向に形成するため、トレンチ深さの制御により蓄積
用容量もメモリセルとして必要とされる値（50fF以上と
一般にいわれている。）を充分確保できる。また、この
構造においては、トレンチを単に信号蓄積キャパシタと
してだけでなく素子分離にも利用しており、セル間分離
用絶縁膜７を厚くとることによりセル間リーク電流を充
分低くとることができる。
立体化構造セルの別の一例として、スタックト構造があ
り、これは第３図に示す様な構成である（例えば、1985
・６・３・日経エレクトロニクスP209〜231）。第３図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートとなるMOSトランジ
スタのゲート酸化膜、３はワード線を構成する、例え
ば、ポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成する、例えば、
ポリシリコンを用いたプレート電極、７はセル間分離用
絶縁膜、８は基板、９はメモリセルのソース部を構成す
る導電性電極、10は層間絶縁膜である。キャパシタは、
プレート電極６とメモリセルのソース部を形成する導電
性電極９との間に形成され、同電極９のワード線上の部
分や側面部をキャパシタとして利用できることにより、
セル容量の増加が得られる。α線ソフトエラーはメモリ
セルのソース部下のpn接合領域に形成される空乏層をα
粒子が通過することにより生ずるが、このスタック構造
では、メモリセルのソース拡散部と基板との間のpn接合
領域が、従来の平面型や前述のトレンチ構成メモリセル
に比べて非常に小さく、そのためα線ソフトエラーに対
して極めて強くなる。
り、これは第３図に示す様な構成である（例えば、1985
・６・３・日経エレクトロニクスP209〜231）。第３図
において、１はビットラインを形成するドレイン、２は
信号読み出し用トランスファゲートとなるMOSトランジ
スタのゲート酸化膜、３はワード線を構成する、例え
ば、ポリシリコンで形成されたゲート電極、４はメモリ
セルのソース拡散部、５はメモリセルのキャパシタを構
成する絶縁膜、６はセルプレートを形成する、例えば、
ポリシリコンを用いたプレート電極、７はセル間分離用
絶縁膜、８は基板、９はメモリセルのソース部を構成す
る導電性電極、10は層間絶縁膜である。キャパシタは、
プレート電極６とメモリセルのソース部を形成する導電
性電極９との間に形成され、同電極９のワード線上の部
分や側面部をキャパシタとして利用できることにより、
セル容量の増加が得られる。α線ソフトエラーはメモリ
セルのソース部下のpn接合領域に形成される空乏層をα
粒子が通過することにより生ずるが、このスタック構造
では、メモリセルのソース拡散部と基板との間のpn接合
領域が、従来の平面型や前述のトレンチ構成メモリセル
に比べて非常に小さく、そのためα線ソフトエラーに対
して極めて強くなる。
発明が解決しようとする問題点 このような従来の構成では、トレンチ構造、スタックト
構造のそれぞれについて次の様な問題があった。
構造のそれぞれについて次の様な問題があった。
まずトレンチ構造のメモリセルは、蓄積容量については
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが、基板深部にトレンチを埋込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が同一容量の平面型セルに比べて一桁以上も大
きくなる。そのため、α線ソフトエラー率を低くするに
は平面上のキャパシタセル面積部分を大きくしたりする
必要があり、高集積化には不利となる。
トレンチを所定の深さに選べば必要な大きさの値が得ら
れるが、基板深部にトレンチを埋込んでいるため、プレ
ート電極下の基板中の空乏層が大きくなり、α線ソフト
エラー率が同一容量の平面型セルに比べて一桁以上も大
きくなる。そのため、α線ソフトエラー率を低くするに
は平面上のキャパシタセル面積部分を大きくしたりする
必要があり、高集積化には不利となる。
これに対し、トレンチの側面あるいは底面にイオンを打
ち込む事により、いわゆるHi−Ｃ構造を形成して空乏層
の伸びを押える事もできるが、高濃度注入の結果として
リーク電流の増大や、プロセスの複雑化などが生じ、実
用上問題がある。またトレンチの面にそって、薄い絶縁
膜を形成する必要があるが、トレンチの面の結晶軸に対
する方位によって、絶縁膜（例えばSiO2）の酸化レート
が異なり、一様な厚さの絶縁膜を成長させることが難し
く、絶縁耐圧のバラツキと低下が生じ実用上問題となっ
ている。
ち込む事により、いわゆるHi−Ｃ構造を形成して空乏層
の伸びを押える事もできるが、高濃度注入の結果として
リーク電流の増大や、プロセスの複雑化などが生じ、実
用上問題がある。またトレンチの面にそって、薄い絶縁
膜を形成する必要があるが、トレンチの面の結晶軸に対
する方位によって、絶縁膜（例えばSiO2）の酸化レート
が異なり、一様な厚さの絶縁膜を成長させることが難し
く、絶縁耐圧のバラツキと低下が生じ実用上問題となっ
ている。
また、メモリセルのキャパシタを構成する絶縁膜の誘電
率の増大と絶縁耐圧の増大の両立のために、前記絶縁膜
にSi3N4とSiO2との多層構造を用いる必要があるが、ト
レンチ内壁を構成する基板の単結晶シリコンに、Si2N3
のストレスによる影響が発生し、基板シリコンに欠陥等
が形成されリーク電流が大きくなり実用上問題となる。
率の増大と絶縁耐圧の増大の両立のために、前記絶縁膜
にSi3N4とSiO2との多層構造を用いる必要があるが、ト
レンチ内壁を構成する基板の単結晶シリコンに、Si2N3
のストレスによる影響が発生し、基板シリコンに欠陥等
が形成されリーク電流が大きくなり実用上問題となる。
これらの問題は、高集積化大容量化を更に推し進める際
には、一層重大な障害となることは明らかである。
には、一層重大な障害となることは明らかである。
一方、スタックト構造は、メモリセルのソース拡散部と
基板とpn接合部の領域が小さく、そのためソフトエラー
に強いという利点をもつ。また素子分離幅が平面型セル
に比べて大きくとれ、素子間リークを容易に押えること
ができる。しかし、その構造上メモリセル容量の増大に
限界があり、素子の微細化高集積化に伴ってメモリセル
容量が不足する。
基板とpn接合部の領域が小さく、そのためソフトエラー
に強いという利点をもつ。また素子分離幅が平面型セル
に比べて大きくとれ、素子間リークを容易に押えること
ができる。しかし、その構造上メモリセル容量の増大に
限界があり、素子の微細化高集積化に伴ってメモリセル
容量が不足する。
本発明はこのような問題点を解決するもので、蓄積容量
の増大を実現し、高集積化，大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものであ
る。
の増大を実現し、高集積化，大容量化が可能で、ソフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものであ
る。
問題点を解決するための手段 この問題点を解決するために本発明は、FCCセルをはじ
めとするトレンチ構造とスタックト構造の長所を共に有
する新規な構造のメモリセルを有する半導体メモリ装置
を提供するものである。
めとするトレンチ構造とスタックト構造の長所を共に有
する新規な構造のメモリセルを有する半導体メモリ装置
を提供するものである。
本発明は、２本のワード線間にトレンチが形成され、ワ
ード線上及びトレンチ内壁に層間絶縁膜が形成され、ス
タックト構造のキャパシタが前記層間絶縁膜上及びフィ
ールド酸化膜上に形成され、メモリセルのソース部接触
リードを構成する導電性電極とメモリセルのソース拡散
部との電気的コンタクト部がトレンチ内面で形成されも
のである。
ード線上及びトレンチ内壁に層間絶縁膜が形成され、ス
タックト構造のキャパシタが前記層間絶縁膜上及びフィ
ールド酸化膜上に形成され、メモリセルのソース部接触
リードを構成する導電性電極とメモリセルのソース拡散
部との電気的コンタクト部がトレンチ内面で形成されも
のである。
作用 本発明によると、トレンチ構造内の側壁の一部でソース
拡散部と接触し、かつ、同トレンチ内部からワード線上
に基板と絶縁的に延在する導電性電極をキャパシタ用の
第１の電極とし、この上に、誘電体を介して、第２の電
極を形成した立体構造のメモリ用キャパシタが得られ、
ソフトエラー，リーク電流特性の高性能のものが得られ
る。
拡散部と接触し、かつ、同トレンチ内部からワード線上
に基板と絶縁的に延在する導電性電極をキャパシタ用の
第１の電極とし、この上に、誘電体を介して、第２の電
極を形成した立体構造のメモリ用キャパシタが得られ、
ソフトエラー，リーク電流特性の高性能のものが得られ
る。
実 施 例 第１図は本発明の一実施例による半導体メモリ装置のメ
モリセル部の要部側断面図である。第１図において、１
はビットラインを形成するドレイン、２は信号読み出し
用トランスファゲートを構成するMOSトランジスタのゲ
ート酸化膜、３はワード線を構成する、ポリシリコンで
形成されたゲート電極、４はトレンチ内の側面に拡がる
メモリセルのソース拡散部、５はメモリセルのキャパシ
タを構成するsiO2絶縁膜、６は、ソース拡散部４とトレ
ンチの側面の一部でセルプレートを形成するポリシリコ
ンを用いたプレート電極（第２の電極）、７はセル間分
離用絶縁膜、８は基板、９はメモリセルのソース拡散部
とはトレンチの側壁の一部で接触し、トレンチ内壁およ
びトレンチの周辺の基板上に形成されたポリシリコンを
用いた導電性電極（第１の電極）、10は層間絶縁膜であ
る。キャパシタは、プレート電極６とメモリセルのソー
ス部を形成する導電性電極９との間に形成される。
モリセル部の要部側断面図である。第１図において、１
はビットラインを形成するドレイン、２は信号読み出し
用トランスファゲートを構成するMOSトランジスタのゲ
ート酸化膜、３はワード線を構成する、ポリシリコンで
形成されたゲート電極、４はトレンチ内の側面に拡がる
メモリセルのソース拡散部、５はメモリセルのキャパシ
タを構成するsiO2絶縁膜、６は、ソース拡散部４とトレ
ンチの側面の一部でセルプレートを形成するポリシリコ
ンを用いたプレート電極（第２の電極）、７はセル間分
離用絶縁膜、８は基板、９はメモリセルのソース拡散部
とはトレンチの側壁の一部で接触し、トレンチ内壁およ
びトレンチの周辺の基板上に形成されたポリシリコンを
用いた導電性電極（第１の電極）、10は層間絶縁膜であ
る。キャパシタは、プレート電極６とメモリセルのソー
ス部を形成する導電性電極９との間に形成される。
この構成により、次の様な作用がある。
蓄積容量がトレンチ内に埋め込まれた部分とそれ以外の
平面上の部分から成っており、さらにトレンチ内の部分
は、導電性電極９の表面のすべてがセルキャパシタとな
るために容量が極めて増大する。同じセル面積、同じト
レンチ深さの従来形トレンチ構造と比較してもセル容量
は倍以上となる。検討によれば、セル面積が８μm2の場
合、トレンチ深さを３μｍとることによりセル容量を16
0fFとることができ、セル面積が５μm2の場合には、同
じくトレンチ深さを３μｍとして、セル容量を110fFと
ることができ、１つのメモリセルに最低必要とされる容
量の50fFを充分に満たすことができる。
平面上の部分から成っており、さらにトレンチ内の部分
は、導電性電極９の表面のすべてがセルキャパシタとな
るために容量が極めて増大する。同じセル面積、同じト
レンチ深さの従来形トレンチ構造と比較してもセル容量
は倍以上となる。検討によれば、セル面積が８μm2の場
合、トレンチ深さを３μｍとることによりセル容量を16
0fFとることができ、セル面積が５μm2の場合には、同
じくトレンチ深さを３μｍとして、セル容量を110fFと
ることができ、１つのメモリセルに最低必要とされる容
量の50fFを充分に満たすことができる。
またソース部の面積を設計上、あるいはプロセス技術上
許容できる限り小さくすることにより、メモリセルのソ
ース拡散部４と基板８との間のpn接合領域を小さくする
ことができるため、メモリセルのリーク電流を極めて小
さくとることができる。また前記pn接合領域が小さいた
め、それに伴う空乏層も非常に小さくなり、これにより
α線ソフトエラーを抜本的に低減させることができる。
加えてキャパシタとなる薄い絶縁膜５をポリシリコンか
らなる導電性電極９の表面を酸化させて場合、ポリシリ
コンの酸化レートは方位に依存せず一様な厚さの絶縁膜
を成長させることができ、絶縁耐圧のばらつきと低下を
押えることができる。
許容できる限り小さくすることにより、メモリセルのソ
ース拡散部４と基板８との間のpn接合領域を小さくする
ことができるため、メモリセルのリーク電流を極めて小
さくとることができる。また前記pn接合領域が小さいた
め、それに伴う空乏層も非常に小さくなり、これにより
α線ソフトエラーを抜本的に低減させることができる。
加えてキャパシタとなる薄い絶縁膜５をポリシリコンか
らなる導電性電極９の表面を酸化させて場合、ポリシリ
コンの酸化レートは方位に依存せず一様な厚さの絶縁膜
を成長させることができ、絶縁耐圧のばらつきと低下を
押えることができる。
さらにメモリセルのキャパシタを構成する絶縁膜として
Si3N4とSiO2との多層構造を用いた場合でも、メモリセ
ルのキャパシタを構成する電極をポリシリコンで形成す
れば、Si3N4のストレスによる影響を基板８に及ぼさず
に吸収できることになり多層絶縁膜の安定形成にも極め
て有利となる。
Si3N4とSiO2との多層構造を用いた場合でも、メモリセ
ルのキャパシタを構成する電極をポリシリコンで形成す
れば、Si3N4のストレスによる影響を基板８に及ぼさず
に吸収できることになり多層絶縁膜の安定形成にも極め
て有利となる。
発明の効果 以上の様に、本発明によれば、半導体メモリ装置は蓄積
容量を極めて大きくできるばかりでなく、ソフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化、大容量化を極めて容易に実現さ
せるという効果が得られる。
容量を極めて大きくできるばかりでなく、ソフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化、大容量化を極めて容易に実現さ
せるという効果が得られる。
第１図は本発明の一実施例による半導体メモリセル部を
示す要部側断面図、第２図は従来のトレンチ構造の１例
であるFCC構造メモリセルを示す要部側断面図、第３図
は従来のスタックト構造メモリセルを示す要部側断面図
である。 １……ビットラインを形成するドレイン、２……ゲート
絶縁膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、５……メモリセルのキ
ャパシタを構成する絶縁膜、６……プレート電極、７…
…分離用絶縁膜、８……基板、９……メモリセルのソー
ス部を構成する導電性電極、10……層間絶縁膜。
示す要部側断面図、第２図は従来のトレンチ構造の１例
であるFCC構造メモリセルを示す要部側断面図、第３図
は従来のスタックト構造メモリセルを示す要部側断面図
である。 １……ビットラインを形成するドレイン、２……ゲート
絶縁膜、３……ワードラインを形成するゲート電極、４
……メモリセルのソース拡散部、５……メモリセルのキ
ャパシタを構成する絶縁膜、６……プレート電極、７…
…分離用絶縁膜、８……基板、９……メモリセルのソー
ス部を構成する導電性電極、10……層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 Ｃ
Claims (2)
- 【請求項１】半導体基板の所定領域に絶縁ゲート形電界
効果トランジスタ、同トランジスタのソース領域に接触
するトレンチ構造部および前記トレンチ構造部に近接し
た位置に素子分離領域を有するとともに、前記ソース領
域とは前記トレンチ構造部の側壁の一部分で接触し、前
記ソース領域との接続部以外の半導体基板とは層間絶縁
膜により絶縁され、かつ前記素子分離領域上に延在され
た第１の電極、前記第１の電極上に形成された誘電体膜
および前記誘電体の上に形成された第２の電極からなる
キャパシタをそなえた半導体メモリ装置。 - 【請求項２】第１の電極が、絶縁膜を介して、絶縁ゲー
ト形電界効果トランジスタのゲート電極上に延在された
構成の特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279559A JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60279559A JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137863A JPS62137863A (ja) | 1987-06-20 |
| JPH0795566B2 true JPH0795566B2 (ja) | 1995-10-11 |
Family
ID=17612658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60279559A Expired - Lifetime JPH0795566B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795566B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447068A (en) * | 1987-08-18 | 1989-02-21 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
| JPH0661672B2 (ja) * | 1987-08-18 | 1994-08-17 | 日立精機株式会社 | 割出し装置を備えたパレット |
| JP2794750B2 (ja) * | 1989-03-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| US5156993A (en) * | 1990-08-17 | 1992-10-20 | Industrial Technology Research Institute | Fabricating a memory cell with an improved capacitor |
| JP2643860B2 (ja) * | 1994-10-26 | 1997-08-20 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-12-12 JP JP60279559A patent/JPH0795566B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62137863A (ja) | 1987-06-20 |
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