JPH0795132A - 冗長系伝送路運用方式 - Google Patents
冗長系伝送路運用方式Info
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- JPH0795132A JPH0795132A JP5233099A JP23309993A JPH0795132A JP H0795132 A JPH0795132 A JP H0795132A JP 5233099 A JP5233099 A JP 5233099A JP 23309993 A JP23309993 A JP 23309993A JP H0795132 A JPH0795132 A JP H0795132A
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- 238000000034 method Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 description 52
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】多重化伝送装置等の冗長構成を有する伝送装置
に対する冗長系伝送路運用方式に関し、インタフェース
盤における、予備系の部分の消費電力を減少させること
によって、装置全体の低消費電力化を可能にすることを
目的とする。 【構成】伝送路に対して送受信する信号の処理を行う伝
送路信号処理部1と、装置内と伝送路信号処理部とのイ
ンタフェースをとる装置内インタフェース部2とを備え
たインタフェース盤3,3’を、現用系と予備系とに対
応して備えた伝送装置4,4’を、現用系と予備系の伝
送路5,5’を介して相互に接続してなる冗長構成を持
つ伝送路制御装置において、各インタフェース盤に処理
停止制御部6を設けて、装置内インタフェース部2にお
ける処理を停止させることができるようにし、各伝送装
置において、予備系となったインタフェース盤における
処理停止制御部を動作させることによって低消費電力化
するように構成する。
に対する冗長系伝送路運用方式に関し、インタフェース
盤における、予備系の部分の消費電力を減少させること
によって、装置全体の低消費電力化を可能にすることを
目的とする。 【構成】伝送路に対して送受信する信号の処理を行う伝
送路信号処理部1と、装置内と伝送路信号処理部とのイ
ンタフェースをとる装置内インタフェース部2とを備え
たインタフェース盤3,3’を、現用系と予備系とに対
応して備えた伝送装置4,4’を、現用系と予備系の伝
送路5,5’を介して相互に接続してなる冗長構成を持
つ伝送路制御装置において、各インタフェース盤に処理
停止制御部6を設けて、装置内インタフェース部2にお
ける処理を停止させることができるようにし、各伝送装
置において、予備系となったインタフェース盤における
処理停止制御部を動作させることによって低消費電力化
するように構成する。
Description
【0001】
【産業上の利用分野】本発明は、冗長系伝送路の運用方
式に関し、特に多重化伝送装置等の冗長構成を有する伝
送装置に対する冗長系伝送路運用方式に関するものであ
る。
式に関し、特に多重化伝送装置等の冗長構成を有する伝
送装置に対する冗長系伝送路運用方式に関するものであ
る。
【0002】多重化伝送装置やクロスコネクト装置等の
ように、光インタフェースを有する伝送装置では、伝送
系を冗長構成することによって、伝送情報の品質を確保
する方式が行われている。
ように、光インタフェースを有する伝送装置では、伝送
系を冗長構成することによって、伝送情報の品質を確保
する方式が行われている。
【0003】伝送路を現用系と予備系とに冗長構成され
た伝送装置においては、光インタフェース盤における、
使用していない予備系の部分の消費電力を減少させるこ
とによって、装置全体の低消費電力化を可能にすること
が求められている。
た伝送装置においては、光インタフェース盤における、
使用していない予備系の部分の消費電力を減少させるこ
とによって、装置全体の低消費電力化を可能にすること
が求められている。
【0004】
【従来の技術】図10は、伝送系の冗長構成の例を示し
たものであって、伝送装置11,12が、光伝送路1
3,14を介して対向する伝送路制御装置が示されてい
る。伝送装置11,12は、光伝送路13を介して対向
する光インタフェース盤15,16と、光伝送路14を
介して対向する光インタフェース盤17,18とを有
し、それぞれ選択部19,20において、いずれか一方
の光インタフェース盤を選択することによって、両伝送
装置における対向する一方の光インタフェース盤を現用
系とし、他方の光インタフェース盤を予備系として使用
することが示されている。
たものであって、伝送装置11,12が、光伝送路1
3,14を介して対向する伝送路制御装置が示されてい
る。伝送装置11,12は、光伝送路13を介して対向
する光インタフェース盤15,16と、光伝送路14を
介して対向する光インタフェース盤17,18とを有
し、それぞれ選択部19,20において、いずれか一方
の光インタフェース盤を選択することによって、両伝送
装置における対向する一方の光インタフェース盤を現用
系とし、他方の光インタフェース盤を予備系として使用
することが示されている。
【0005】図11は、従来の光インタフェース盤の構
成例を示したものである。光インタフェース盤は、伝送
路からの150Mbit/sまたは50Mbit/sの伝送速度を有
する光信号が接続されるものであって、光信号と電気信
号との相互の変換を行う光電気変換(O/E)部21
と、電気信号と光信号との相互の変換を行う電気光変換
(E/O)部22と、送受信する伝送路信号の処理を行
う伝送路信号処理部23と、伝送路信号処理部23と装
置内とのインタフェースを行う装置内インタフェース部
24とを有している。なお、図11においては、電源部
とクロック源とを省略して示されいる。
成例を示したものである。光インタフェース盤は、伝送
路からの150Mbit/sまたは50Mbit/sの伝送速度を有
する光信号が接続されるものであって、光信号と電気信
号との相互の変換を行う光電気変換(O/E)部21
と、電気信号と光信号との相互の変換を行う電気光変換
(E/O)部22と、送受信する伝送路信号の処理を行
う伝送路信号処理部23と、伝送路信号処理部23と装
置内とのインタフェースを行う装置内インタフェース部
24とを有している。なお、図11においては、電源部
とクロック源とを省略して示されいる。
【0006】伝送路信号処理部23において、O/E部
21からの受信信号は、フレーム同期部25で、入力信
号におけるフレーム同期検出の処理を行い、伝送路誤り
検出部26で、入力信号における誤り検出の処理を行
い、オーバーヘッド検出処理部27で、入力信号におけ
るオーバーヘッド検出の処理を行い、ポインタ検出処理
部28で、入力信号におけるポインタ検出の処理を行わ
れたのち、装置内インタフェース部24を介して、装置
内へ送られる。
21からの受信信号は、フレーム同期部25で、入力信
号におけるフレーム同期検出の処理を行い、伝送路誤り
検出部26で、入力信号における誤り検出の処理を行
い、オーバーヘッド検出処理部27で、入力信号におけ
るオーバーヘッド検出の処理を行い、ポインタ検出処理
部28で、入力信号におけるポインタ検出の処理を行わ
れたのち、装置内インタフェース部24を介して、装置
内へ送られる。
【0007】また装置内からの送信信号は、装置内イン
タフェース部24を介して取り込まれ、ポインタ付加処
理部29で出力信号に対するポインタ付加の処理を行
い、オーバーヘッド付加処理部30で出力信号に対する
オーバーヘッド付加の処理を行い、伝送路誤り検出信号
付加部31で出力信号に対する伝送路誤り検出信号付加
の処理を行われたのち、E/O部22を経て光信号に変
換されて伝送路へ送出される。
タフェース部24を介して取り込まれ、ポインタ付加処
理部29で出力信号に対するポインタ付加の処理を行
い、オーバーヘッド付加処理部30で出力信号に対する
オーバーヘッド付加の処理を行い、伝送路誤り検出信号
付加部31で出力信号に対する伝送路誤り検出信号付加
の処理を行われたのち、E/O部22を経て光信号に変
換されて伝送路へ送出される。
【0008】
【発明が解決しようとする課題】図10に示された伝送
系において、現用系の光インタフェース盤と予備系の光
インタフェース盤とは、ともに常時、電源供給状態にお
かれている。従って、現用系の光インタフェース盤と予
備系の光インタフェース盤とが1:1の構成の場合、使
用されていない予備系の光インタフェース盤の消費電力
が、光インタフェース盤の部分における、全体の消費電
力の1/2を占めることになる。
系において、現用系の光インタフェース盤と予備系の光
インタフェース盤とは、ともに常時、電源供給状態にお
かれている。従って、現用系の光インタフェース盤と予
備系の光インタフェース盤とが1:1の構成の場合、使
用されていない予備系の光インタフェース盤の消費電力
が、光インタフェース盤の部分における、全体の消費電
力の1/2を占めることになる。
【0009】このように、従来、伝送装置における予備
系の光インタフェース盤は、常時、電源供給状態にあっ
て、現用系の光インタフェース盤と同様に伝送路信号の
処理を行っている。そこで、予備系の光インタフェース
盤内の処理を現用系に比べて減少させることができれ
ば、予備系の光インタフェース盤内の消費電力を低減す
ることができ、従って、伝送装置全体の低消費電力化が
可能になるが、従来これに関する提案は全く行われてい
なかった。
系の光インタフェース盤は、常時、電源供給状態にあっ
て、現用系の光インタフェース盤と同様に伝送路信号の
処理を行っている。そこで、予備系の光インタフェース
盤内の処理を現用系に比べて減少させることができれ
ば、予備系の光インタフェース盤内の消費電力を低減す
ることができ、従って、伝送装置全体の低消費電力化が
可能になるが、従来これに関する提案は全く行われてい
なかった。
【0010】本発明は、このような従来技術の課題を解
決しようとするものであって、光インタフェース盤に対
する現用系,予備系の冗長構成をとっている伝送装置に
おいて、予備系の光インタフェース盤における処理を減
少させ、従って消費電力を低減することによって、伝送
装置全体の低消費電力化を可能にすることを目的として
いる。
決しようとするものであって、光インタフェース盤に対
する現用系,予備系の冗長構成をとっている伝送装置に
おいて、予備系の光インタフェース盤における処理を減
少させ、従って消費電力を低減することによって、伝送
装置全体の低消費電力化を可能にすることを目的として
いる。
【0011】
【課題を解決するための手段】(1) 伝送路に対して送受
信する信号の処理を行う伝送路信号処理部と、装置内と
伝送路信号処理部とのインタフェースをとる装置内イン
タフェース部とを備えたインタフェース盤を、現用系と
予備系とに対応して備えた伝送装置を現用系と予備系の
伝送路を介して相互に接続してなる冗長構成を持つ伝送
路制御装置において、装置内インタフェース部における
処理を停止して低消費電力化する消費電力低減処理部を
各インタフェース盤に設け、各伝送装置において、予備
系となったインタフェース盤における消費電力低減処理
部を起動することによって低消費電力化する。
信する信号の処理を行う伝送路信号処理部と、装置内と
伝送路信号処理部とのインタフェースをとる装置内イン
タフェース部とを備えたインタフェース盤を、現用系と
予備系とに対応して備えた伝送装置を現用系と予備系の
伝送路を介して相互に接続してなる冗長構成を持つ伝送
路制御装置において、装置内インタフェース部における
処理を停止して低消費電力化する消費電力低減処理部を
各インタフェース盤に設け、各伝送装置において、予備
系となったインタフェース盤における消費電力低減処理
部を起動することによって低消費電力化する。
【0012】(2) (1) において、消費電力低減処理部
が、装置内インタフェース部に対する電源の供給を制御
する電源供給制御部からなり、インタフェース盤が予備
系のとき、電源供給制御部が装置内インタフェース部に
対する電源の供給を遮断する。
が、装置内インタフェース部に対する電源の供給を制御
する電源供給制御部からなり、インタフェース盤が予備
系のとき、電源供給制御部が装置内インタフェース部に
対する電源の供給を遮断する。
【0013】(3) (2) において、電源供給制御部が、現
用/予備判定信号が予備系を指示するとき動作するリレ
ーを有し、このリレーの動作によって装置内インタフェ
ース部に対する電源の供給を遮断する。
用/予備判定信号が予備系を指示するとき動作するリレ
ーを有し、このリレーの動作によって装置内インタフェ
ース部に対する電源の供給を遮断する。
【0014】(4) (2) において、電源供給制御部が、現
用/予備判定信号が予備系を指示するとき動作するアナ
ログスイッチを有し、このアナログスイッチの動作によ
って装置内インタフェース部に対する電源の供給を遮断
する。
用/予備判定信号が予備系を指示するとき動作するアナ
ログスイッチを有し、このアナログスイッチの動作によ
って装置内インタフェース部に対する電源の供給を遮断
する。
【0015】(5) (1) において、消費電力低減処理部
が、装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部からなり、インタフェース
盤が予備系のとき、クロック供給制御部が装置内インタ
フェース部に対するクロックの供給を遮断する。
が、装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部からなり、インタフェース
盤が予備系のとき、クロック供給制御部が装置内インタ
フェース部に対するクロックの供給を遮断する。
【0016】(6) (5) において、クロック供給制御部
が、現用/予備判定信号が予備系を指示するとき動作す
るセレクタを有し、このセレクタの動作によって装置内
インタフェース部に対するクロックの供給を遮断する。
が、現用/予備判定信号が予備系を指示するとき動作す
るセレクタを有し、このセレクタの動作によって装置内
インタフェース部に対するクロックの供給を遮断する。
【0017】
【作用】(1) 本発明において対象とする伝送路制御装置
は、伝送装置4,4’を現用系と予備系の伝送路5,
5’を介して相互に接続するものであって、伝送路に対
して送受信する信号の処理を行う伝送路信号処理部1
と、装置内と伝送路信号処理部とのインタフェースをと
る装置内インタフェース部2とを備えたインタフェース
盤3,3’を、現用系と予備系とに対応して備えること
によって、冗長構成されている。
は、伝送装置4,4’を現用系と予備系の伝送路5,
5’を介して相互に接続するものであって、伝送路に対
して送受信する信号の処理を行う伝送路信号処理部1
と、装置内と伝送路信号処理部とのインタフェースをと
る装置内インタフェース部2とを備えたインタフェース
盤3,3’を、現用系と予備系とに対応して備えること
によって、冗長構成されている。
【0018】この際、処理停止制御部6を各インタフェ
ース盤に設けて、これによって、装置内インタフェース
部2における処理を停止させることができるようにし、
各伝送装置において、予備系となったインタフェース盤
を、この消費電力低減処理部を動作させることによっ
て、低消費電力化する。
ース盤に設けて、これによって、装置内インタフェース
部2における処理を停止させることができるようにし、
各伝送装置において、予備系となったインタフェース盤
を、この消費電力低減処理部を動作させることによっ
て、低消費電力化する。
【0019】従って、本発明によれば、光インタフェー
ス盤に対する現用系,予備系の冗長構成をとっている伝
送装置において、予備系の光インタフェース盤における
消費電力を低減することによって、伝送装置全体の低消
費電力化が可能となる。
ス盤に対する現用系,予備系の冗長構成をとっている伝
送装置において、予備系の光インタフェース盤における
消費電力を低減することによって、伝送装置全体の低消
費電力化が可能となる。
【0020】(2) (1) の場合に、処理停止制御部6を装
置内インタフェース部2に対する電源の供給を制御する
電源供給制御部33によって構成することによって、イ
ンタフェース盤が予備系のとき、この電源供給制御部が
装置内インタフェース部に対する電源の供給を遮断し
て、その処理を停止させるようにしてもよい。
置内インタフェース部2に対する電源の供給を制御する
電源供給制御部33によって構成することによって、イ
ンタフェース盤が予備系のとき、この電源供給制御部が
装置内インタフェース部に対する電源の供給を遮断し
て、その処理を停止させるようにしてもよい。
【0021】(3) (2) の場合に、電源供給制御部33
に、現用/予備判定信号が予備系を指示するとき動作す
るリレー34を備えることによって、このリレーの動作
によって装置内インタフェース部2に対する電源の供給
を遮断することができる。
に、現用/予備判定信号が予備系を指示するとき動作す
るリレー34を備えることによって、このリレーの動作
によって装置内インタフェース部2に対する電源の供給
を遮断することができる。
【0022】(4) (2) の場合に、電源供給制御部33
に、現用/予備判定信号が予備系を指示するとき動作す
るアナログスイッチを備えることによって、このアナロ
グスイッチの動作によって装置内インタフェース部2に
対する電源の供給を遮断することができる。
に、現用/予備判定信号が予備系を指示するとき動作す
るアナログスイッチを備えることによって、このアナロ
グスイッチの動作によって装置内インタフェース部2に
対する電源の供給を遮断することができる。
【0023】(5) (1) の場合に、処理停止制御部6を装
置内インタフェース部2に対するクロックの供給を制御
するクロック供給制御部37によって構成することによ
って、インタフェース盤が予備系のとき、このクロック
供給制御部が装置内インタフェース部に対するクロック
の供給を遮断して、その処理を停止させるようにしても
よい。
置内インタフェース部2に対するクロックの供給を制御
するクロック供給制御部37によって構成することによ
って、インタフェース盤が予備系のとき、このクロック
供給制御部が装置内インタフェース部に対するクロック
の供給を遮断して、その処理を停止させるようにしても
よい。
【0024】(6) (5) の場合に、クロック供給制御部3
7に、現用/予備判定信号が予備系を指示するとき動作
するセレクタ38を備えることによって、このセレクタ
の動作によって装置内インタフェース部2に対するクロ
ックの供給を遮断することができる。
7に、現用/予備判定信号が予備系を指示するとき動作
するセレクタ38を備えることによって、このセレクタ
の動作によって装置内インタフェース部2に対するクロ
ックの供給を遮断することができる。
【0025】
【実施例】図2は、本発明の実施例(1)を示したもの
であって、図11におけると同じものを同じ番号で示
し、32は光インタフェース盤の全体に対して電源を供
給する電源部、33は光インタフェース盤における装置
内インタフェース部に対する電源の供給を制御する電源
供給制御部である。
であって、図11におけると同じものを同じ番号で示
し、32は光インタフェース盤の全体に対して電源を供
給する電源部、33は光インタフェース盤における装置
内インタフェース部に対する電源の供給を制御する電源
供給制御部である。
【0026】光インタフェース盤において、伝送路信号
処理部23はLSI化された構造を有し、図11につい
て示されたような内容を有しているので、その動作上か
ら、光インタフェース盤が予備系になっているときで
も、その動作を停止することはできない。そのため、伝
送路信号処理部23は、電源部32から常時、電源の供
給を受けて動作するように構成されている。
処理部23はLSI化された構造を有し、図11につい
て示されたような内容を有しているので、その動作上か
ら、光インタフェース盤が予備系になっているときで
も、その動作を停止することはできない。そのため、伝
送路信号処理部23は、電源部32から常時、電源の供
給を受けて動作するように構成されている。
【0027】一方、装置内インタフェース部24は、予
備系になっているときは、その動作を停止させることが
できる。電源供給制御部33は、光インタフェース盤が
現用系であるか予備系であるかを示す、現用/予備判定
信号を外部から受けることによって、光インタフェース
盤が現用系であるときは、装置内インタフェース部24
に対して、電源部32からの電源を供給するが、光イン
タフェース盤が予備系であるときは、装置内インタフェ
ース部24に対して、電源部32からの電源を供給しな
い。
備系になっているときは、その動作を停止させることが
できる。電源供給制御部33は、光インタフェース盤が
現用系であるか予備系であるかを示す、現用/予備判定
信号を外部から受けることによって、光インタフェース
盤が現用系であるときは、装置内インタフェース部24
に対して、電源部32からの電源を供給するが、光イン
タフェース盤が予備系であるときは、装置内インタフェ
ース部24に対して、電源部32からの電源を供給しな
い。
【0028】従って、図2に示された実施例によれば、
光インタフェース盤が予備系の場合、装置内インタフェ
ース部24に対する電源の供給が停止されるので、予備
系の光インタフェース盤における消費電力を低減するこ
とができ、伝送装置全体の低消費電力化を行うことが可
能となる。
光インタフェース盤が予備系の場合、装置内インタフェ
ース部24に対する電源の供給が停止されるので、予備
系の光インタフェース盤における消費電力を低減するこ
とができ、伝送装置全体の低消費電力化を行うことが可
能となる。
【0029】図3は、電源供給制御部の構成例を示した
ものである。電源部32は例えばAC/DC変換部から
なり、商用AC電源から光インタフェース盤内部に供給
するDC電源を発生する。電源供給制御部33は、現用
/予備判定信号によって動作するリレー34を有し、現
用/予備判定信号が現用系のとき、その接点35がオン
になることによって、電源部32からのDC電源を装置
内インタフェース部24に供給するが、現用/予備判定
信号が予備系のときは、接点35がオフになるので、電
源部32からのDC電源は装置内インタフェース部24
に供給されない。なお、リレー34を使用する代わり
に、アナログスイッチを用いてもよい。
ものである。電源部32は例えばAC/DC変換部から
なり、商用AC電源から光インタフェース盤内部に供給
するDC電源を発生する。電源供給制御部33は、現用
/予備判定信号によって動作するリレー34を有し、現
用/予備判定信号が現用系のとき、その接点35がオン
になることによって、電源部32からのDC電源を装置
内インタフェース部24に供給するが、現用/予備判定
信号が予備系のときは、接点35がオフになるので、電
源部32からのDC電源は装置内インタフェース部24
に供給されない。なお、リレー34を使用する代わり
に、アナログスイッチを用いてもよい。
【0030】図4は、本発明の実施例(2)を示したも
のであって、図11におけると同じものを同じ番号で示
し、36は光インタフェース盤の全体に対してクロック
を供給するクロック源、37は光インタフェース盤にお
ける装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部である。
のであって、図11におけると同じものを同じ番号で示
し、36は光インタフェース盤の全体に対してクロック
を供給するクロック源、37は光インタフェース盤にお
ける装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部である。
【0031】光インタフェース盤において、伝送路信号
処理部23は前述のようにその動作上から、光インタフ
ェース盤が予備系になっているときでも、その動作を停
止することはできない。そのため、伝送路信号処理部2
3は、クロック源36から常時、クロックの供給を受け
て動作するように構成されている。
処理部23は前述のようにその動作上から、光インタフ
ェース盤が予備系になっているときでも、その動作を停
止することはできない。そのため、伝送路信号処理部2
3は、クロック源36から常時、クロックの供給を受け
て動作するように構成されている。
【0032】一方、装置内インタフェース部24は、予
備系になっているときは、その動作を停止させることが
できる。クロック供給制御部37は、現用/予備判定信
号を外部から受けることによって、光インタフェース盤
が現用系であるときは、装置内インタフェース部24に
対して、クロック源36からのクロックを供給するが、
光インタフェース盤が予備系であるときは、装置内イン
タフェース部24に対して、クロック源36からのクロ
ックを供給しない。
備系になっているときは、その動作を停止させることが
できる。クロック供給制御部37は、現用/予備判定信
号を外部から受けることによって、光インタフェース盤
が現用系であるときは、装置内インタフェース部24に
対して、クロック源36からのクロックを供給するが、
光インタフェース盤が予備系であるときは、装置内イン
タフェース部24に対して、クロック源36からのクロ
ックを供給しない。
【0033】従って、図4に示された実施例によれば、
光インタフェース盤が予備系の場合、装置内インタフェ
ース部24に対するクロックの供給が遮断されてその動
作が停止するので、予備系の光インタフェース盤におけ
る消費電力を低減することができ、伝送装置全体の低消
費電力化を行うことが可能となる。
光インタフェース盤が予備系の場合、装置内インタフェ
ース部24に対するクロックの供給が遮断されてその動
作が停止するので、予備系の光インタフェース盤におけ
る消費電力を低減することができ、伝送装置全体の低消
費電力化を行うことが可能となる。
【0034】図5は、クロック供給制御部の構成例を示
したものである。クロック源36は光インタフェース盤
の動作に必要なクロックを発生する。クロック供給制御
部37は、現用/予備判定信号によって動作するセレク
タ38を有し、現用/予備判定信号が現用系のとき、セ
レクタ38がオンになって、クロック源36からのクロ
ックを、装置内インタフェース部24に供給するが、現
用/予備判定信号が予備系のときは、セレクタ38がオ
フになるので、クロック源36からのクロックは供給さ
れず、装置内インタフェース部24のクロック線は接地
される。
したものである。クロック源36は光インタフェース盤
の動作に必要なクロックを発生する。クロック供給制御
部37は、現用/予備判定信号によって動作するセレク
タ38を有し、現用/予備判定信号が現用系のとき、セ
レクタ38がオンになって、クロック源36からのクロ
ックを、装置内インタフェース部24に供給するが、現
用/予備判定信号が予備系のときは、セレクタ38がオ
フになるので、クロック源36からのクロックは供給さ
れず、装置内インタフェース部24のクロック線は接地
される。
【0035】図6は、装置内インタフェース部の構成例
(1)を示したものであって、伝送路信号処理部から装
置内に対するインタフェースを行う部分を示している。
図中において、41はシリアル・パラレル変換部(S/
P)であって、例えば8並列の25Mbit/sの入力信号
を、3系列の8並列の6Mbit/sの信号に変換して出力す
る。
(1)を示したものであって、伝送路信号処理部から装
置内に対するインタフェースを行う部分を示している。
図中において、41はシリアル・パラレル変換部(S/
P)であって、例えば8並列の25Mbit/sの入力信号
を、3系列の8並列の6Mbit/sの信号に変換して出力す
る。
【0036】421,422,423 はそれぞれエラスティ
ック・メモリ(ES)であって、それぞれの系列の入力
信号を一時的に保持する。431,432,433 はそれぞ
れPOHデータ挿入部(POHi)であって、入力信号
にパス・オーバヘッド(POH)データを挿入する。
ック・メモリ(ES)であって、それぞれの系列の入力
信号を一時的に保持する。431,432,433 はそれぞ
れPOHデータ挿入部(POHi)であって、入力信号
にパス・オーバヘッド(POH)データを挿入する。
【0037】441,442,443 は装置内誤り検出信号
付加部(B3in)であって、入力信号に対して装置内
における第1の装置内誤り検出信号を付加する。451,
45 2,453 は装置内ポインタ付加部(PTRi)であ
って、入力信号に対して装置内のポインタを付加する。
461,462,463 はフレーム/タイミング・スタンプ
付加部(FTSi)であって、入力信号に対して、フレ
ームのタイミングを定めるフレーム・タイミング・スタ
ンプ情報を付加する。
付加部(B3in)であって、入力信号に対して装置内
における第1の装置内誤り検出信号を付加する。451,
45 2,453 は装置内ポインタ付加部(PTRi)であ
って、入力信号に対して装置内のポインタを付加する。
461,462,463 はフレーム/タイミング・スタンプ
付加部(FTSi)であって、入力信号に対して、フレ
ームのタイミングを定めるフレーム・タイミング・スタ
ンプ情報を付加する。
【0038】471,472,473 は装置内誤り検出信号
付加部(B1in)であって、入力信号に対して装置内
における第2の装置内誤り検出信号を付加する。481,
48 2,483 はパラレル・シリアル変換部(P/S)で
あって、各系列の8並列の入力信号を52Mbit/sのシリ
アル信号に変換して、それぞれ0系と1系の信号#1−
0,#1−1と、信号#2−0,#2−1と、信号#3
−0,#3−1とを出力する。
付加部(B1in)であって、入力信号に対して装置内
における第2の装置内誤り検出信号を付加する。481,
48 2,483 はパラレル・シリアル変換部(P/S)で
あって、各系列の8並列の入力信号を52Mbit/sのシリ
アル信号に変換して、それぞれ0系と1系の信号#1−
0,#1−1と、信号#2−0,#2−1と、信号#3
−0,#3−1とを出力する。
【0039】図7は、装置内インタフェース部の構成例
(2)を示したものであって、装置内から伝送路信号処
理部に対するインタフェースを行う部分を示している。
図中において、511 〜516 はそれぞれシリアル・パ
ラレル変換部(S/P)であって、装置内からの0系と
1系の52Mbit/sの信号#1−0,#1−1と、信号#
2−0,#2−1と、信号#3−0,#3−1とを、そ
れぞれ8並列の6Mbit/sの信号に変換して出力する。
(2)を示したものであって、装置内から伝送路信号処
理部に対するインタフェースを行う部分を示している。
図中において、511 〜516 はそれぞれシリアル・パ
ラレル変換部(S/P)であって、装置内からの0系と
1系の52Mbit/sの信号#1−0,#1−1と、信号#
2−0,#2−1と、信号#3−0,#3−1とを、そ
れぞれ8並列の6Mbit/sの信号に変換して出力する。
【0040】521 〜526 はそれぞれ装置内誤り検出
信号検出部(B1chk)であって、入力信号における
装置内の第2の装置内誤り検出信号を検出する。531,
53 2,533 はそれぞれセレクタ(SEL)であって、
それぞれ0系の信号と1系の信号とからいずれかを選択
して出力する。541,542,543 はそれぞれフレーム
・タイミング・スタンプ検出部(FTS)であって、入
力信号における、フレーム・タイミング・スタンプ情報
を検出する。
信号検出部(B1chk)であって、入力信号における
装置内の第2の装置内誤り検出信号を検出する。531,
53 2,533 はそれぞれセレクタ(SEL)であって、
それぞれ0系の信号と1系の信号とからいずれかを選択
して出力する。541,542,543 はそれぞれフレーム
・タイミング・スタンプ検出部(FTS)であって、入
力信号における、フレーム・タイミング・スタンプ情報
を検出する。
【0041】551,552,553 はそれぞれ装置内ポイ
ンタ検出部(RPTR)であって、入力信号における装
置内ポインタを読み取る。561,562,563 はそれぞ
れ装置内誤り検出信号検出部(B3)であって、入力信
号における装置内の第1の装置内誤り検出信号を検出す
る。57はパラレル・シリアル変換部(P/S)であっ
て、3系列の8並列の6Mbit/sの信号を8並列の25Mb
it/sの信号に変換して出力する。
ンタ検出部(RPTR)であって、入力信号における装
置内ポインタを読み取る。561,562,563 はそれぞ
れ装置内誤り検出信号検出部(B3)であって、入力信
号における装置内の第1の装置内誤り検出信号を検出す
る。57はパラレル・シリアル変換部(P/S)であっ
て、3系列の8並列の6Mbit/sの信号を8並列の25Mb
it/sの信号に変換して出力する。
【0042】図8は、装置内インタフェース部における
パラレル・シリアル変換の例を示したものであって、図
6に示されたP/S481,482,483 における、6
(6.48)Mbit/sのSTMS0パラレルデータから、
52(51.84)Mbit/sのシリアルデータへの、パラ
レル・シリアル変換を例示している。
パラレル・シリアル変換の例を示したものであって、図
6に示されたP/S481,482,483 における、6
(6.48)Mbit/sのSTMS0パラレルデータから、
52(51.84)Mbit/sのシリアルデータへの、パラ
レル・シリアル変換を例示している。
【0043】図示のように、6MHz のクロック6MCL
Kに同期した8並列の6MのSTMS0パラレルデータ
は、52MHz のクロック52MCLKに同期して、52
MのSTMS0シリアルデータに変換される。
Kに同期した8並列の6MのSTMS0パラレルデータ
は、52MHz のクロック52MCLKに同期して、52
MのSTMS0シリアルデータに変換される。
【0044】図9は、装置内インタフェース部における
シリアル・パラレル変換の例を示したものであって、図
7に示されたS/P511 〜516 における、3HW
(ハイウェイ)×2チャンネルの、52(51.84)
Mbit/sの疑似STM0シリアルデータから、それぞれ8
並列の6(6.48)Mbit/sの信号への、シリアル・パ
ラレル変換を例示している。
シリアル・パラレル変換の例を示したものであって、図
7に示されたS/P511 〜516 における、3HW
(ハイウェイ)×2チャンネルの、52(51.84)
Mbit/sの疑似STM0シリアルデータから、それぞれ8
並列の6(6.48)Mbit/sの信号への、シリアル・パ
ラレル変換を例示している。
【0045】図示のように、フレーム信号FPR52に
応じて入力されたデータDImn(m=1〜3,n=
A,B)は、52MHz のクロックCKI52によって取
り込まれたのち、6MHz のクロック6MCLKに同期し
て、8並列の6MのデータDTmn−7,DTmn−
6,…,DTmn−0(m=1〜3,n=A,B)に変
換されることが示されている。
応じて入力されたデータDImn(m=1〜3,n=
A,B)は、52MHz のクロックCKI52によって取
り込まれたのち、6MHz のクロック6MCLKに同期し
て、8並列の6MのデータDTmn−7,DTmn−
6,…,DTmn−0(m=1〜3,n=A,B)に変
換されることが示されている。
【0046】このように、図6および図7に示された装
置内インタフェース部における、パラレル・シリアル変
換部およびシリアル・パラレル変換部は、それぞれのク
ロックに同期して動作し、クロックが入力されないとき
は、所要の動作を行うことができない。また図6および
図7に示された装置内インタフェース部における、その
他の部分も同様に、その動作のためにはクロックが必要
であり、従って装置内インタフェース部は、クロックを
供給されないとき、すべての処理が停止する。
置内インタフェース部における、パラレル・シリアル変
換部およびシリアル・パラレル変換部は、それぞれのク
ロックに同期して動作し、クロックが入力されないとき
は、所要の動作を行うことができない。また図6および
図7に示された装置内インタフェース部における、その
他の部分も同様に、その動作のためにはクロックが必要
であり、従って装置内インタフェース部は、クロックを
供給されないとき、すべての処理が停止する。
【0047】そこで、図4に示された実施例のように、
装置内インタフェース部に対するクロックの供給を制御
することによって、その動作を停止させることができ、
これによってその消費電力を低減させることができる。
装置内インタフェース部に対するクロックの供給を制御
することによって、その動作を停止させることができ、
これによってその消費電力を低減させることができる。
【0048】
【発明の効果】以上説明したように本発明によれば、光
インタフェース盤に対する現用系,予備系の冗長構成を
とっている伝送装置において、予備系の光インタフェー
ス盤における装置内インタフェース部の動作を停止させ
て、予備系の光インタフェース盤の消費電力を低減する
ようにしたので、伝送装置における全体の低消費電力化
を図ることが可能になる。
インタフェース盤に対する現用系,予備系の冗長構成を
とっている伝送装置において、予備系の光インタフェー
ス盤における装置内インタフェース部の動作を停止させ
て、予備系の光インタフェース盤の消費電力を低減する
ようにしたので、伝送装置における全体の低消費電力化
を図ることが可能になる。
【図1】本発明の原理的構成を示す図である。
【図2】本発明の実施例(1)を示す図である。
【図3】電源供給制御部の構成例を示す図である。
【図4】本発明の実施例(2)を示す図である。
【図5】クロック供給制御部の構成例を示す図である。
【図6】装置内インタフェース部の構成例(1)を示す
図である。
図である。
【図7】装置内インタフェース部の構成例(2)を示す
図である。
図である。
【図8】装置内インタフェース部におけるパラレル・シ
リアル変換の例を示す図である。
リアル変換の例を示す図である。
【図9】装置内インタフェース部におけるシリアル・パ
ラレル変換の例を示す図である。
ラレル変換の例を示す図である。
【図10】伝送系の冗長構成の例を示す図である。
【図11】従来の光インタフェース盤の構成例を示す図
である。
である。
1 伝送路信号処理部 2 装置内インタフェース部 3 インタフェース盤 3’インタフェース盤 4 伝送装置 4’伝送装置 5 伝送路 5’伝送路 6 処理停止制御部 33 電源供給制御部 34 リレー 37 クロック供給制御部 38 セレクタ
Claims (6)
- 【請求項1】 伝送路に対して送受信する信号の処理を
行う伝送路信号処理部(1)と、装置内と該伝送路信号
処理部とのインタフェースをとる装置内インタフェース
部(2)とを備えたインタフェース盤(3,3’)を、
現用系と予備系とに対応して備えた伝送装置(4,
4’)を現用系と予備系の伝送路(5,5’)を介して
相互に接続してなる冗長構成を持つ伝送路制御装置にお
いて、 前記装置内インタフェース部(2)における処理を停止
させる処理停止制御部(6)を各インタフェース盤に設
け、 各伝送装置において、予備系となったインタフェース盤
における前記処理停止制御部を動作させることによって
低消費電力化することを特徴とする冗長系伝送路運用方
式。 - 【請求項2】 前記処理停止制御部(6)が、前記装置
内インタフェース部(2)に対する電源の供給を制御す
る電源供給制御部(33)からなり、インタフェース盤
が予備系のとき、該電源供給制御部が該装置内インタフ
ェース部に対する電源の供給を遮断することを特徴とす
る請求項1に記載の冗長系伝送路運用方式。 - 【請求項3】 前記電源供給制御部(33)が、現用/
予備判定信号が予備系を指示するとき動作するリレー
(34)を有し、該リレーの動作によって前記装置内イ
ンタフェース部(2)に対する電源の供給を遮断するこ
とを特徴とする請求項2に記載の冗長系伝送路運用方
式。 - 【請求項4】 前記電源供給制御部(33)が、現用/
予備判定信号が予備系を指示するとき動作するアナログ
スイッチを有し、該アナログスイッチの動作によって前
記装置内インタフェース部(2)に対する電源の供給を
遮断することを特徴とする請求項2に記載の冗長系伝送
路運用方式。 - 【請求項5】 前記処理停止制御部(6)が、前記装置
内インタフェース部(2)に対するクロックの供給を制
御するクロック供給制御部(37)からなり、インタフ
ェース盤が予備系のとき、該クロック供給制御部が該装
置内インタフェース部に対するクロックの供給を遮断す
ることを特徴とする請求項1に記載の冗長系伝送路運用
方式。 - 【請求項6】 前記クロック供給制御部(37)が、現
用/予備判定信号が予備系を指示するとき動作するセレ
クタ(38)を有し、該セレクタの動作によって前記装
置内インタフェース部(2)に対するクロックの供給を
遮断することを特徴とする請求項5に記載の冗長系伝送
路運用方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5233099A JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
US08/218,126 US5469427A (en) | 1993-09-20 | 1994-03-25 | Transmission line control system and interface unit therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5233099A JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0795132A true JPH0795132A (ja) | 1995-04-07 |
Family
ID=16949770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5233099A Withdrawn JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5469427A (ja) |
JP (1) | JPH0795132A (ja) |
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JPWO2021084635A1 (ja) * | 2019-10-30 | 2021-05-06 |
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JPS60254928A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | セツト・スタンバイ通信方式 |
US4658396A (en) * | 1985-03-11 | 1987-04-14 | Barden Robert A | Redundancy arrangement for a local area network |
ES2047523T3 (es) * | 1988-09-22 | 1994-03-01 | Siemens Ag | Procedimiento para el funcionamiento de instalaciones de conmutacion de telecomunicaciones temporal controladas por impulsos de reloj, especialmente instalaciones de conmutacion telefonica-pcm, con campo de acoplamiento central y campos de acoplamiento parcial conectados. |
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-
1993
- 1993-09-20 JP JP5233099A patent/JPH0795132A/ja not_active Withdrawn
-
1994
- 1994-03-25 US US08/218,126 patent/US5469427A/en not_active Expired - Lifetime
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WO2014041625A1 (ja) * | 2012-09-12 | 2014-03-20 | 富士通株式会社 | 情報処理装置、及び電源制御方法 |
JPWO2021084635A1 (ja) * | 2019-10-30 | 2021-05-06 | ||
WO2021084635A1 (ja) * | 2019-10-30 | 2021-05-06 | 日本電信電話株式会社 | 伝送装置及び伝送方法 |
US11984925B2 (en) | 2019-10-30 | 2024-05-14 | Nippon Telegraph And Telephone Corporation | Transmission apparatus and transmission method |
Also Published As
Publication number | Publication date |
---|---|
US5469427A (en) | 1995-11-21 |
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