JPH0795044A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH0795044A JPH0795044A JP5238106A JP23810693A JPH0795044A JP H0795044 A JPH0795044 A JP H0795044A JP 5238106 A JP5238106 A JP 5238106A JP 23810693 A JP23810693 A JP 23810693A JP H0795044 A JPH0795044 A JP H0795044A
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- Japan
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- power supply
- supply potential
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- inverter
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Abstract
(57)【要約】
【目的】 高速動作を可能としたレベル変換回路を提供
する。 【構成】 従来のレベル変換回路に対して、第１ドライ
バ−Ｑ５および第２ドラ−バ−Ｑ６と、その制御手段５
を新たに設ける。第１，第２ドライバ−Ｑ５，Ｑ６は、
第２，第３インバ−タＩＮＶ２，ＩＮＶ３の出力端子
３，４と第３電源電位Ｖｅｅの間に接続する。そして、
制御手段５によって、第２インバ−タＩＮＶ２または第
３インバ−タＩＮＶ３の出力信号が第１電源電位Ｖｄｄ
から第３電源電位Ｖｅｅへ変化するときに、第１ドライ
バ−Ｑ５または第２ドライバ−Ｑ６をオンさせるように
制御する。
する。 【構成】 従来のレベル変換回路に対して、第１ドライ
バ−Ｑ５および第２ドラ−バ−Ｑ６と、その制御手段５
を新たに設ける。第１，第２ドライバ−Ｑ５，Ｑ６は、
第２，第３インバ−タＩＮＶ２，ＩＮＶ３の出力端子
３，４と第３電源電位Ｖｅｅの間に接続する。そして、
制御手段５によって、第２インバ−タＩＮＶ２または第
３インバ−タＩＮＶ３の出力信号が第１電源電位Ｖｄｄ
から第３電源電位Ｖｅｅへ変化するときに、第１ドライ
バ−Ｑ５または第２ドライバ−Ｑ６をオンさせるように
制御する。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作を可能とした
レベル変換回路に関する。
レベル変換回路に関する。
【０００２】
【従来の技術】電源電圧が異なる信号系を有するＣＭＯ
Ｓ回路では、レベル変換回路を使用し、低電圧系の信号
を高電圧系の信号に変換している。以下、図３を参照し
て従来のレベル変換回路の構成を説明する。従来のレベ
ル変換回路は、第１インバータＩＮＶ１を、第１電源電
位Ｖｄｄ（＋５Ｖ）と第２電源電位Ｖｓｓ（０Ｖ）の間
に接続し、第２インバータＩＮＶ２および第３インバー
タＩＮＶ３は、第１電源電位Ｖｄｄ（＋５Ｖ）と第３電
源電位Ｖｅｅ（−５Ｖ）に接続している。第２インバー
タＩＮＶ２は、Ｐチャンネル型ＭＯＳトランジスタＱ１
とＮチャンネル型ＭＯＳトランジスタＱ２を直列接続し
て構成し、第３インバータＩＮＶ３は、Ｐチャンネル型
ＭＯＳトランジスタＱ３とＮチャンネル型ＭＯＳトラン
ジスタＱ４を直列接続して構成している。そして、第１
インバータＩＮＶ１の入力信号１をＰチャンネル型ＭＯ
ＳトランジスタＱ１のゲートに入力し、出力信号２をＰ
チャンネル型ＭＯＳトランジスタＱ３のゲートに入力し
ている。さらに、第２インバータＩＮＶ２の出力信号を
Ｎチャンネル型ＭＯＳトランジスタＱ４のゲートに入力
し、第３インバータＩＮＶ３の出力信号をＮチャンネル
型ＭＯＳトランジスタＱ２のゲートに入力している。
Ｓ回路では、レベル変換回路を使用し、低電圧系の信号
を高電圧系の信号に変換している。以下、図３を参照し
て従来のレベル変換回路の構成を説明する。従来のレベ
ル変換回路は、第１インバータＩＮＶ１を、第１電源電
位Ｖｄｄ（＋５Ｖ）と第２電源電位Ｖｓｓ（０Ｖ）の間
に接続し、第２インバータＩＮＶ２および第３インバー
タＩＮＶ３は、第１電源電位Ｖｄｄ（＋５Ｖ）と第３電
源電位Ｖｅｅ（−５Ｖ）に接続している。第２インバー
タＩＮＶ２は、Ｐチャンネル型ＭＯＳトランジスタＱ１
とＮチャンネル型ＭＯＳトランジスタＱ２を直列接続し
て構成し、第３インバータＩＮＶ３は、Ｐチャンネル型
ＭＯＳトランジスタＱ３とＮチャンネル型ＭＯＳトラン
ジスタＱ４を直列接続して構成している。そして、第１
インバータＩＮＶ１の入力信号１をＰチャンネル型ＭＯ
ＳトランジスタＱ１のゲートに入力し、出力信号２をＰ
チャンネル型ＭＯＳトランジスタＱ３のゲートに入力し
ている。さらに、第２インバータＩＮＶ２の出力信号を
Ｎチャンネル型ＭＯＳトランジスタＱ４のゲートに入力
し、第３インバータＩＮＶ３の出力信号をＮチャンネル
型ＭＯＳトランジスタＱ２のゲートに入力している。
【０００３】上記のレベル変換回路によれば、図４に示
すように、第２インバ−タ、第３インバータの各出力端
子３，４からレベル変換した信号が相補的に出力され、
低電圧系（Ｖｄｄ／Ｖｓｓ）から高電圧系（Ｖｄｄ／Ｖ
ｅｅ）への信号変換が可能となる。しかしながら、上記
のレベル変換回路では、第２および第３インバータＩＮ
Ｖ２，ＩＮＶ３の動作電圧範囲を確保するためにＰチャ
ンネル型ＭＯＳトランジスタＱ１およびＱ３のインピー
ダンスを小さくし、Ｎチャンネル型ＭＯＳトランジスタ
Ｑ２およびＱ４のインピーダンスを大きく設計する必要
があった。このため、図４に示す波形から明らかなよう
に、第２インバータＩＮＶ２および第３インバータＩＮ
Ｖ３の出力信号がハイレベルからロウレベルへ変化する
のが遅くなるという問題点を有していた。
すように、第２インバ−タ、第３インバータの各出力端
子３，４からレベル変換した信号が相補的に出力され、
低電圧系（Ｖｄｄ／Ｖｓｓ）から高電圧系（Ｖｄｄ／Ｖ
ｅｅ）への信号変換が可能となる。しかしながら、上記
のレベル変換回路では、第２および第３インバータＩＮ
Ｖ２，ＩＮＶ３の動作電圧範囲を確保するためにＰチャ
ンネル型ＭＯＳトランジスタＱ１およびＱ３のインピー
ダンスを小さくし、Ｎチャンネル型ＭＯＳトランジスタ
Ｑ２およびＱ４のインピーダンスを大きく設計する必要
があった。このため、図４に示す波形から明らかなよう
に、第２インバータＩＮＶ２および第３インバータＩＮ
Ｖ３の出力信号がハイレベルからロウレベルへ変化する
のが遅くなるという問題点を有していた。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
レベル変換回路は、高速動作が困難であるという問題点
を有していた。
レベル変換回路は、高速動作が困難であるという問題点
を有していた。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、第１図に示すように、第２，第３インバ
ータＩＮＶ２，ＩＮＶ３の出力端子３，４と第３電源電
位Ｖｅｅとの間に第１，第２ドライバーＱ５，Ｑ６を接
続し、第１，第２ドライバーＱ５，Ｑ６の制御手段５を
設け、その制御手段５により第２，第３インバータＩＮ
Ｖ２，ＩＮＶ３の出力信号が第１電源電位Ｖｄｄから第
３電源電位Ｖｅｅヘ変化するときに第１ドライバーＱ５
または第２ドライバーＱ６をオンさせるように制御する
ものである。
決するために、第１図に示すように、第２，第３インバ
ータＩＮＶ２，ＩＮＶ３の出力端子３，４と第３電源電
位Ｖｅｅとの間に第１，第２ドライバーＱ５，Ｑ６を接
続し、第１，第２ドライバーＱ５，Ｑ６の制御手段５を
設け、その制御手段５により第２，第３インバータＩＮ
Ｖ２，ＩＮＶ３の出力信号が第１電源電位Ｖｄｄから第
３電源電位Ｖｅｅヘ変化するときに第１ドライバーＱ５
または第２ドライバーＱ６をオンさせるように制御する
ものである。
【０００６】
【作用】本発明によれば、第２，第３インバータＩＮＶ
２，ＩＮＶ３の出力信号が第１電源電位Ｖｄｄから第３
電源電位Ｖｅｅヘ変化するときに、第１ドライバーＱ５
または第２ドライバーＱ６をオンさせるように制御して
いるので、かかる電位変化をすみやかに行うことがで
き、レベル変換回路の高速動作を達成できる。
２，ＩＮＶ３の出力信号が第１電源電位Ｖｄｄから第３
電源電位Ｖｅｅヘ変化するときに、第１ドライバーＱ５
または第２ドライバーＱ６をオンさせるように制御して
いるので、かかる電位変化をすみやかに行うことがで
き、レベル変換回路の高速動作を達成できる。
【０００７】さらに本発明によれば、第１，第２ドライ
バーＱ５，Ｑ６を設けたことにより高速動作が保証され
るているので、Ｎチャンネル型ＭＯＳトランジスタＱ２
およびＱ４のインピーダンスを小さく設計し、レベル変
換回路の動作電圧範囲を広く確保することができる利点
がある。
バーＱ５，Ｑ６を設けたことにより高速動作が保証され
るているので、Ｎチャンネル型ＭＯＳトランジスタＱ２
およびＱ４のインピーダンスを小さく設計し、レベル変
換回路の動作電圧範囲を広く確保することができる利点
がある。
【０００８】
【実施例】次に、本発明のレベル変換回路の一実施例を
図１および図２を参照しながら説明する。本実施例に係
るレベル変換回路の構成は、図１に示すように、従来の
レベル変換回路に対して、第１，第２ドライバーＱ５，
Ｑ６と、その制御回路５（破線内で示す。）を新たに設
けたものである。第１ドライバーＱ５は、Ｎチャンネル
型ＭＯＳトランジスタであって、第２インバータＩＮＶ
２の出力端子３と第３電源電位Ｖｅｅの間に接続してい
る。第２ドライバーＱ６は、Ｎチャンネル型ＭＯＳトラ
ンジスタであって、第３インバータＩＮＶ３の出力端子
４と第３電源電位Ｖｅｅの間に接続している。制御回路
５は、第２インバータＩＮＶ２および第３インバータＩ
ＮＶ３の出力信号を入力とするナンド回路６と、そのナ
ンド回路６の出力信号７が入力され且つ出力信号２によ
って制御された第１クロックド・インバータ８と、同様
にナンド回路６の出力信号７が入力され且つ入力信号１
によって制御された第２クロックド・インバータ９とで
構成され、第１クロックド・インバータ８の出力信号１
０を第１ドライバーＱ５のゲートに入力し、第２クロッ
クド・インバータ９の出力信号１１を第２ドライバーＱ
６のゲートに入力している。上記の第１クロックド・イ
ンバータ８は、第１電源電位Ｖｄｄと第３電源電位Ｖｅ
ｅの間に、Ｐチャンネル型ＭＯＳトランジスタＱ７，Ｎ
チャンネル型ＭＯＳトランジスタＱ８，Ｑ９を直列接続
し、第２クロックド・インバータ９は、第１電源電位Ｖ
ｄｄと第３電源電位Ｖｅｅの間に、Ｐチャンネル型ＭＯ
ＳトランジスタＱ１０，Ｎチャンネル型ＭＯＳトランジ
スタＱ１１，Ｑ１２を直列接続しテ構成している。そし
て、上記の制御回路５は、第２インバータＩＮＶ２また
は第３インバータＩＮＶ２の出力信号が第１電源電位Ｖ
ｄｄから第３電源電位Ｖｅｅヘ変化するときに第１ドラ
イバーＱ５または第２ドライバーＱ６をオンさせるよう
に制御するものである。
図１および図２を参照しながら説明する。本実施例に係
るレベル変換回路の構成は、図１に示すように、従来の
レベル変換回路に対して、第１，第２ドライバーＱ５，
Ｑ６と、その制御回路５（破線内で示す。）を新たに設
けたものである。第１ドライバーＱ５は、Ｎチャンネル
型ＭＯＳトランジスタであって、第２インバータＩＮＶ
２の出力端子３と第３電源電位Ｖｅｅの間に接続してい
る。第２ドライバーＱ６は、Ｎチャンネル型ＭＯＳトラ
ンジスタであって、第３インバータＩＮＶ３の出力端子
４と第３電源電位Ｖｅｅの間に接続している。制御回路
５は、第２インバータＩＮＶ２および第３インバータＩ
ＮＶ３の出力信号を入力とするナンド回路６と、そのナ
ンド回路６の出力信号７が入力され且つ出力信号２によ
って制御された第１クロックド・インバータ８と、同様
にナンド回路６の出力信号７が入力され且つ入力信号１
によって制御された第２クロックド・インバータ９とで
構成され、第１クロックド・インバータ８の出力信号１
０を第１ドライバーＱ５のゲートに入力し、第２クロッ
クド・インバータ９の出力信号１１を第２ドライバーＱ
６のゲートに入力している。上記の第１クロックド・イ
ンバータ８は、第１電源電位Ｖｄｄと第３電源電位Ｖｅ
ｅの間に、Ｐチャンネル型ＭＯＳトランジスタＱ７，Ｎ
チャンネル型ＭＯＳトランジスタＱ８，Ｑ９を直列接続
し、第２クロックド・インバータ９は、第１電源電位Ｖ
ｄｄと第３電源電位Ｖｅｅの間に、Ｐチャンネル型ＭＯ
ＳトランジスタＱ１０，Ｎチャンネル型ＭＯＳトランジ
スタＱ１１，Ｑ１２を直列接続しテ構成している。そし
て、上記の制御回路５は、第２インバータＩＮＶ２また
は第３インバータＩＮＶ２の出力信号が第１電源電位Ｖ
ｄｄから第３電源電位Ｖｅｅヘ変化するときに第１ドラ
イバーＱ５または第２ドライバーＱ６をオンさせるよう
に制御するものである。
【０００９】次に、図１に示したレベル変換回路の動作
を図２の波形図を参照しながら説明する。ここで、Ｐチ
ャンネル型ＭＯＳトランジスタＱ１およびＱ３のインピ
ーダンスは、Ｎチャンネル型ＭＯＳトランジスタＱ２お
よびＱ４のインピーダンスに比べて小さいと仮定する。
いま、入力信号１が第２電源電位Ｖｓｓから第１電源電
位Ｖｄｄに立ち上がると、これに基づいてＰチャンネル
型ＭＯＳトランジスタＱ３がオンするので、第３インバ
ータの出力端子４は、高速に立ち上がる。そして、Ｎチ
ャンネル型ＭＯＳトランジスタＱ２がオンし、出力端子
３は立ち下がる。従って、出力端子３の変化には一定の
遅延があり、この遅延を利用してナンド回路６によっ
て、出力端子３の立ち下がりを検出している。すなわ
ち、このとき、ナンド回路６の出力信号７は瞬間的にロ
ウレベルに変化し、出力信号２により活性化した第１ク
ロックド・インバータ８を介して第１ドライバーＱ５を
オンさせる。これにより、出力端子３を、高速に第３電
源電位Ｖｅｅヘ立ち下げることができる。
を図２の波形図を参照しながら説明する。ここで、Ｐチ
ャンネル型ＭＯＳトランジスタＱ１およびＱ３のインピ
ーダンスは、Ｎチャンネル型ＭＯＳトランジスタＱ２お
よびＱ４のインピーダンスに比べて小さいと仮定する。
いま、入力信号１が第２電源電位Ｖｓｓから第１電源電
位Ｖｄｄに立ち上がると、これに基づいてＰチャンネル
型ＭＯＳトランジスタＱ３がオンするので、第３インバ
ータの出力端子４は、高速に立ち上がる。そして、Ｎチ
ャンネル型ＭＯＳトランジスタＱ２がオンし、出力端子
３は立ち下がる。従って、出力端子３の変化には一定の
遅延があり、この遅延を利用してナンド回路６によっ
て、出力端子３の立ち下がりを検出している。すなわ
ち、このとき、ナンド回路６の出力信号７は瞬間的にロ
ウレベルに変化し、出力信号２により活性化した第１ク
ロックド・インバータ８を介して第１ドライバーＱ５を
オンさせる。これにより、出力端子３を、高速に第３電
源電位Ｖｅｅヘ立ち下げることができる。
【００１０】一方、出力端子４は立ち下がるときには、
同様にナンド回路６が働き、出力信号１により活性化し
た第２クロックド・インバータ９を介して第２ドライバ
ーＱ６をオンさせ、出力端子４を、高速に第３電源電位
Ｖｅｅヘ立ち下げることができる。なお、出力端子３，
４の電位がナンド回路６のしきい値電圧よりも下がる
と、ナンド回路６は、ハイレベルへ戻り、第１，第２ド
ライバーＱ５，Ｑ６はオフするので、この後は、Ｎチャ
ンネル型ＭＯＳトランジスタＱ２，Ｑ４だけが働く。し
たがって、上記ナンド回路６のしきい値電圧を低く設定
し、第１，第２ドライバーＱ５，Ｑ６のオンする期間を
長くし、より低いレベルまで高速に立ち下げることが望
ましい。
同様にナンド回路６が働き、出力信号１により活性化し
た第２クロックド・インバータ９を介して第２ドライバ
ーＱ６をオンさせ、出力端子４を、高速に第３電源電位
Ｖｅｅヘ立ち下げることができる。なお、出力端子３，
４の電位がナンド回路６のしきい値電圧よりも下がる
と、ナンド回路６は、ハイレベルへ戻り、第１，第２ド
ライバーＱ５，Ｑ６はオフするので、この後は、Ｎチャ
ンネル型ＭＯＳトランジスタＱ２，Ｑ４だけが働く。し
たがって、上記ナンド回路６のしきい値電圧を低く設定
し、第１，第２ドライバーＱ５，Ｑ６のオンする期間を
長くし、より低いレベルまで高速に立ち下げることが望
ましい。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
第２インバータＩＮＶ２または第３インバータＩＮＶ３
の出力信号が第１電源電位Ｖｄｄから第３電源電位Ｖｅ
ｅヘ変化するときに、第１ドライバーＱ５または第２ド
ライバーＱ６をオンさせるように制御しているので、か
かる電位変化をすみやかに行うことができ、レベル変換
回路の高速動作を達成できる。
第２インバータＩＮＶ２または第３インバータＩＮＶ３
の出力信号が第１電源電位Ｖｄｄから第３電源電位Ｖｅ
ｅヘ変化するときに、第１ドライバーＱ５または第２ド
ライバーＱ６をオンさせるように制御しているので、か
かる電位変化をすみやかに行うことができ、レベル変換
回路の高速動作を達成できる。
【００１２】さらに本発明によれば、第１，第２ドライ
バーＱ５，Ｑ６を設けたことにより高速動作が保証され
ているので、Ｎチャンネル型ＭＯＳトランジスタＱ２お
よびＱ４のインピーダンスを小さく設計し、レベル変換
回路の動作電圧範囲をより広く確保することができる利
点がある。
バーＱ５，Ｑ６を設けたことにより高速動作が保証され
ているので、Ｎチャンネル型ＭＯＳトランジスタＱ２お
よびＱ４のインピーダンスを小さく設計し、レベル変換
回路の動作電圧範囲をより広く確保することができる利
点がある。
【図１】本発明の一実施例に係るレベル変換回路の回路
図である。
図である。
【図２】本発明の一実施例に係るレベル変換回路の動作
波形図である。
波形図である。
【図３】従来例に係るレベル変換回路の回路図である。
【図４】従来例に係るレベル変換回路の動作波形図であ
る。
る。
１ 入力信号 ２ 出力信号 ３，４ 出力端子 ５ 制御回路 ６ ナンド回路 ７ ナンド回路６の出力信号 ８ 第１クロックド・インバ−タ ９ 第２クロックド・インバ−タ １０ 第１クロックド・インバ−タの出力信号 １１ 第１クロックド・インバ−タの出力信号 ＩＮＶ１ 第１インバ−タ ＩＮＶ２ 第２インバ−タ ＩＮＶ３ 第３インバ−タ Ｑ５ 第１ドライバ− Ｑ６ 第２ドライバ−
Claims (1)
- 【請求項１】 第１電源電位と第２電源電位の間に接続
され入力信号を反転出力する第１インバータと、前記第
１電源電位と第３電源電位の間に接続され前記入力信号
を入力とする第２インバータと、前記第１電源電位と前
記第３電源電位の間に接続され前記第１インバータの出
力信号を入力とする第３インバータとから成り、前記第
２および第３インバータの各出力端子からレベル変換し
た信号を相補的に出力するレベル変換回路において、 前記第２、第３インバータの出力端子と前記第３電源電
位との間に第１、第２ドライバーを接続し、 前記第１および第２ドライバーの制御手段を設け、かか
る制御手段により前記第２または第３インバータの出力
信号が前記第１電源電位から前記第３電源電位ヘ変化す
るときに前記第１ドライバ−または第２ドライバーをオ
ンさせるように制御することを特徴とするレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238106A JPH0795044A (ja) | 1993-09-24 | 1993-09-24 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5238106A JPH0795044A (ja) | 1993-09-24 | 1993-09-24 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795044A true JPH0795044A (ja) | 1995-04-07 |
Family
ID=17025271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5238106A Pending JPH0795044A (ja) | 1993-09-24 | 1993-09-24 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795044A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009171084A (ja) * | 2008-01-15 | 2009-07-30 | Seiko Instruments Inc | レベルシフタ回路 |
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-
1993
- 1993-09-24 JP JP5238106A patent/JPH0795044A/ja active Pending
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