JPH0795038A - Semiconductor device - Google Patents
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- JPH0795038A JPH0795038A JP5233552A JP23355293A JPH0795038A JP H0795038 A JPH0795038 A JP H0795038A JP 5233552 A JP5233552 A JP 5233552A JP 23355293 A JP23355293 A JP 23355293A JP H0795038 A JPH0795038 A JP H0795038A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、内部回路が高集積化さ
れた半導体装置に関するものである。近年、半導体装置
は高集積化が益々進み、内部回路において、同時に作動
する回路の数が増加する傾向にある。例えば、多数の出
力回路が同時に作動して、その出力信号がＬレベルから
Ｈレベルに立ち上がる時、高電位側電源から外部負荷に
大きなピーク電流が流れ、高電位側電源電圧が一時的に
低下する。又、多数の出力回路が同時に作動して、その
出力信号がＨレベルからＬレベルに立ち下がる時、外部
負荷から低電位側電源に大きなピーク電流が流れ、低電
位側電源電圧が一時的に上昇する。このような電源電圧
の変動によって内部回路及び入力インターフェース回路
が誤動作することがある。従って、このような誤動作を
防止しながら高集積化を図ることが必要となっている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a highly integrated internal circuit. In recent years, semiconductor devices have become more highly integrated, and the number of circuits that operate simultaneously in the internal circuits tends to increase. For example, when a large number of output circuits operate simultaneously and their output signals rise from the L level to the H level, a large peak current flows from the high potential side power source to the external load, and the high potential side power source voltage temporarily drops. . Also, when a large number of output circuits operate at the same time and their output signals fall from H level to L level, a large peak current flows from the external load to the low potential side power source, and the low potential side power source voltage rises temporarily. To do. Such fluctuations in the power supply voltage may cause the internal circuit and the input interface circuit to malfunction. Therefore, it is necessary to achieve high integration while preventing such malfunctions.
【０００２】[0002]
【従来の技術】従来の半導体装置の出力回路の一例を、
図１１〜図１６に従って説明する。図１１に示すよう
に、入力信号はφ1 は第１の出力信号駆動回路５０に入
力され、その第１の出力信号駆動回路５０の出力信号は
出力端子Ｔ１に出力される。2. Description of the Related Art An example of a conventional output circuit of a semiconductor device is
This will be described with reference to FIGS. As shown in FIG. 11, the input signal φ1 is input to the first output signal drive circuit 50, and the output signal of the first output signal drive circuit 50 is output to the output terminal T1.
【０００３】前記入力信号φ1 は遅延時間Ｔｄを備えた
遅延回路５２に入力され、同遅延回路５２の出力信号φ
2 は第２の出力信号駆動回路５１に入力される。そし
て、第２の出力信号駆動回路５１の出力信号は出力端子
Ｔ１に出力される。従って、出力端子Ｔ１から前記第１
及び第２の出力信号駆動回路５０，５１の出力信号を加
算した出力信号ＯＵＴ１が出力される。The input signal φ 1 is input to a delay circuit 52 having a delay time Td, and the output signal φ of the delay circuit 52 is
2 is input to the second output signal drive circuit 51. Then, the output signal of the second output signal drive circuit 51 is output to the output terminal T1. Therefore, from the output terminal T1 to the first
And an output signal OUT1 obtained by adding the output signals of the second output signal drive circuits 50 and 51 is output.
【０００４】図１２に示すように、例えば、Ｌレベルか
らＨレベルに立ち上がる入力信号φ1 が入力されると、
第１の出力信号駆動回路５０の動作に基づいて出力信号
ＯＵＴ１の立ち上がりが開始される。また、入力信号φ
1 は遅延回路５２を介して遅延時間Ｔｄ後に立ち上がる
信号φ2 として、第２の出力信号駆動回路５１に入力さ
れる。As shown in FIG. 12, for example, when an input signal φ1 rising from L level to H level is input,
The rising of the output signal OUT1 is started based on the operation of the first output signal drive circuit 50. In addition, input signal φ
1 is input to the second output signal drive circuit 51 as a signal φ2 which rises after a delay time Td via the delay circuit 52.
【０００５】すると、出力信号ＯＵＴ１は第１及び第２
の出力信号駆動回路５０，５１の動作に基づいてＨレベ
ルまで引き上げられる。また、入力信号φ1 が入力され
てから、遅延時間Ｔｄ後には第１及び第２の出力信号駆
動回路５０，５１が同時に動作するので、負荷駆動能力
も充分に確保されている。Then, the output signal OUT1 becomes the first and second
Based on the operation of the output signal drive circuits 50 and 51 of FIG. Further, since the first and second output signal drive circuits 50 and 51 operate simultaneously after the delay time Td from the input of the input signal φ1, the load drive capability is sufficiently ensured.
【０００６】図１３は上記のような出力回路の動作によ
って発生する電源ノイズの量と、電源電圧との関係を示
す。ノイズ特性線（ａ）は遅延回路５２を備えていない
場合の特性で、この特性線（ａ）で示されるように、電
源ノイズの量は電源電圧の上昇に比例して増大する。FIG. 13 shows the relationship between the amount of power supply noise generated by the operation of the output circuit as described above and the power supply voltage. The noise characteristic line (a) is a characteristic when the delay circuit 52 is not provided, and as shown by this characteristic line (a), the amount of power supply noise increases in proportion to the rise of the power supply voltage.
【０００７】ノイズ特性線（ｂ）は、遅延回路５２を備
えた場合の特性で、遅延回路５２を備えていない特性線
（ａ）に比較して、各電源電圧において電源ノイズが一
定量ずつ低減されている。The noise characteristic line (b) is a characteristic in the case where the delay circuit 52 is provided. Compared to the characteristic line (a) not including the delay circuit 52, the power supply noise is reduced by a constant amount at each power supply voltage. Has been done.
【０００８】図１４は同様に、上記のような出力回路の
動作によって発生する電源ノイズの量と、チップ温度と
の関係を示す。ノイズ特性線（ｃ）は遅延回路５２を備
えていない場合の特性で、この特性線（ｃ）で示される
ように、電源ノイズの量はチップ温度の低下に比例して
増大する。Similarly, FIG. 14 shows the relationship between the amount of power supply noise generated by the operation of the output circuit as described above and the chip temperature. The noise characteristic line (c) is a characteristic when the delay circuit 52 is not provided, and as shown by this characteristic line (c), the amount of power supply noise increases in proportion to the decrease in the chip temperature.
【０００９】ノイズ特性線（ｄ）は、遅延回路５２を備
えた場合の特性で、遅延回路５２を備えていない特性線
（ｃ）に比較して、各温度において電源ノイズが一定量
低減されている。The noise characteristic line (d) is a characteristic in the case where the delay circuit 52 is provided. Compared with the characteristic line (c) not including the delay circuit 52, the power supply noise is reduced by a certain amount at each temperature. There is.
【００１０】以上のように、２つの出力信号駆動回路５
０，５１が所定の遅延時間をおいて駆動されるため、出
力信号ＯＵＴ１の立ち上がり及び立ち下がり時に、負荷
電流のピークを小さくして、電源ノイズが低減されてい
る。As described above, the two output signal drive circuits 5
Since 0 and 51 are driven with a predetermined delay time, the peak of the load current is reduced at the rise and fall of the output signal OUT1 to reduce the power supply noise.
【００１１】[0011]
【発明が解決しようとする課題】図１６は上記のような
出力回路の動作速度と、電源電圧との関係を示す。動作
速度特性線（ｅ）は遅延回路５２を備えていない場合の
特性で、この特性線（ｅ）で示されるように、動作速度
は電源電圧の上昇に比例して早くなる。また、保証電源
電圧範囲内（Ｖmin 〜Ｖmax)ではその動作速度が許容速
度Ｑを満足するように設定されている。FIG. 16 shows the relationship between the operating speed of the output circuit as described above and the power supply voltage. The operating speed characteristic line (e) is the characteristic when the delay circuit 52 is not provided, and as shown by this characteristic line (e), the operating speed becomes faster in proportion to the rise of the power supply voltage. Further, within the guaranteed power supply voltage range (Vmin to Vmax), the operating speed is set to satisfy the allowable speed Q.
【００１２】動作速度特性線（ｆ）は、遅延回路５２を
備えた場合の特性であり、遅延回路５２を備えていない
特性線（ｅ）に比較して、各電源電圧において動作速度
が一定速度遅くなる。従って、遅延回路５２を備えた出
力回路の動作速度は電源電圧領域αにおいて許容速度Ｑ
を満足しなくなる。The operating speed characteristic line (f) is a characteristic when the delay circuit 52 is provided, and the operating speed is constant at each power supply voltage as compared with the characteristic line (e) which does not have the delay circuit 52. Become slow. Therefore, the operating speed of the output circuit including the delay circuit 52 is the allowable speed Q in the power supply voltage region α.
Will not be satisfied.
【００１３】同様に、図１５は上記のような出力回路の
動作速度と、チップ温度との関係を示したものである。
動作速度特性線（ｇ）は遅延回路５２を備えていない場
合の特性で、この特性線（ｇ）で示されるように、動作
速度はチップ温度に比例して遅くなる。また、保証温度
範囲（ｔmin 〜ｔmax)ではその動作速度が許容速度Ｑを
満足するように設定されている。Similarly, FIG. 15 shows the relationship between the operating speed of the output circuit as described above and the chip temperature.
The operating speed characteristic line (g) is a characteristic when the delay circuit 52 is not provided, and as shown by this characteristic line (g), the operating speed becomes slower in proportion to the chip temperature. In the guaranteed temperature range (tmin to tmax), the operating speed is set to satisfy the allowable speed Q.
【００１４】動作速度特性線（ｆ）は、遅延回路５２を
備えた場合の特性であり、遅延回路５２を備えていない
特性線（ｇ）に比較して、各温度において動作速度が一
定速度ずつ遅くなる。従って、遅延回路５２を備えた出
力回路の動作速度は領域βにおいて許容速度Ｑを満足し
なくなる。The operating speed characteristic line (f) is the characteristic when the delay circuit 52 is provided, and the operating speed is constant at each temperature at each temperature as compared with the characteristic line (g) which does not have the delay circuit 52. Become slow. Therefore, the operating speed of the output circuit including the delay circuit 52 does not satisfy the allowable speed Q in the region β.
【００１５】また、遅延回路５２を備えながら保証温度
範囲（ｔmin 〜ｔmax)及び保証電源電圧範囲（Ｖmin 〜
Ｖmax)で許容速度Ｑを満足するためには、第１及び第２
の出力信号駆動回路５０，５１の動作速度を高速化する
必要がある。ところが、第１及び第２の出力信号駆動回
路５０，５１を高速化することは、同第１及び第２の出
力信号駆動回路５０，５１自身のサイズが大型化するた
め、内部回路の高集積化が妨げられるという問題があ
る。又、サイズの大型化により、電源ノイズも増大して
いまうという問題もある。In addition, a guaranteed temperature range (tmin to tmax) and a guaranteed power supply voltage range (Vmin to
In order to satisfy the allowable speed Q at (Vmax), the first and second
It is necessary to increase the operating speed of the output signal drive circuits 50 and 51. However, increasing the speed of the first and second output signal drive circuits 50 and 51 increases the size of the first and second output signal drive circuits 50 and 51 themselves, and thus increases the integration of internal circuits. There is a problem in that There is also a problem that power supply noise is also increasing due to the increase in size.
【００１６】本発明の目的は、動作速度の低下を招くこ
となく、電源ノイズを低減し得る半導体装置を提供する
ことにある。An object of the present invention is to provide a semiconductor device capable of reducing power supply noise without causing a reduction in operating speed.
【００１７】[0017]
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、半導体装置は入力信号φ1 を増幅
して出力端子Ｔに出力する第１の出力信号駆動回路７０
及び前記入力信号φ1を所定時間遅延させて出力信号φ2
として出力する遅延回路７１を備えている。第２の出
力信号駆動回路７２は前記遅延回路７１の出力信号φ2
を増幅して前記出力端子Ｔに出力するように設けられ
る。前記第１及び第２の出力信号駆動回路７０，７２の
動作速度が許容速度を満足するように検出信号φc を発
生させ、同検出信号φc により前記入力信号φ1 が前記
遅延回路７１を経由あるいはバイパスして第２の出力信
号駆動回路７２に入力されるように切り換える検出回路
７３が備えられている。FIG. 1 is a diagram for explaining the principle of the present invention. That is, the semiconductor device amplifies the input signal φ 1 and outputs it to the output terminal T of the first output signal drive circuit 70.
And the output signal φ2 by delaying the input signal φ1 by a predetermined time.
Is provided. The second output signal drive circuit 72 outputs the output signal φ2 of the delay circuit 71.
Is amplified and output to the output terminal T. The detection signal φc is generated so that the operating speeds of the first and second output signal drive circuits 70 and 72 satisfy the allowable speed, and the input signal φ1 passes through or bypasses the detection circuit φc. Then, a detection circuit 73 is provided for switching so as to be input to the second output signal drive circuit 72.
【００１８】図３に示すように、前記検出回路は電源電
圧を検出し、電源電圧の保証範囲における動作速度の早
い高電圧側にて、前記検出信号φc を発生させる。図７
に示すように、前記検出回路はチップ温度を検出し、チ
ップ温度の保証範囲における動作速度の早い低温側に
て、前記検出信号φc を発生させる。As shown in FIG. 3, the detection circuit detects the power supply voltage and generates the detection signal .phi.c on the high voltage side having a fast operation speed within the guaranteed range of the power supply voltage. Figure 7
As shown in, the detection circuit detects the chip temperature and generates the detection signal φc on the low temperature side where the operating speed is fast in the guaranteed range of the chip temperature.
【００１９】[0019]
【作用】図１に示す構成により、第１の出力信号駆動回
路７０は入力信号φ1 を増幅して出力端子Ｔに出力す
る。遅延回路７１は前記入力信号φ1 を所定時間遅延さ
せて出力信号φ2 として出力する。第２の出力信号駆動
回路７２は前記遅延回路７１の出力信号φ2 を増幅して
前記出力端子Ｔに出力する。出力信号は前記第１の出力
信号駆動回路７０の出力信号及び、同出力信号に対して
遅延時間をもって出力される第２の出力信号駆動回路７
２の出力信号を加算した信号となる。検出回路７３は前
記第１及び第２の出力信号駆動回路７０，７２の動作速
度が許容速度を満足するように検出信号φc を発生さ
せ、同検出信号φc により前記入力信号φ1 が前記遅延
回路７１を経由あるいはバイパスして第２の出力信号駆
動回路７２に入力されるように切り換える。従って、動
作速度は許容速度を満足するようになる。With the configuration shown in FIG. 1, the first output signal drive circuit 70 amplifies the input signal φ1 and outputs it to the output terminal T. The delay circuit 71 delays the input signal φ1 for a predetermined time and outputs it as an output signal φ2. The second output signal drive circuit 72 amplifies the output signal φ2 of the delay circuit 71 and outputs it to the output terminal T. The output signal is the output signal of the first output signal drive circuit 70 and the second output signal drive circuit 7 is output with a delay time with respect to the output signal.
It becomes a signal obtained by adding the two output signals. The detection circuit 73 generates a detection signal φc so that the operating speeds of the first and second output signal drive circuits 70 and 72 satisfy the allowable speed, and the detection signal φc causes the input signal φ1 to change the input signal φ1. Is switched to be input to the second output signal drive circuit 72 via or bypass. Therefore, the operating speed comes to satisfy the allowable speed.
【００２０】[0020]
【実施例】図２〜図６は本発明を具体化した出力回路の
一実施例を示す。図２に示すように、入力信号はφ1 は
第１の出力信号駆動回路１ａに入力され、その第１の出
力信号駆動回路１ａの出力信号は出力端子Ｔ２に出力さ
れる。前記入力信号φ1 は切換回路２に入力され、その
切換回路２の出力信号は遅延時間Ｔｄを備えた遅延回路
３を介して、あるいは直接第２の出力信号駆動回路１ｂ
に入力される。そして、第２の出力信号駆動回路１ｂの
出力信号は出力端子Ｔ２に出力される。2 to 6 show an embodiment of an output circuit embodying the present invention. As shown in FIG. 2, the input signal φ1 is input to the first output signal drive circuit 1a, and the output signal of the first output signal drive circuit 1a is output to the output terminal T2. The input signal φ 1 is input to the switching circuit 2, and the output signal of the switching circuit 2 is passed through the delay circuit 3 having the delay time Td or directly to the second output signal drive circuit 1b.
Entered in. Then, the output signal of the second output signal drive circuit 1b is output to the output terminal T2.
【００２１】電源電圧検出回路４は、入力信号φ1 を前
記遅延回路３を介して、あるいはバイパスさせて出力す
るように切り換える検出信号φc を出力し、この検出信
号φc は同切り換えを行う切換回路２に入力される。The power supply voltage detection circuit 4 outputs a detection signal φc for switching the input signal φ1 to be output via the delay circuit 3 or bypassed, and the detection signal φc is switched by the switching circuit 2 for switching the same. Entered in.
【００２２】従って、出力信号ＯＵＴは前記第１の出力
信号駆動回路１ａの出力信号及び、同出力信号に対して
同時、又は遅延時間Ｔｄをもって出力される第２の出力
信号駆動回路１ｂの出力信号を加算した信号となる。Therefore, the output signal OUT is the output signal of the first output signal drive circuit 1a and the output signal of the second output signal drive circuit 1b which is output simultaneously with the output signal or with a delay time Td. It becomes the signal which added.
【００２３】第１及び第２の出力信号駆動回路１ａ，１
ｂ、切換回路２、遅延回路３、電源電圧検出回路４の具
体的構成を図３に従って説明する。電源電圧検出回路４
は、電源ＶccとグランドＧＮＤ間に直列に接続された２
個の抵抗２０，２１を備えている。この２個の抵抗２
０，２１の接続点に電圧検出器として動作するインバー
タ２２の入力端子が接続されている。前記インバータ２
２の出力信号が奇数段のインバータ２３ａ〜２３ｃを介
して、前記検出信号φc として出力される。First and second output signal drive circuits 1a, 1
Specific configurations of the switching circuit 2, the switching circuit 2, the delay circuit 3, and the power supply voltage detection circuit 4 will be described with reference to FIG. Power supply voltage detection circuit 4
Is connected in series between the power supply Vcc and the ground GND 2
It is provided with individual resistors 20 and 21. These two resistors 2
An input terminal of an inverter 22 that operates as a voltage detector is connected to a connection point of 0 and 21. The inverter 2
The two output signals are output as the detection signal .phi.c via the odd numbered inverters 23a to 23c.
【００２４】第１の出力信号駆動回路１ａは２つのイン
バータ５，６を直列に接続して構成される。入力段のイ
ンバータ５は小さなサイズに、出力段のインバータ６は
大電流を駆動できるように大きなサイズでそれぞれ形成
されている。The first output signal drive circuit 1a is constructed by connecting two inverters 5 and 6 in series. The input stage inverter 5 is formed in a small size, and the output stage inverter 6 is formed in a large size so as to drive a large current.
【００２５】出力段のインバータ６はＰチャネルＭＯＳ
トランジスタＴr1とＮチャネルＭＯＳトランジスタＴr2
とから形成されている。トランジスタＴr1のソースは電
源Ｖccに、ドレインはトランジスタＴr2のドレインにそ
れぞれ接続されている。The output stage inverter 6 is a P channel MOS
Transistor Tr1 and N-channel MOS transistor Tr2
It is formed from and. The source of the transistor Tr1 is connected to the power supply Vcc, and the drain thereof is connected to the drain of the transistor Tr2.
【００２６】トランジスタＴr2のソースはグランドＧＮ
Ｄに接続され、さらに２つのトランジスタＴr1，Ｔr2の
ゲート同士が接続されている。インバータ５の出力信号
はインバータ６のゲートに入力され、インバータ６の出
力信号は出力端子Ｔ２に出力される。The source of the transistor Tr2 is the ground GN.
The gates of the two transistors Tr1 and Tr2 are connected to each other. The output signal of the inverter 5 is input to the gate of the inverter 6, and the output signal of the inverter 6 is output to the output terminal T2.
【００２７】前記入力信号φ1 は、切換回路２の第１の
トランスファーゲート１１を介して、第２の出力信号駆
動回路１ｂに入力される。また、入力信号φ1 は、第２
のトランスファーゲート１２及び遅延回路３である偶数
個のインバータ回路８ａ〜８ｄを介して前記第２の出力
信号駆動回路１ｂに入力されている。The input signal φ 1 is input to the second output signal drive circuit 1b via the first transfer gate 11 of the switching circuit 2. In addition, the input signal φ1 is
Are input to the second output signal drive circuit 1b via the transfer gate 12 and the even number of inverter circuits 8a to 8d which are the delay circuits 3.
【００２８】前記検出信号φc はトランスファーゲート
１１のＰチャネル側のゲートに入力されるとともに、イ
ンバータ７ａを介してトランスファーゲート１１のＮチ
ャネル側のゲートに入力される。検出信号φc がＬレベ
ルの時、トランスファーゲート１１はＯＮされ、検出信
号φc がＨレベルの時、トランスファーゲート１１はＯ
ＦＦされる。The detection signal φc is input to the P-channel side gate of the transfer gate 11 and also to the N-channel side gate of the transfer gate 11 via the inverter 7a. When the detection signal φc is L level, the transfer gate 11 is turned on, and when the detection signal φc is H level, the transfer gate 11 is O.
FF is done.
【００２９】前記検出信号φc はトランスファーゲート
１２のＮチャネル側のゲートに入力されるとともに、イ
ンバータ７ｂを介してトランスファーゲート１２のＰチ
ャネル側のゲートに入力される。検出信号φc がＨレベ
ルの時トランスファーゲート１２はＯＮされ、検出信号
φc がＬレベルの時トランスファーゲート１２はＯＦＦ
される。The detection signal φc is input to the gate of the transfer gate 12 on the N-channel side and also to the gate of the transfer gate 12 on the P-channel side via the inverter 7b. When the detection signal φc is at H level, the transfer gate 12 is turned on, and when the detection signal φc is at L level, the transfer gate 12 is turned off.
To be done.
【００３０】従って、検出信号φc がＬレベルの時、入
力信号φ1 はトランスファーゲート１１を介して第２の
出力信号駆動回路１ｂに入力され、検出信号φc がＨレ
ベルの時、入力信号φ1 はトランスファーゲート１２及
びインバータ８ａ〜８ｄを介して第２の出力信号駆動回
路１ｂに入力される。Therefore, when the detection signal φc is at the L level, the input signal φ1 is input to the second output signal drive circuit 1b via the transfer gate 11, and when the detection signal φc is at the H level, the input signal φ1 is transferred. It is input to the second output signal drive circuit 1b via the gate 12 and the inverters 8a to 8d.
【００３１】出力信号駆動回路１ｂは前記第１の出力信
号駆動回路１ａと同様に２つのインバータ９，１０を直
列に接続して構成される。入力段のインバータ９は小さ
なサイズに、出力段のインバータ１０は大きなサイズで
それぞれ形成されている。The output signal drive circuit 1b is constructed by connecting two inverters 9 and 10 in series, like the first output signal drive circuit 1a. The input stage inverter 9 is formed in a small size, and the output stage inverter 10 is formed in a large size.
【００３２】前記インバータ１０は直列に接続されたＰ
チャネルＭＯＳトランジスタＴr3とＮチャネルＭＯＳト
ランジスタＴr4とから形成されている。前記インバータ
９の出力信号はインバータ１０のゲートに入力され、イ
ンバータ１０の出力信号は出力端子Ｔ２に出力される。The inverter 10 is connected in series with P
It is formed of a channel MOS transistor Tr3 and an N channel MOS transistor Tr4. The output signal of the inverter 9 is input to the gate of the inverter 10, and the output signal of the inverter 10 is output to the output terminal T2.
【００３３】以上のように構成された出力回路の動作を
説明する。図３及び図４に示すように、電源Ｖccの電圧
が設定電圧Ｖx 以下の時、電圧値ＶＡはインバータ２２
のしきい値Ｖｓ以下であり、検出信号φc はＬレベルに
保持される。検出信号φc がＬレベルに保持されると、
トランスファーゲート１１はＯＮされ、トランスファー
ゲート１２はＯＦＦされる。そして、入力信号φ1はト
ランスファーゲート１１を介して第２の出力信号駆動回
路１ｂに入力される。このため、第１及び第２の出力信
号駆動回路１ａ，１ｂはほぼ同時に駆動され、動作速度
は早くなる。ところが、電源電圧が低いため電源Ｖccか
ら外部負荷に流れるピーク電流が抑制され電源ノイズは
大きくならない。The operation of the output circuit configured as above will be described. As shown in FIGS. 3 and 4, when the voltage of the power supply Vcc is equal to or lower than the set voltage Vx, the voltage value VA is
Is less than or equal to the threshold value Vs of V, and the detection signal φc is held at the L level. When the detection signal φc is held at L level,
The transfer gate 11 is turned on and the transfer gate 12 is turned off. Then, the input signal φ1 is input to the second output signal drive circuit 1b via the transfer gate 11. Therefore, the first and second output signal drive circuits 1a and 1b are driven substantially at the same time, and the operating speed becomes faster. However, since the power supply voltage is low, the peak current flowing from the power supply Vcc to the external load is suppressed and the power supply noise does not increase.
【００３４】電源Ｖccの電圧が上昇し設定電圧Ｖx を超
えると、抵抗２０，２１で分圧される電圧値ＶＡはイン
バータ２２のしきい値Ｖs を超え、検出信号φc はＨレ
ベルに立ち上がる。検出信号φc がＨレベルに保持され
ると、トランスファーゲート１１はＯＦＦされ、トラン
スファーゲート１２はＯＮされる。入力信号φ1 はトラ
ンスファーゲート１２及びインバータ８ａ〜８ｄを介し
て出力信号駆動回路１ｂに入力される。すると、第２の
出力信号駆動回路１ｂは第１の出力信号駆動回路１ａが
駆動された後、所定の遅延時間をおいて駆動される。従
って、出力信号ＯＵＴは第１及び第２の出力信号駆動回
路１ａ，１ｂを同時に駆動する場合に比べ、緩やかに立
ち上げられる。出力回路が同時に多数動作した場合にも
電源Ｖｃｃから外部負荷に流れるピーク電流が抑制さ
れ、電源ノイズの発生が防止される。When the voltage of the power supply Vcc rises and exceeds the set voltage Vx, the voltage value VA divided by the resistors 20 and 21 exceeds the threshold value Vs of the inverter 22, and the detection signal φc rises to H level. When the detection signal φc is held at H level, the transfer gate 11 is turned off and the transfer gate 12 is turned on. The input signal φ1 is input to the output signal drive circuit 1b via the transfer gate 12 and the inverters 8a to 8d. Then, the second output signal drive circuit 1b is driven with a predetermined delay time after the first output signal drive circuit 1a is driven. Therefore, the output signal OUT rises more gently than in the case where the first and second output signal drive circuits 1a and 1b are driven simultaneously. Even when a large number of output circuits operate at the same time, the peak current flowing from the power supply Vcc to the external load is suppressed, and the occurrence of power supply noise is prevented.
【００３５】図５に上記のような出力回路の動作によっ
て発生する電源ノイズの量と、電源電圧との関係を示
す。ノイズ特性線（Ａ）は遅延回路３を備えていない場
合の特性で、この特性線（Ａ）で示されるように、電源
ノイズの量は電源電圧に比例して大きくなる。FIG. 5 shows the relationship between the amount of power supply noise generated by the operation of the output circuit as described above and the power supply voltage. The noise characteristic line (A) is the characteristic when the delay circuit 3 is not provided, and as shown by this characteristic line (A), the amount of power supply noise increases in proportion to the power supply voltage.
【００３６】ノイズ特性線（Ｂ）は、遅延回路３及び電
源電圧検出回路４を備えた場合の特性である。電源電圧
が設定電圧Ｖx 以下の時は、第１及び第２の出力信号駆
動回路１ａ，１ｂはほぼ同時に駆動されるため、ノイズ
特性線（Ｂ）はノイズ特性線（Ａ）と同量の電源ノイズ
を有している。ところが、設定電圧Ｖx 以上の時は、切
換回路２により、入力信号φ1 は遅延回路３を介して出
力され、第２の出力信号駆動回路１ｂは第１の出力信号
駆動回路１ａが駆動された後、所定の遅延時間をおいて
駆動される。このため、遅延回路３を備えていない特性
線（Ａ）に比較して、各電源電圧において電源ノイズが
一定量ずつ低減されている。The noise characteristic line (B) is the characteristic when the delay circuit 3 and the power supply voltage detection circuit 4 are provided. When the power supply voltage is equal to or lower than the set voltage Vx, the first and second output signal drive circuits 1a and 1b are driven substantially at the same time, so that the noise characteristic line (B) has the same power source as the noise characteristic line (A). Have noise. However, when the voltage is equal to or higher than the set voltage Vx, the switching circuit 2 outputs the input signal φ1 through the delay circuit 3, and the second output signal drive circuit 1b drives the first output signal drive circuit 1a. , Are driven after a predetermined delay time. Therefore, as compared with the characteristic line (A) not including the delay circuit 3, the power supply noise is reduced by a fixed amount at each power supply voltage.
【００３７】図６に上記のような出力回路の動作速度
と、電源電圧との関係を示す。動作速度特性線（Ｅ）は
遅延回路３を備えていない場合の特性で、この特性線
（Ｅ）で示されるように、動作速度は電源電圧に比例し
て早くなる。そして、動作速度が許容速度Ｑを満足する
ように保証電源電圧範囲（Ｖmin 〜Ｖmax)が設定されて
いる。FIG. 6 shows the relationship between the operating speed of the output circuit as described above and the power supply voltage. The operating speed characteristic line (E) is a characteristic when the delay circuit 3 is not provided, and as shown by this characteristic line (E), the operating speed becomes faster in proportion to the power supply voltage. The guaranteed power supply voltage range (Vmin to Vmax) is set so that the operating speed satisfies the allowable speed Q.
【００３８】動作速度特性線（Ｆ）は、遅延回路３を備
えた場合の特性である。入力信号φ1 が遅延回路３を介
して出力されると、動作速度は特性線（Ｅ）に比較し
て、一定速度遅くなる。ところが、保証電源電圧範囲内
（Ｖmin 〜Ｖmax)の低電圧側では前記設定電圧Ｖx を設
けて、入力信号φ1 は遅延回路３をバイパスして、第１
及び第２の出力信号駆動回路１ａ，１ｂは同時に駆動さ
れる。このため、動作速度は、保証電源電圧範囲内（Ｖ
min 〜Ｖmax)全域において、許容速度Ｑを満足するよう
になる。The operating speed characteristic line (F) is the characteristic when the delay circuit 3 is provided. When the input signal .phi.1 is output through the delay circuit 3, the operating speed becomes constant speed slower than that of the characteristic line (E). However, the set voltage Vx is provided on the low voltage side within the guaranteed power supply voltage range (Vmin to Vmax), and the input signal φ1 bypasses the delay circuit 3 to generate the first signal.
And the second output signal drive circuits 1a and 1b are driven simultaneously. Therefore, the operating speed is within the guaranteed power supply voltage range (V
The permissible speed Q is satisfied in the entire range of (min to Vmax).
【００３９】以上のように、電源電圧によって、入力信
号φ1 が遅延回路３であるインバータ８ａ〜８ｄを介し
て出力するように、または、バイパスして出力するよう
に切り換えられるため、許容速度Ｑを満足しながら、電
源ノイズを低減することができる。As described above, since the input signal φ1 is switched to be output via the inverters 8a to 8d which are the delay circuits 3 or to be bypassed, the allowable speed Q can be set. While satisfying, the power supply noise can be reduced.
【００４０】[0040]
【別の実施例】次に、この発明を具体化した別の実施例
を図７〜１０に従って説明する。なお、以降の説明にお
いては前記実施例の構成と同様な構成については図面に
同一番号を記すのみで、説明は省略する。Another Embodiment Next, another embodiment of the present invention will be described with reference to FIGS. In the following description, the same components as those of the above-described embodiment will be denoted by the same reference numerals in the drawings and will not be described.
【００４１】図７に検出回路として温度検出回路３５を
用いた場合の出力回路を示す。電源Ｖccはポリシリコン
抵抗３１を介して、ＮチャネルＭＯＳトランジスタＴr5
のドレインに入力されている。FIG. 7 shows an output circuit when the temperature detecting circuit 35 is used as the detecting circuit. The power supply Vcc is an N-channel MOS transistor Tr5 via a polysilicon resistor 31.
Is being input to the drain of.
【００４２】前記トランジスタＴr5のソースはグランド
ＧＮＤに、ゲートは電源Ｖccにそれぞれ接続され、トラ
ンジスタＴr5は常時ＯＮされている。トランジスタＴr5
のドレインは電圧検出器としてのインバータ３２の入力
端子に接続されている。前記インバータ３２の出力信号
は偶数段のインバータ３３ａ，３３ｂを介して検出信号
φc として出力される。The source of the transistor Tr5 is connected to the ground GND and the gate is connected to the power supply Vcc, and the transistor Tr5 is always turned on. Transistor Tr5
The drain of is connected to the input terminal of an inverter 32 as a voltage detector. The output signal of the inverter 32 is output as the detection signal .phi.c via the even number of inverters 33a and 33b.
【００４３】前記トランジスタＴr5は、前記電源Ｖcc
を、ポリシリコン抵抗３１と、同トランジスタＴr5のＯ
Ｎ抵抗とで分圧して電圧ＶＢをドレインから出力する。
この電圧ＶＢは、ポリシリコン抵抗３１の温度依存性が
小さいため、ほぼトランジスタＴr5のＯＮ抵抗の温度依
存性のみに基づいて変化する。The transistor Tr5 is connected to the power source Vcc.
To the polysilicon resistor 31 and O of the same transistor Tr5.
The voltage is divided by N resistance and the voltage VB is output from the drain.
Since this voltage VB has a small temperature dependency of the polysilicon resistor 31, it changes substantially only based on the temperature dependency of the ON resistance of the transistor Tr5.
【００４４】続いて、上記温度検出回路３５を使用した
場合について、出力回路の動作を説明する。図７及び図
８に示すように、チップ温度が設定温度ｔx 以上の時、
ポリシリコン抵抗３１と、トランジスタＴr5のＯＮ抵抗
とで分圧された電圧値ＶＢはインバータ３２のしきい値
Ｖｔ以上であり、検出信号φc はＬレベルに保持され
る。検出信号φc がＬレベルに保持されると、切換回路
２のトランスファーゲート１１はＯＮされ、トランスフ
ァーゲート１２はＯＦＦされる。そして、入力信号φ1
はトランスファーゲート１１を介して第２の出力信号駆
動回路１ｂに入力される。このため、第１及び第２の出
力信号駆動回路１ａ，１ｂはほぼ同時に駆動され、動作
速度は早くなる。Next, the operation of the output circuit when the temperature detection circuit 35 is used will be described. As shown in FIGS. 7 and 8, when the chip temperature is equal to or higher than the set temperature tx,
The voltage value VB divided by the polysilicon resistor 31 and the ON resistance of the transistor Tr5 is equal to or higher than the threshold value Vt of the inverter 32, and the detection signal φc is held at L level. When the detection signal φc is held at L level, the transfer gate 11 of the switching circuit 2 is turned on and the transfer gate 12 is turned off. And input signal φ1
Is input to the second output signal drive circuit 1b via the transfer gate 11. Therefore, the first and second output signal drive circuits 1a and 1b are driven substantially at the same time, and the operating speed becomes faster.
【００４５】チップ温度が低下して設定温度ｔx 以下に
なると、電圧値ＶＢはインバータ３２のしきい値Ｖｔを
以下になり、検出信号φc はＨレベルに立ち上がる。検
出信号φc がＨレベルに保持されると、トランスファー
ゲート１１はＯＦＦされ、トランスファーゲート１２は
ＯＮされる。入力信号φ1 はトランスファーゲート１２
及びインバータ８ａ〜８ｄを介して第２の出力信号駆動
回路１ｂに入力される。すると、第２の出力信号駆動回
路１ｂは第１の出力信号駆動回路１ａが駆動された後、
所定の遅延時間をおいて駆動される。従って、出力信号
ＯＵＴは第１及び第２の出力信号駆動回路１ａ，１ｂを
同時に駆動する場合に比べ、緩やかに立ち上げられる。
出力回路が同時に多数動作した場合にも電源Ｖccから外
部負荷に流れるピーク電流が抑制され、電源ノイズの発
生が防止される。When the chip temperature decreases and becomes lower than the set temperature tx, the voltage value VB becomes lower than the threshold value Vt of the inverter 32, and the detection signal φc rises to H level. When the detection signal φc is held at H level, the transfer gate 11 is turned off and the transfer gate 12 is turned on. The input signal φ1 is transferred to the transfer gate 12
And to the second output signal drive circuit 1b via the inverters 8a to 8d. Then, after the first output signal drive circuit 1a is driven, the second output signal drive circuit 1b
It is driven after a predetermined delay time. Therefore, the output signal OUT rises more gently than in the case where the first and second output signal drive circuits 1a and 1b are driven simultaneously.
Even when a large number of output circuits operate at the same time, the peak current flowing from the power supply Vcc to the external load is suppressed, and generation of power supply noise is prevented.
【００４６】図９は上記のような出力回路の動作によっ
て発生する電源ノイズの量と、チップ温度との関係を示
す。ノイズ特性線（Ｃ）は遅延回路３を備えていない場
合の特性で、同特性線（Ｃ）で示されるように、電源ノ
イズの量はチップ温度に比例して小さくなる。FIG. 9 shows the relationship between the amount of power supply noise generated by the operation of the output circuit as described above and the chip temperature. The noise characteristic line (C) is a characteristic in the case where the delay circuit 3 is not provided, and as shown in the characteristic line (C), the amount of power supply noise decreases in proportion to the chip temperature.
【００４７】ノイズ特性線（Ｄ）は、遅延回路３及び温
度検出回路を備えた場合の特性である。チップ温度が設
定温度ｔx 以上の時は、温度検出回路により入力信号φ
1 は遅延回路３をバイパスして出力され、第１及び第２
の出力信号駆動回路１ａ，１ｂを同時に駆動される。こ
のため、ノイズ特性線（Ｄ）はノイズ特性線（Ｃ）と同
量の電源ノイズを有している。ところが、設定温度ｔx
以下の時は、入力信号φ1 は遅延回路３を介して出力さ
れ、第２の出力信号駆動回路１ｂは第１の出力信号駆動
回路１ａが駆動された後、所定の遅延時間をおいて駆動
される。このため、遅延回路３を備えていない特性線
（Ｃ）と比較して、各チップ温度において電源ノイズが
一定量ずつ低減されている。The noise characteristic line (D) is the characteristic when the delay circuit 3 and the temperature detection circuit are provided. When the chip temperature is higher than the set temperature tx, input signal φ
1 is output by bypassing the delay circuit 3, and the first and second
The output signal drive circuits 1a and 1b are simultaneously driven. Therefore, the noise characteristic line (D) has the same amount of power supply noise as the noise characteristic line (C). However, the set temperature tx
In the following cases, the input signal φ1 is output through the delay circuit 3 and the second output signal drive circuit 1b is driven with a predetermined delay time after the first output signal drive circuit 1a is driven. It Therefore, as compared with the characteristic line (C) not including the delay circuit 3, the power supply noise is reduced by a fixed amount at each chip temperature.
【００４８】図１０は上記のような出力回路の動作速度
と、チップ温度との関係を示す。動作速度特性線（Ｇ）
は遅延回路３を備えていない場合の特性で、同特性線
（Ｇ）で示されるように、動作速度はチップ温度に比例
して遅くなる。そして、動作速度が許容速度Ｑを満足す
るように保証温度範囲（ｔmin 〜ｔmax)が設定されてい
る。FIG. 10 shows the relationship between the operating speed of the output circuit as described above and the chip temperature. Operating speed characteristic line (G)
Is a characteristic when the delay circuit 3 is not provided, and as shown by the characteristic line (G), the operating speed becomes slower in proportion to the chip temperature. The guaranteed temperature range (tmin to tmax) is set so that the operating speed satisfies the allowable speed Q.
【００４９】動作速度特性線（Ｈ）は、遅延回路３を備
えた場合の特性である。入力信号φ1 が遅延回路３を介
して出力されると、動作速度は特性線（Ｈ）に比較し
て、一定速度遅くなる。ところが、保証温度範囲内（ｔ
min 〜ｔmax)の高温側では前記設定温度ｔx を設けて、
入力信号φ1 は遅延回路３をバイパスして出力されるた
め、動作速度は、保証温度範囲内（ｔmin 〜ｔmax)全域
において、許容速度Ｑを満足するようになる。The operating speed characteristic line (H) is the characteristic when the delay circuit 3 is provided. When the input signal .phi.1 is output through the delay circuit 3, the operation speed becomes a constant speed slower than the characteristic line (H). However, within the guaranteed temperature range (t
The set temperature tx is provided on the high temperature side (min to tmax),
Since the input signal φ1 is output by bypassing the delay circuit 3, the operating speed satisfies the allowable speed Q within the guaranteed temperature range (tmin to tmax).
【００５０】以上のように、チップ温度によって、入力
信号φ1 は遅延回路３であるインバータ８ａ〜８ｄを介
して出力されたり、あるいは、バイパスして出力される
ように切り換えられるため、許容速度Ｑを満足しなが
ら、電源ノイズを低減することができる。As described above, depending on the chip temperature, the input signal φ1 is switched to be output via the inverters 8a to 8d, which are the delay circuits 3, or switched to be bypassed. While satisfying, the power supply noise can be reduced.
【００５１】なお、この発明は前記実施例の構成に限定
されるものではなく、電源電圧検出回路とチップ温度検
出回路の両者を同時に備えるように変更することもでき
る。さらに、負荷電流が変化するような場合、負荷電流
が大きい時はインバータの数を増やし、小さい時はその
数を減らしたりする等、この発明の趣旨から逸脱しない
範囲で、任意に変更して具体化することも可能である。The present invention is not limited to the configuration of the above embodiment, but may be modified to include both the power supply voltage detection circuit and the chip temperature detection circuit at the same time. Further, in the case where the load current changes, the number of inverters may be increased when the load current is large, and the number may be decreased when the load current is small, etc., without departing from the spirit of the present invention. It is also possible to convert.
【００５２】[0052]
【発明の効果】以上詳述したように、本発明によれば、
動作速度の低下を招くことなく、電源ノイズを低減し得
る半導体装置を提供することができるという効果を奏す
る。As described in detail above, according to the present invention,
It is possible to provide a semiconductor device capable of reducing power supply noise without lowering the operating speed.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】一実施例の半導体装置の出力回路を示すブロッ
ク図である。FIG. 2 is a block diagram showing an output circuit of a semiconductor device of one embodiment.
【図３】図２の出力回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an output circuit of FIG.
【図４】図３の電源電圧検出回路の特性図である。FIG. 4 is a characteristic diagram of the power supply voltage detection circuit of FIG.
【図５】図２の出力回路の電源電圧と電源ノイズの関係
を示す特性図である。5 is a characteristic diagram showing a relationship between power supply voltage and power supply noise of the output circuit of FIG.
【図６】図２の出力回路の電源電圧と動作速度の関係示
す特性図である。FIG. 6 is a characteristic diagram showing the relationship between the power supply voltage and the operating speed of the output circuit of FIG.
【図７】別例の半導体装置の出力回路の構成を示す回路
図である。FIG. 7 is a circuit diagram showing a configuration of an output circuit of a semiconductor device of another example.
【図８】図７のチップ温度検出回路の特性図である。8 is a characteristic diagram of the chip temperature detection circuit of FIG.
【図９】図７の出力回路のチップ温度と電源ノイズの関
係を示す特性図である。9 is a characteristic diagram showing the relationship between chip temperature and power supply noise in the output circuit of FIG.
【図１０】図７の出力回路のチップ温度と動作速度の関
係を示す特性図である。10 is a characteristic diagram showing the relationship between the chip temperature and the operating speed of the output circuit of FIG.
【図１１】従来例の出力回路を示すブロック図である。FIG. 11 is a block diagram showing an output circuit of a conventional example.
【図１２】図１１の出力回路の動作を示す特性図であ
る。12 is a characteristic diagram showing an operation of the output circuit of FIG.
【図１３】図１１の出力回路の電源電圧と電源ノイズの
関係を示す特性図である。13 is a characteristic diagram showing the relationship between the power supply voltage and the power supply noise of the output circuit of FIG.
【図１４】図１１の出力回路のチップ温度と電源ノイズ
の関係を示す特性図である。14 is a characteristic diagram showing the relationship between the chip temperature and power supply noise in the output circuit of FIG.
【図１５】図１１の出力回路のチップ温度と動作速度の
関係を示す特性図である。15 is a characteristic diagram showing the relationship between the chip temperature and the operating speed of the output circuit of FIG.
【図１６】図１１の出力回路の電源電圧と動作速度の関
係を示す特性図である。16 is a characteristic diagram showing the relationship between the power supply voltage and the operating speed of the output circuit of FIG.
７０ 第１の出力信号駆動回路 ７１ 遅延回路 ７２ 第２の出力信号駆動回路 ７３ 検出回路 φ1 入力信号 φ2 出力信号 φc 検出信号 Ｔ 出力端子 70 first output signal drive circuit 71 delay circuit 72 second output signal drive circuit 73 detection circuit φ1 input signal φ2 output signal φc detection signal T output terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 19/0175 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H03K 17/687 19/0175
Claims (3)
（Ｔ）に出力する第１の出力信号駆動回路（７０）と、 前記入力信号（φ1 ）を所定時間遅延させて出力信号
（φ2 ）として出力する遅延回路（７１）と、 前記遅延回路（７１）の出力信号（φ2 ）を増幅して前
記出力端子（Ｔ）に出力する第２の出力信号駆動回路
（７２）と、 前記第１及び第２の出力信号駆動回路（７０，７２）の
動作速度が許容速度を満足するように検出信号（φc ）
を発生させ、同検出信号（φc ）により前記入力信号
（φ1 ）が前記遅延回路（７１）を経由あるいはバイパ
スして第２の出力信号駆動回路（７２）に入力されるよ
うに切り換える検出回路（７３）と、 を備えたことを特徴とする半導体装置。1. A first output signal drive circuit (70) for amplifying an input signal (φ1) and outputting it to an output terminal (T), and an output signal (φ2) which is delayed for a predetermined time from the input signal (φ1). ), A second output signal drive circuit (72) for amplifying the output signal (φ 2) of the delay circuit (71) and outputting the amplified signal to the output terminal (T), A detection signal (φc) so that the operating speeds of the first and second output signal drive circuits (70, 72) satisfy the allowable speed.
And a switching circuit for switching the input signal (φ1) to the second output signal drive circuit (72) by passing through or bypassing the delay circuit (71) by the detection signal (φc). 73), and a semiconductor device comprising:
電圧の保証範囲における動作速度の早い高電圧側にて、
前記検出信号（φc ）を発生させることを特徴とする請
求項１に記載の半導体装置。2. The detection circuit detects a power supply voltage, and on the high voltage side with a high operating speed in the guaranteed range of the power supply voltage,
The semiconductor device according to claim 1, wherein the detection signal (φc) is generated.
ップ温度の保証範囲における動作速度の早い低温側に
て、前記検出信号（φc ）を発生させることを特徴とす
る請求項１に記載の半導体装置。3. The detection circuit detects the chip temperature, and generates the detection signal (φc) on the low temperature side where the operating speed is fast within the guaranteed range of the chip temperature. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233552A JPH0795038A (en) | 1993-09-20 | 1993-09-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233552A JPH0795038A (en) | 1993-09-20 | 1993-09-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795038A true JPH0795038A (en) | 1995-04-07 |
Family
ID=16956857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233552A Pending JPH0795038A (en) | 1993-09-20 | 1993-09-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795038A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231891A (en) * | 2008-03-19 | 2009-10-08 | Nec Electronics Corp | Semiconductor device |
| CN105162442A (en) * | 2015-10-08 | 2015-12-16 | 重庆中科芯亿达电子有限公司 | Power tube driving integrated circuit |
-
1993
- 1993-09-20 JP JP5233552A patent/JPH0795038A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231891A (en) * | 2008-03-19 | 2009-10-08 | Nec Electronics Corp | Semiconductor device |
| CN105162442A (en) * | 2015-10-08 | 2015-12-16 | 重庆中科芯亿达电子有限公司 | Power tube driving integrated circuit |
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