JPH0795037A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0795037A JPH0795037A JP5256308A JP25630893A JPH0795037A JP H0795037 A JPH0795037 A JP H0795037A JP 5256308 A JP5256308 A JP 5256308A JP 25630893 A JP25630893 A JP 25630893A JP H0795037 A JPH0795037 A JP H0795037A
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- Japan
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- power supply
- power source
- supply line
- logic circuit
- logic
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Abstract
(57)【要約】
【目的】 電源線に重畳した雑音により論理回路が誤
動作することを防止する。 【構成】 論理回路の論理演算部を構成するカレント
スイッチ部と出力部を構成するエミッタフォロア部を有
する論理回路において、カレントスイッチ部の接地電源
線とエミッタフォロア部の接地電源線とを分離した。
動作することを防止する。 【構成】 論理回路の論理演算部を構成するカレント
スイッチ部と出力部を構成するエミッタフォロア部を有
する論理回路において、カレントスイッチ部の接地電源
線とエミッタフォロア部の接地電源線とを分離した。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
係わり、同一電位の電源線を複数独立に配線した半導体
集積回路装置に関するものである。
係わり、同一電位の電源線を複数独立に配線した半導体
集積回路装置に関するものである。
【0002】
【従来の技術】近年の集積回路技術の進歩は目覚ましい
ものがあり、その大規模化、高速化はとどまるところを
知らない。これは主に露光技術の向上等によるパターン
の微細化によるところが大きいが、微細化は同時に新た
な問題を引き起こしている。
ものがあり、その大規模化、高速化はとどまるところを
知らない。これは主に露光技術の向上等によるパターン
の微細化によるところが大きいが、微細化は同時に新た
な問題を引き起こしている。
【0003】大規模化により、スイッチング動作を行う
論理回路の数が急増している反面、電源線の厚さが薄く
なったりその引き回しが長くなるなどの影響のため、電
源線の配線抵抗やインダクタンスが増加し、論理回路の
スイッチング動作時に流れる過渡的な電流によって、電
源に重畳する雑音が無視できなくなってきているのであ
る。電源雑音が加わることにより回路は正常な論理動作
を行うことができなくなり、誤動作を引き起こす。
論理回路の数が急増している反面、電源線の厚さが薄く
なったりその引き回しが長くなるなどの影響のため、電
源線の配線抵抗やインダクタンスが増加し、論理回路の
スイッチング動作時に流れる過渡的な電流によって、電
源に重畳する雑音が無視できなくなってきているのであ
る。電源雑音が加わることにより回路は正常な論理動作
を行うことができなくなり、誤動作を引き起こす。
【0004】ここで、デジタル回路の電源雑音につい
て、バイポーラトランジスタを使用したECL論理ファ
ミリを例にとって考えてみる。図4に従来手法によるE
CLインバータ論理回路を示す。このECLインバータ
論理回路は、論理演算部を構成するカレントスイッチ部
Aとそのカレントスイッチ部Aの出力を増幅する出力部
を構成するエミッタフォロア部Bからなる。
て、バイポーラトランジスタを使用したECL論理ファ
ミリを例にとって考えてみる。図4に従来手法によるE
CLインバータ論理回路を示す。このECLインバータ
論理回路は、論理演算部を構成するカレントスイッチ部
Aとそのカレントスイッチ部Aの出力を増幅する出力部
を構成するエミッタフォロア部Bからなる。
【0005】カレントスイッチ部Aは差動接続のトラン
ジスタQ1、Q2、電流源として機能するトランジスタ
Q3、負荷抵抗Rc、電流源抵抗Reからなり、トラン
ジスタQ1のベースに入力信号が、トランジスタQ2の
ベースに基準電圧Vref が印加する。エミッタフォロア
部BはトランジスタQ1のコレクタ出力をベースに入力
するトランジスタQ4、エミッタ抵抗Refから成る。
ジスタQ1、Q2、電流源として機能するトランジスタ
Q3、負荷抵抗Rc、電流源抵抗Reからなり、トラン
ジスタQ1のベースに入力信号が、トランジスタQ2の
ベースに基準電圧Vref が印加する。エミッタフォロア
部BはトランジスタQ1のコレクタ出力をベースに入力
するトランジスタQ4、エミッタ抵抗Refから成る。
【0006】図5は上記ECLインバータ論理回路を集
積回路化する際のレイアウトの模式図である。51はG
ND(接地)電源線、52はカレントスイッチ部A用の
VEE電源線、53はエミッタフォロア部B用のVTT
電源線である。
積回路化する際のレイアウトの模式図である。51はG
ND(接地)電源線、52はカレントスイッチ部A用の
VEE電源線、53はエミッタフォロア部B用のVTT
電源線である。
【0007】図4に示したECLインバータ論理回路に
おいては、論理演算機能はカレントスイッチ部Aにおい
て行われ、論理信号はトランジスタQ1のコレクタであ
る点50に発生する。しかし、集積回路において一般的
に点50の信号を直接出力として使用することは少な
い。これは、点50の負荷駆動能力が低く、短い配線と
少ないファンアウトによる低容量の負荷しか駆動できな
いことに起因する。
おいては、論理演算機能はカレントスイッチ部Aにおい
て行われ、論理信号はトランジスタQ1のコレクタであ
る点50に発生する。しかし、集積回路において一般的
に点50の信号を直接出力として使用することは少な
い。これは、点50の負荷駆動能力が低く、短い配線と
少ないファンアウトによる低容量の負荷しか駆動できな
いことに起因する。
【0008】そこで、ECL論理回路では、エミッタフ
ォロア部Bによる出力部が設けられる。エミッタフォロ
アの電流駆動能力により容量の大きな負荷を駆動するこ
とができる。従って、特に大規模集積回路の場合、EC
L論理回路にとってエミッタフォロア部は必須と言え
る。
ォロア部Bによる出力部が設けられる。エミッタフォロ
アの電流駆動能力により容量の大きな負荷を駆動するこ
とができる。従って、特に大規模集積回路の場合、EC
L論理回路にとってエミッタフォロア部は必須と言え
る。
【0009】ところで、電源雑音の原因として考えられ
る要因に、論理回路のスイッチング動作時に流れる過渡
的な電流が、電源線の抵抗、インダクタンス成分、及び
ボンディングワイヤのインダクスタンス成分(以下で
は、これらを電源線の共通インピーダンスと呼ぶ。)を
通ることにより電圧降下を起こすことが挙げられる。こ
のことから、電源雑音の大きさは、各論理回路のスイッ
チング時に流れる電流の変化分の大きさに比例すると言
える。
る要因に、論理回路のスイッチング動作時に流れる過渡
的な電流が、電源線の抵抗、インダクタンス成分、及び
ボンディングワイヤのインダクスタンス成分(以下で
は、これらを電源線の共通インピーダンスと呼ぶ。)を
通ることにより電圧降下を起こすことが挙げられる。こ
のことから、電源雑音の大きさは、各論理回路のスイッ
チング時に流れる電流の変化分の大きさに比例すると言
える。
【0010】ECL論理回路の場合、すでに述べたよう
に、駆動力強化のためにエミッタフォロア部Bが用いら
れ、そこに流れる過渡電流はカレントスイッチ部Aのそ
れよりも大きい。また、エミッタフォロア部Bが駆動す
る次段のゲートの入力容量や、配線に起因する容量など
の容量性負荷が大きくなるほど、過渡電流は大きくな
る。従って、電源雑音の最大の原因は、エミッタフォロ
ア部Bを流れる過渡電流であると考えられる。
に、駆動力強化のためにエミッタフォロア部Bが用いら
れ、そこに流れる過渡電流はカレントスイッチ部Aのそ
れよりも大きい。また、エミッタフォロア部Bが駆動す
る次段のゲートの入力容量や、配線に起因する容量など
の容量性負荷が大きくなるほど、過渡電流は大きくな
る。従って、電源雑音の最大の原因は、エミッタフォロ
ア部Bを流れる過渡電流であると考えられる。
【0011】次に、カレントスイッチ部Aとエミッタフ
ォロア部Bとを電源雑音の観点から見てみる。まず、エ
ミッタフォロア部Bを流れる電流は、図4、図5のGN
D電源線51からVTT電源線53に流れるため、その
GND電源線51とVTT電源線53との両方に雑音が
重畳することになる。
ォロア部Bとを電源雑音の観点から見てみる。まず、エ
ミッタフォロア部Bを流れる電流は、図4、図5のGN
D電源線51からVTT電源線53に流れるため、その
GND電源線51とVTT電源線53との両方に雑音が
重畳することになる。
【0012】一方、カレントスイッチ部Aにおける論理
レベルは、その雑音が重畳するGND電源線51の電位
に対する負荷抵抗Rcを通る電流による電位差として点
50に得られる。従って、GND電源線51に雑音が重
畳した場合、設計通りの論理振幅が得られずに正常な論
理動作ができなくなるのは、カレントスイッチ部Aのみ
ということになる。
レベルは、その雑音が重畳するGND電源線51の電位
に対する負荷抵抗Rcを通る電流による電位差として点
50に得られる。従って、GND電源線51に雑音が重
畳した場合、設計通りの論理振幅が得られずに正常な論
理動作ができなくなるのは、カレントスイッチ部Aのみ
ということになる。
【0013】エミッタフォロア部Bは、ベース電位の設
計や雑音の電圧次第では、ベース・コレクタ間が若干順
バイアスになることが起こり得るが、論理動作に対する
影響はない。また、VEE電源線52にエミッタフォロ
ア電流による雑音の影響はない。つまり、エミッタフォ
ロア電流により論理動作に悪影響を与えるのは、エミッ
タフォロア部Bと電源を共通にしているカレントスイッ
チ部AのGND電源線51ということになる。
計や雑音の電圧次第では、ベース・コレクタ間が若干順
バイアスになることが起こり得るが、論理動作に対する
影響はない。また、VEE電源線52にエミッタフォロ
ア電流による雑音の影響はない。つまり、エミッタフォ
ロア電流により論理動作に悪影響を与えるのは、エミッ
タフォロア部Bと電源を共通にしているカレントスイッ
チ部AのGND電源線51ということになる。
【0014】以上、電源雑音発生の要因を述べたが、今
日まで電源雑音問題の解決策としては、配線の抵抗やイ
ンダクタンスを下げるといった対策が一般的であった。
一例を挙げると、電源線幅を太くすることにより電源の
共通インピーダンスを下げ、雑音を低減する方法があ
る。
日まで電源雑音問題の解決策としては、配線の抵抗やイ
ンダクタンスを下げるといった対策が一般的であった。
一例を挙げると、電源線幅を太くすることにより電源の
共通インピーダンスを下げ、雑音を低減する方法があ
る。
【0015】しかし、この方法はチップ面積の増加を引
き起こし、また信号線との交差による寄生容量を増加さ
せ、動作速度低下の要因となるなどの欠点を持ってい
る。また、リードフレームやボンディングワイヤ等の内
部電源線以外の共通インピーダンスによる雑音に対して
は何ら効果がない。
き起こし、また信号線との交差による寄生容量を増加さ
せ、動作速度低下の要因となるなどの欠点を持ってい
る。また、リードフレームやボンディングワイヤ等の内
部電源線以外の共通インピーダンスによる雑音に対して
は何ら効果がない。
【0016】
【発明が解決しようとする課題】以上述べたように、電
源配線の共通インピーダンスを低減することにより電源
雑音を抑制する方法は、根本的な解決策とは言えなかっ
た。
源配線の共通インピーダンスを低減することにより電源
雑音を抑制する方法は、根本的な解決策とは言えなかっ
た。
【0017】本発明の目的は、電源線の配線量を増加さ
せることなく、論理回路の電源線に雑音が重畳すること
を防ぎ、雑音による論理回路の誤動作を防止する電源配
線構造を持った半導体集積回路装置を提供することであ
る。
せることなく、論理回路の電源線に雑音が重畳すること
を防ぎ、雑音による論理回路の誤動作を防止する電源配
線構造を持った半導体集積回路装置を提供することであ
る。
【0018】
【課題を解決するための手段】本発明の目的は、論理演
算部と出力部とから構成された論理回路を有し、該論理
回路の動作に必要な電源電圧を電源パッドから供給する
半導体集積回路装置において、前記論理回路の全部若し
くは一部の、同一電位を有する電源線を独立した2本の
第1及び第2の電源線から構成し、前記第1の電源線を
前記論理回路の前記論理演算部に専ら接続し、前記第2
の電源線を前記論理回路の前記出力部に専ら接続するこ
とを特徴とする半導体集積回路装置によって達成され
る。
算部と出力部とから構成された論理回路を有し、該論理
回路の動作に必要な電源電圧を電源パッドから供給する
半導体集積回路装置において、前記論理回路の全部若し
くは一部の、同一電位を有する電源線を独立した2本の
第1及び第2の電源線から構成し、前記第1の電源線を
前記論理回路の前記論理演算部に専ら接続し、前記第2
の電源線を前記論理回路の前記出力部に専ら接続するこ
とを特徴とする半導体集積回路装置によって達成され
る。
【0019】本発明の半導体集積回路装置では、前記論
理回路をECL論理回路若しくはSCFL論理回路から
構成し、前記第1の電源線と前記第2の電源線を、カレ
ントスイッチ部分とエミッタフォロア若しくはソースフ
ォロア部分に各々接続するように構成することができ
る。
理回路をECL論理回路若しくはSCFL論理回路から
構成し、前記第1の電源線と前記第2の電源線を、カレ
ントスイッチ部分とエミッタフォロア若しくはソースフ
ォロア部分に各々接続するように構成することができ
る。
【0020】
【作用】本発明は、従来、論理回路のカレンスイッチ部
等の論理演算部とエミッタフォロア部等の出力部で共通
であった接地電源線を分離し、それぞれ独立した接地電
源線として与えるものである。これにより、両接地電源
線の共通部分はパッケージ外のみに依存することにな
り、出力部のスイッチング動作時の過渡電流が論理演算
部の接地電源線に流れることはない。従って、電源線の
配線幅を不必要に増加させることなく、電源雑音を論理
演算部から極めて効果的に除去することができ、論理の
誤動作を起こさない集積回路を実現することができる。
等の論理演算部とエミッタフォロア部等の出力部で共通
であった接地電源線を分離し、それぞれ独立した接地電
源線として与えるものである。これにより、両接地電源
線の共通部分はパッケージ外のみに依存することにな
り、出力部のスイッチング動作時の過渡電流が論理演算
部の接地電源線に流れることはない。従って、電源線の
配線幅を不必要に増加させることなく、電源雑音を論理
演算部から極めて効果的に除去することができ、論理の
誤動作を起こさない集積回路を実現することができる。
【0021】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例を示す図で、スタンダード
セルにより論理回路を構成したLSIの模式図である。
1はLSIチップ全体を、2はLSIコアを、3は電源
用及び信号用のパッド群を示す。なおこの図1ではVE
E電源線52、VTT電源線53は省略した。本発明に
よれば、図4に示した回路構成は、図2に示すように変
更される。図2において、図4と共通の部分には共通の
符号を付した。
る。図1は本発明の一実施例を示す図で、スタンダード
セルにより論理回路を構成したLSIの模式図である。
1はLSIチップ全体を、2はLSIコアを、3は電源
用及び信号用のパッド群を示す。なおこの図1ではVE
E電源線52、VTT電源線53は省略した。本発明に
よれば、図4に示した回路構成は、図2に示すように変
更される。図2において、図4と共通の部分には共通の
符号を付した。
【0022】両者の回路構成が違うところは、図4の従
来回路がGND電源線51が1本であるのに対して、図
2の本実施例回路では、エミッタフォロア部BのGND
2電源線41がカレントスイッチ部AのGND1電源線
40と分離されていることである。本発明では、この電
源の分離規則はすべての論理セルに対して適用される。
来回路がGND電源線51が1本であるのに対して、図
2の本実施例回路では、エミッタフォロア部BのGND
2電源線41がカレントスイッチ部AのGND1電源線
40と分離されていることである。本発明では、この電
源の分離規則はすべての論理セルに対して適用される。
【0023】次に図2の論理回路に対応するレイアウト
を図3に示す。この図2のレイアウトと前述した図5の
レイアウトとの違いも、上記した回路構成の違いと同様
に、GND1電源線40、GND2電源線41とそれに
接続される素子からの結線である。
を図3に示す。この図2のレイアウトと前述した図5の
レイアウトとの違いも、上記した回路構成の違いと同様
に、GND1電源線40、GND2電源線41とそれに
接続される素子からの結線である。
【0024】図1において、以上のようにして構成され
た論理セル10をセル行8に配置し配線チャンネル9を
通して相互に接続する。スタンダードセルであるため、
LSIコア2内ではセルを隣接配置するだけでセルの電
源線は各行内において自動的に接続される。
た論理セル10をセル行8に配置し配線チャンネル9を
通して相互に接続する。スタンダードセルであるため、
LSIコア2内ではセルを隣接配置するだけでセルの電
源線は各行内において自動的に接続される。
【0025】各セル行8に対する電源は、GND1電源
線40であれば電源パッド4から電源線5を通して供給
され、GND2電源線41の場合は電源パッド6から電
源線7を通して供給される。従って、本構成によりGN
D1電源線40、GND2電源線41はLSI内、さら
にはボンデンィグワイヤ11、12に及ぶまで完全に分
離されており、共通な抵抗やインダクタンスを持ち得な
い。
線40であれば電源パッド4から電源線5を通して供給
され、GND2電源線41の場合は電源パッド6から電
源線7を通して供給される。従って、本構成によりGN
D1電源線40、GND2電源線41はLSI内、さら
にはボンデンィグワイヤ11、12に及ぶまで完全に分
離されており、共通な抵抗やインダクタンスを持ち得な
い。
【0026】このため、エミッタフォロア部BのGND
2電源41を流れる電流と上記共通インピーダンスによ
り起こる雑音は、カレントスイッチ部AのGND1電源
40に影響を与えることはない。
2電源41を流れる電流と上記共通インピーダンスによ
り起こる雑音は、カレントスイッチ部AのGND1電源
40に影響を与えることはない。
【0027】なお、以上述べた電源線構成法は、スタン
ダードセル方式に限らず、他の方式においても雑音源と
なり得る一部分の電源線を他と分離することで、同様の
効果が得られることは明白である。さらに、本発明は電
源線を増すことによる明らかな面積増加などの欠点を持
たない。なぜならば、図3に示す本実施例のレイアウト
のGND1電源40、GND2電源41は図5に示す従
来例のレイアウトのGND電源線を2分割して結線を対
応させるのみの操作で得られ、電源線の面積を増加させ
る必要はないからである。
ダードセル方式に限らず、他の方式においても雑音源と
なり得る一部分の電源線を他と分離することで、同様の
効果が得られることは明白である。さらに、本発明は電
源線を増すことによる明らかな面積増加などの欠点を持
たない。なぜならば、図3に示す本実施例のレイアウト
のGND1電源40、GND2電源41は図5に示す従
来例のレイアウトのGND電源線を2分割して結線を対
応させるのみの操作で得られ、電源線の面積を増加させ
る必要はないからである。
【0028】また、上記実施例では本発明をバイポーラ
トランジスタを使用したECLインバータ論理回路に適
用した例について説明したが、バイポーラトランジスタ
で構成されいる部分を電界効果トランジスタに置き換え
ることにより、SCFL回路として構成した例にも同様
に適用できる。このとき、エミッタフォロア部はソース
フォロア部となる。
トランジスタを使用したECLインバータ論理回路に適
用した例について説明したが、バイポーラトランジスタ
で構成されいる部分を電界効果トランジスタに置き換え
ることにより、SCFL回路として構成した例にも同様
に適用できる。このとき、エミッタフォロア部はソース
フォロア部となる。
【0029】
【発明の効果】以上のように、本発明では、電源線を分
離して独立した2系統に構成することで、電源雑音の原
因となるスイッチング動作時のエミッタフォロア等の出
力部に流れる過渡電流がカレントスイッチ部等の論理演
算部の電源線にまで流れないようにしている。
離して独立した2系統に構成することで、電源雑音の原
因となるスイッチング動作時のエミッタフォロア等の出
力部に流れる過渡電流がカレントスイッチ部等の論理演
算部の電源線にまで流れないようにしている。
【0030】これにより、過渡電流が電源線、ボンディ
ングワイヤの配線抵抗やインダクタンス成分を通って、
電源線に誘起させる雑音が論理演算部に加わることを防
止できる。この結果、回路が電源雑音により誤動作を起
こすことがなくなり、動作が安定した集積回路を得るこ
とができる。
ングワイヤの配線抵抗やインダクタンス成分を通って、
電源線に誘起させる雑音が論理演算部に加わることを防
止できる。この結果、回路が電源雑音により誤動作を起
こすことがなくなり、動作が安定した集積回路を得るこ
とができる。
【0031】更に、本発明の実施においては既存の電源
線を2分するといった小変更で済み、電源線面積の増加
等の不利益を生じないため、実現が容易で非常に大きな
効果が得られる。
線を2分するといった小変更で済み、電源線面積の増加
等の不利益を生じないため、実現が容易で非常に大きな
効果が得られる。
【図1】 本発明の一実施例のスタンダードセルによる
論理回路のLSIの電源配線構造を示す模式図である。
論理回路のLSIの電源配線構造を示す模式図である。
【図2】 本発明の一実施例のECLインバータ論理回
路の回路図である。
路の回路図である。
【図3】 本発明の一実施例のECLインバータ論理回
路のレイアウトを示す説明図である。
路のレイアウトを示す説明図である。
【図4】 従来例のECLインバータ論理回路の回路図
である。
である。
【図5】 従来例のECLインバータ論理回路のレイア
ウトを示す説明図である。
ウトを示す説明図である。
A:カレットスイッチ部、B:エミッタフォロア部、
1:チップ、2:LSIコア、3:パッド群、4:電源
パッド、5:電源線、6:電源パッド、7:電源線、
8:セル行、9:配線チャンネル、10:論理セル、1
1、12:ボンディングワイヤ、40:GND1電源
線、41:GND2電源線、50:カレントスイッチ出
力点、51:GND電源線、52:VEE電源線、5
3:VTT電源線。
1:チップ、2:LSIコア、3:パッド群、4:電源
パッド、5:電源線、6:電源パッド、7:電源線、
8:セル行、9:配線チャンネル、10:論理セル、1
1、12:ボンディングワイヤ、40:GND1電源
線、41:GND2電源線、50:カレントスイッチ出
力点、51:GND電源線、52:VEE電源線、5
3:VTT電源線。
Claims (2)
- 【請求項1】論理演算部と出力部とから構成された論理
回路を有し、該論理回路の動作に必要な電源電圧を電源
パッドから供給する半導体集積回路装置において、 前記論理回路の全部若しくは一部の、同一電位を有する
電源線を独立した2本の第1及び第2の電源線から構成
し、 前記第1の電源線を前記論理回路の前記論理演算部に専
ら接続し、 前記第2の電源線を前記論理回路の前記出力部に専ら接
続することを特徴とする半導体集積回路装置。 - 【請求項2】前記論理回路がECL論理回路若しくはS
CFL論理回路から構成され、 前記第1の電源線と前記第2の電源線が、カレントスイ
ッチ部分とエミッタフォロア若しくはソースフォロア部
分に各々接続されていることを特徴とする請求項1に記
載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5256308A JPH0795037A (ja) | 1993-09-21 | 1993-09-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5256308A JPH0795037A (ja) | 1993-09-21 | 1993-09-21 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0795037A true JPH0795037A (ja) | 1995-04-07 |
Family
ID=17290864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5256308A Pending JPH0795037A (ja) | 1993-09-21 | 1993-09-21 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0795037A (ja) |
-
1993
- 1993-09-21 JP JP5256308A patent/JPH0795037A/ja active Pending
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010828 |