JPH0795037A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源線に重畳した雑音により論理回路が誤
動作することを防止する。 【構成】 論理回路の論理演算部を構成するカレント
スイッチ部と出力部を構成するエミッタフォロア部を有
する論理回路において、カレントスイッチ部の接地電源
線とエミッタフォロア部の接地電源線とを分離した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係わり、同一電位の電源線を複数独立に配線した半導体
集積回路装置に関するものである。

【０００２】

【従来の技術】近年の集積回路技術の進歩は目覚ましい
ものがあり、その大規模化、高速化はとどまるところを
知らない。これは主に露光技術の向上等によるパターン
の微細化によるところが大きいが、微細化は同時に新た
な問題を引き起こしている。

【０００３】大規模化により、スイッチング動作を行う
論理回路の数が急増している反面、電源線の厚さが薄く
なったりその引き回しが長くなるなどの影響のため、電
源線の配線抵抗やインダクタンスが増加し、論理回路の
スイッチング動作時に流れる過渡的な電流によって、電
源に重畳する雑音が無視できなくなってきているのであ
る。電源雑音が加わることにより回路は正常な論理動作
を行うことができなくなり、誤動作を引き起こす。

【０００４】ここで、デジタル回路の電源雑音につい
て、バイポーラトランジスタを使用したＥＣＬ論理ファ
ミリを例にとって考えてみる。図４に従来手法によるＥ
ＣＬインバータ論理回路を示す。このＥＣＬインバータ
論理回路は、論理演算部を構成するカレントスイッチ部
Ａとそのカレントスイッチ部Ａの出力を増幅する出力部
を構成するエミッタフォロア部Ｂからなる。

【０００５】カレントスイッチ部Ａは差動接続のトラン
ジスタＱ１、Ｑ２、電流源として機能するトランジスタ
Ｑ３、負荷抵抗Ｒｃ、電流源抵抗Ｒｅからなり、トラン
ジスタＱ１のベースに入力信号が、トランジスタＱ２の
ベースに基準電圧Ｖref が印加する。エミッタフォロア
部ＢはトランジスタＱ１のコレクタ出力をベースに入力
するトランジスタＱ４、エミッタ抵抗Ｒefから成る。

【０００６】図５は上記ＥＣＬインバータ論理回路を集
積回路化する際のレイアウトの模式図である。５１はＧ
ＮＤ（接地）電源線、５２はカレントスイッチ部Ａ用の
ＶＥＥ電源線、５３はエミッタフォロア部Ｂ用のＶＴＴ
電源線である。

【０００７】図４に示したＥＣＬインバータ論理回路に
おいては、論理演算機能はカレントスイッチ部Ａにおい
て行われ、論理信号はトランジスタＱ１のコレクタであ
る点５０に発生する。しかし、集積回路において一般的
に点５０の信号を直接出力として使用することは少な
い。これは、点５０の負荷駆動能力が低く、短い配線と
少ないファンアウトによる低容量の負荷しか駆動できな
いことに起因する。

【０００８】そこで、ＥＣＬ論理回路では、エミッタフ
ォロア部Ｂによる出力部が設けられる。エミッタフォロ
アの電流駆動能力により容量の大きな負荷を駆動するこ
とができる。従って、特に大規模集積回路の場合、ＥＣ
Ｌ論理回路にとってエミッタフォロア部は必須と言え
る。

【０００９】ところで、電源雑音の原因として考えられ
る要因に、論理回路のスイッチング動作時に流れる過渡
的な電流が、電源線の抵抗、インダクタンス成分、及び
ボンディングワイヤのインダクスタンス成分（以下で
は、これらを電源線の共通インピーダンスと呼ぶ。）を
通ることにより電圧降下を起こすことが挙げられる。こ
のことから、電源雑音の大きさは、各論理回路のスイッ
チング時に流れる電流の変化分の大きさに比例すると言
える。

【００１０】ＥＣＬ論理回路の場合、すでに述べたよう
に、駆動力強化のためにエミッタフォロア部Ｂが用いら
れ、そこに流れる過渡電流はカレントスイッチ部Ａのそ
れよりも大きい。また、エミッタフォロア部Ｂが駆動す
る次段のゲートの入力容量や、配線に起因する容量など
の容量性負荷が大きくなるほど、過渡電流は大きくな
る。従って、電源雑音の最大の原因は、エミッタフォロ
ア部Ｂを流れる過渡電流であると考えられる。

【００１１】次に、カレントスイッチ部Ａとエミッタフ
ォロア部Ｂとを電源雑音の観点から見てみる。まず、エ
ミッタフォロア部Ｂを流れる電流は、図４、図５のＧＮ
Ｄ電源線５１からＶＴＴ電源線５３に流れるため、その
ＧＮＤ電源線５１とＶＴＴ電源線５３との両方に雑音が
重畳することになる。

【００１２】一方、カレントスイッチ部Ａにおける論理
レベルは、その雑音が重畳するＧＮＤ電源線５１の電位
に対する負荷抵抗Ｒｃを通る電流による電位差として点
５０に得られる。従って、ＧＮＤ電源線５１に雑音が重
畳した場合、設計通りの論理振幅が得られずに正常な論
理動作ができなくなるのは、カレントスイッチ部Ａのみ
ということになる。

【００１３】エミッタフォロア部Ｂは、ベース電位の設
計や雑音の電圧次第では、ベース・コレクタ間が若干順
バイアスになることが起こり得るが、論理動作に対する
影響はない。また、ＶＥＥ電源線５２にエミッタフォロ
ア電流による雑音の影響はない。つまり、エミッタフォ
ロア電流により論理動作に悪影響を与えるのは、エミッ
タフォロア部Ｂと電源を共通にしているカレントスイッ
チ部ＡのＧＮＤ電源線５１ということになる。

【００１４】以上、電源雑音発生の要因を述べたが、今
日まで電源雑音問題の解決策としては、配線の抵抗やイ
ンダクタンスを下げるといった対策が一般的であった。
一例を挙げると、電源線幅を太くすることにより電源の
共通インピーダンスを下げ、雑音を低減する方法があ
る。

【００１５】しかし、この方法はチップ面積の増加を引
き起こし、また信号線との交差による寄生容量を増加さ
せ、動作速度低下の要因となるなどの欠点を持ってい
る。また、リードフレームやボンディングワイヤ等の内
部電源線以外の共通インピーダンスによる雑音に対して
は何ら効果がない。

【００１６】

【発明が解決しようとする課題】以上述べたように、電
源配線の共通インピーダンスを低減することにより電源
雑音を抑制する方法は、根本的な解決策とは言えなかっ
た。

【００１７】本発明の目的は、電源線の配線量を増加さ
せることなく、論理回路の電源線に雑音が重畳すること
を防ぎ、雑音による論理回路の誤動作を防止する電源配
線構造を持った半導体集積回路装置を提供することであ
る。

【００１８】

【課題を解決するための手段】本発明の目的は、論理演
算部と出力部とから構成された論理回路を有し、該論理
回路の動作に必要な電源電圧を電源パッドから供給する
半導体集積回路装置において、前記論理回路の全部若し
くは一部の、同一電位を有する電源線を独立した２本の
第１及び第２の電源線から構成し、前記第１の電源線を
前記論理回路の前記論理演算部に専ら接続し、前記第２
の電源線を前記論理回路の前記出力部に専ら接続するこ
とを特徴とする半導体集積回路装置によって達成され
る。

【００１９】本発明の半導体集積回路装置では、前記論
理回路をＥＣＬ論理回路若しくはＳＣＦＬ論理回路から
構成し、前記第１の電源線と前記第２の電源線を、カレ
ントスイッチ部分とエミッタフォロア若しくはソースフ
ォロア部分に各々接続するように構成することができ
る。

【００２０】

【作用】本発明は、従来、論理回路のカレンスイッチ部
等の論理演算部とエミッタフォロア部等の出力部で共通
であった接地電源線を分離し、それぞれ独立した接地電
源線として与えるものである。これにより、両接地電源
線の共通部分はパッケージ外のみに依存することにな
り、出力部のスイッチング動作時の過渡電流が論理演算
部の接地電源線に流れることはない。従って、電源線の
配線幅を不必要に増加させることなく、電源雑音を論理
演算部から極めて効果的に除去することができ、論理の
誤動作を起こさない集積回路を実現することができる。

【００２１】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す図で、スタンダード
セルにより論理回路を構成したＬＳＩの模式図である。
１はＬＳＩチップ全体を、２はＬＳＩコアを、３は電源
用及び信号用のパッド群を示す。なおこの図１ではＶＥ
Ｅ電源線５２、ＶＴＴ電源線５３は省略した。本発明に
よれば、図４に示した回路構成は、図２に示すように変
更される。図２において、図４と共通の部分には共通の
符号を付した。

【００２２】両者の回路構成が違うところは、図４の従
来回路がＧＮＤ電源線５１が１本であるのに対して、図
２の本実施例回路では、エミッタフォロア部ＢのＧＮＤ
２電源線４１がカレントスイッチ部ＡのＧＮＤ１電源線
４０と分離されていることである。本発明では、この電
源の分離規則はすべての論理セルに対して適用される。

【００２３】次に図２の論理回路に対応するレイアウト
を図３に示す。この図２のレイアウトと前述した図５の
レイアウトとの違いも、上記した回路構成の違いと同様
に、ＧＮＤ１電源線４０、ＧＮＤ２電源線４１とそれに
接続される素子からの結線である。

【００２４】図１において、以上のようにして構成され
た論理セル１０をセル行８に配置し配線チャンネル９を
通して相互に接続する。スタンダードセルであるため、
ＬＳＩコア２内ではセルを隣接配置するだけでセルの電
源線は各行内において自動的に接続される。

【００２５】各セル行８に対する電源は、ＧＮＤ１電源
線４０であれば電源パッド４から電源線５を通して供給
され、ＧＮＤ２電源線４１の場合は電源パッド６から電
源線７を通して供給される。従って、本構成によりＧＮ
Ｄ１電源線４０、ＧＮＤ２電源線４１はＬＳＩ内、さら
にはボンデンィグワイヤ１１、１２に及ぶまで完全に分
離されており、共通な抵抗やインダクタンスを持ち得な
い。

【００２６】このため、エミッタフォロア部ＢのＧＮＤ
２電源４１を流れる電流と上記共通インピーダンスによ
り起こる雑音は、カレントスイッチ部ＡのＧＮＤ１電源
４０に影響を与えることはない。

【００２７】なお、以上述べた電源線構成法は、スタン
ダードセル方式に限らず、他の方式においても雑音源と
なり得る一部分の電源線を他と分離することで、同様の
効果が得られることは明白である。さらに、本発明は電
源線を増すことによる明らかな面積増加などの欠点を持
たない。なぜならば、図３に示す本実施例のレイアウト
のＧＮＤ１電源４０、ＧＮＤ２電源４１は図５に示す従
来例のレイアウトのＧＮＤ電源線を２分割して結線を対
応させるのみの操作で得られ、電源線の面積を増加させ
る必要はないからである。

【００２８】また、上記実施例では本発明をバイポーラ
トランジスタを使用したＥＣＬインバータ論理回路に適
用した例について説明したが、バイポーラトランジスタ
で構成されいる部分を電界効果トランジスタに置き換え
ることにより、ＳＣＦＬ回路として構成した例にも同様
に適用できる。このとき、エミッタフォロア部はソース
フォロア部となる。

【００２９】

【発明の効果】以上のように、本発明では、電源線を分
離して独立した２系統に構成することで、電源雑音の原
因となるスイッチング動作時のエミッタフォロア等の出
力部に流れる過渡電流がカレントスイッチ部等の論理演
算部の電源線にまで流れないようにしている。

【００３０】これにより、過渡電流が電源線、ボンディ
ングワイヤの配線抵抗やインダクタンス成分を通って、
電源線に誘起させる雑音が論理演算部に加わることを防
止できる。この結果、回路が電源雑音により誤動作を起
こすことがなくなり、動作が安定した集積回路を得るこ
とができる。

【００３１】更に、本発明の実施においては既存の電源
線を２分するといった小変更で済み、電源線面積の増加
等の不利益を生じないため、実現が容易で非常に大きな
効果が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施例のスタンダードセルによる
論理回路のＬＳＩの電源配線構造を示す模式図である。

【図２】 本発明の一実施例のＥＣＬインバータ論理回
路の回路図である。

【図３】 本発明の一実施例のＥＣＬインバータ論理回
路のレイアウトを示す説明図である。

【図４】 従来例のＥＣＬインバータ論理回路の回路図
である。

【図５】 従来例のＥＣＬインバータ論理回路のレイア
ウトを示す説明図である。

【符号の説明】

Ａ：カレットスイッチ部、Ｂ：エミッタフォロア部、
１：チップ、２：ＬＳＩコア、３：パッド群、４：電源
パッド、５：電源線、６：電源パッド、７：電源線、
８：セル行、９：配線チャンネル、１０：論理セル、１
１、１２：ボンディングワイヤ、４０：ＧＮＤ１電源
線、４１：ＧＮＤ２電源線、５０：カレントスイッチ出
力点、５１：ＧＮＤ電源線、５２：ＶＥＥ電源線、５
３：ＶＴＴ電源線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】論理演算部と出力部とから構成された論理
   回路を有し、該論理回路の動作に必要な電源電圧を電源
   パッドから供給する半導体集積回路装置において、 前記論理回路の全部若しくは一部の、同一電位を有する
   電源線を独立した２本の第１及び第２の電源線から構成
   し、 前記第１の電源線を前記論理回路の前記論理演算部に専
   ら接続し、 前記第２の電源線を前記論理回路の前記出力部に専ら接
   続することを特徴とする半導体集積回路装置。
2. 【請求項２】前記論理回路がＥＣＬ論理回路若しくはＳ
   ＣＦＬ論理回路から構成され、 前記第１の電源線と前記第２の電源線が、カレントスイ
   ッチ部分とエミッタフォロア若しくはソースフォロア部
   分に各々接続されていることを特徴とする請求項１に記
   載の半導体集積回路装置。