JPH0793260A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】多重化バスを持つマルチプロセッサシステムに
おいてプロセッサ間のメッセージ通信によって発生する
デッドロックを防止する。 【構成】送信先プロセッサＩＤと送信元プロセッサＩＤ
との組み合わせに基づいてメッセージ通信のために使用
するバスがバスセレクトユニットＡ０によって一義的に
決定される。このため、２つのプロセッサＰ０，Ｐ１が
互いに相手のプロセッサにメッセージ送信する場合に
は、同一のシステムバスＢ１が選択され、バスアービタ
によっていずれか一方のプロセッサにのみバスアクセス
が許可される。したがって、２つのプロセッサＰ０，Ｐ
１が互いに別のバスを使って同時に相手にメッセージを
送信するといった事態の発生を防止することができ、効
率的にデッドロックの発生を防止する事ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のプロセッサと
これら各プロセッサによってアクセスできる複数のシス
テムバスをもつマルチプロセッサシステムに関する。

【０００２】

【従来の技術】一般に、マルチプロセッサシステムで
は、プロセッサ間での情報交換のためにシステムバスを
介してメッセージ通信が行なわれている。このメッセー
ジ通信の効率化の為に、最近では、各プロセッサから独
立にアクセス可能な多重化されたシステムバスを持つマ
ルチプロセッサシステムが種々開発されている。

【０００３】この種のシステムでは、メッセージの送受
信時にメッセージ送信とメッセージ受信要求が同時に起
こった時、メッセージの受信の漏れが無いように、各プ
ロセッサは送信に対して受信を優先するように構成され
ている。

【０００４】しかしながら、この方式では、メッセージ
通信の際に以下のようなデッドロックが生じる場合があ
る。まず、図１１を参照して、システムバス数が“２”
の場合に２つのプロセッサ間で発生するデッドロックを
説明する。

【０００５】このシステムにおいて、プロセッサＰｉが
プロセッサＰｊに対してシステムバスＢ０を使ってメッ
セージを送信し、これと同時にプロセッサＰｊがプロセ
ッサＰｉに対して別のシステムバスＢ１を使ってメッセ
ージを送信すると、プロセッサＰｉとプロセッサＰｊの
両方がメッセージの受信を優先させようとする。

【０００６】しかし、この場合には、互いにメッセージ
を送りあっているため、メッセージの送り手がいなくな
りどちらのメッセージ通信も実行されない。このように
してデッドロックが生じる。

【０００７】また、システムバス数が３以上の場合に
は、３つ以上のプロセッサ間でメッセージ通信のデッド
ロックが起こり得る。すなわち、図１２のシステムにお
いて、プロセッサＰｉはバスＢ０を介してプロセッサＰ
ｊに、プロセッサＰｊはバスＢ１を介してプロセッサＰ
ｋに、プロセッサＰｋはバスＢ２を介してプロセッサＰ
ｉに同時にメッセージを送信すると、３つのプロセッサ
Ｐｉ〜Ｐｋそれぞれにおいてメッセージの送信と受信が
同時におこり、それぞれがメッセージ受信を優先させる
ためシステムバス数が２の時と同様にデッドロックが発
生する。

【０００８】さらに、１対１のメッセージ通信以外、す
なわち１対多数のブロードキャスト（同報通信）の場合
でも、デッドロックが発生し得る。すなわち、図１３の
システムにおいて、２つのプロセッサＰｉおよびＰｋが
同時に別々のシステムバスＢ０，Ｂ２を利用してブロー
ドキャストを行なうと、プロセッサＰｉおよびプロセッ
サＰｋで送信と受信が同時に起こり、両方のプロセッサ
Ｐｉ，Ｐｊが受信を優先させるのでデッドロックが生じ
る。

【０００９】

【発明が解決しようとする課題】従来のマルチプロセッ
サシステムでは、複数のプロセッサそれぞれが互いに異
なるバスを使用してプロセッサ間通信を行うと、全ての
プロセッサが送信よりも受信を優先してしまうことによ
り、プロセッサ間通信にデッドロックが生じる欠点があ
った。

【００１０】この発明はこのような点に鑑みてなされた
もので、２つのプロセッサが互いに別のバスを通して相
手のプロセッサに同時にメッセージ送信することを防止
できるバス選択方式を実現し、効率的にデッドロックの
発生を防止することができるマルチプロセッサシステム
を提供することを目的とする。

【００１１】

【課題を解決するための手段および作用】この発明は、
複数のプロセッサと、これら複数のプロセッサ各々に接
続され、各プロセッサからそれぞれアクセス可能な多重
化された複数のシステムバスと、各システムバス毎にそ
の使用権を調停するバスアービタとを有するマルチプロ
セッサシステムにおいて、前記複数のプロセッサにそれ
ぞれ固有の識別番号を割り当てておき、前記各プロセッ
サに、メッセージ送信先プロセッサを示す識別番号とメ
ッセージ送信元プロセッサの識別番号との組み合わせに
基づいて、前記複数のシステムバスの中から送信元プロ
セッサへのメッセージ送信に使用する１つのシステムバ
スを一義的に決定するバス決定手段と、このバス決定手
段によって決定されたシステムバスの使用要求を前記バ
スアービタに発行し、前記バスアービタによって使用権
が与えられた時に前記決定されたシステムバスを介して
送信元プロセッサへメッセージ送信する手段とを具備す
ることを特徴とする。

【００１２】このマルチプロセッサシステムにおいて
は、メッセージ送信先プロセッサを示す識別番号とメッ
セージ送信元プロセッサの識別番号との組み合わせに基
づいて使用するバスが一義的に決定される。このため、
２つのプロセッサが互いに相手のプロセッサにメッセー
ジ送信する場合には、同一のシステムバスが選択され
る。この時、そのシステムバスを使用したメッセージ送
信は、バスアービタによっていずれか一方のプロセッサ
にのみ許可される。したがって、２つのプロセッサが互
いに別のバスを使って同時に相手にメッセージを送信す
るといった事態の発生を防止することができ、効率的に
デッドロックの発生を防止する事ができる。

【００１３】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わるマルチプ
ロセッサシステムが示されている。ここでは、プロセッ
サ数が４、システムバス数が２の場合を想定している。
すなわち、マルチプロセッサシステムは、４台のプロセ
ッサＰ０〜Ｐ３、２本のシステムバスＢ０，Ｂ１、およ
びバスアービタＺ１，Ｚ２を備えている。

【００１４】４台のプロセッサＰ０〜Ｐ３には、それぞ
れ固有の識別番号（ＩＤ）が割り当てられている。プロ
セッサＰ０〜Ｐ３の各々は、全てのシステムバスＢ０，
Ｂ１にそれぞれアクセスする事ができる。この場合、使
用するシステムバスは、プロセッサＰ０〜Ｐ３にそれぞ
れ内蔵されているバスセレクトユニットＡ０〜Ａ３によ
って決定される。

【００１５】システムバスＢ０，Ｂ１は、互いに独立に
アクセス可能で多重化されたシステムバスであり、プロ
セッサ間のメッセージの通信等に利用される。バスアー
ビタＺ１，Ｚ２は、それぞれ対応するシステムバスの使
用権を調停する。すなわち、バスアービタＺ１は、プロ
セッサＰ０〜Ｐ３からそれぞれシステムバスＢ０につい
てのバス使用要求信号を受け、その時にシステムバスＢ
０が使用中であればウエイト信号を発行してバス使用要
求を発行したプロセッサのバス使用を待機させ、システ
ムバスＢ０が空いていればアクノリッジ信号を発行して
バス使用を許可する。同様に、バスアービタＺ２は、プ
ロセッサＰ０〜Ｐ３からそれぞれシステムバスＢ１につ
いてのバス使用要求信号を受け、その時にシステムバス
Ｂ１が使用中であればウエイト信号を発行してバス使用
要求を発行したプロセッサのバス使用を待機させ、シス
テムバスＢ１が空いていればアクノリッジ信号を発行し
てバス使用を許可する。

【００１６】これらバスアービタＺ１，Ｚ２とプロセッ
サＰ０〜Ｐ３間の通信は、システムバスまたは専用の信
号線を介して行われる。バスセレクトユニットＡ０〜Ａ
３は、それぞれ該当するプロセッサのＩＤと送信先プロ
セッサのＩＤとによって使用するバスを決定する。これ
らバスセレクトユニットＡ０〜Ａ３はどれも同一の構成
であるので、ここでは、バスセレクトユニットＡ０を例
にとってその具体的な構成を説明する。

【００１７】バスセレクトユニットＡ０において、Ｃは
プロセッサバス、ＤはプロセッサバスＣを２つのシステ
ムバスＢ０，Ｂ１に選択的に接続するバス切り替えスイ
ッチである。バス切り替えスイッチＤは、スイッチ入力
Ｓの値が“０”の時プロセッサバスＣをシステムバスＢ
０に接続し、スイッチ入力Ｓの値が“１”の時プロセッ
サバスＣをシステムバスＢ１に接続する。

【００１８】Ｅは演算部であり、使用するバスを決定す
るための剰余演算を行う。すなわち、演算部Ｅは、送信
元プロセッサのＩＤと送信先プロセッサのＩＤとの和に
対するバス数の剰余演算｛（送信元ＩＤ＋送信先ＩＤ）
ｍｏｄ（バス数）｝を行い、求めた剰余値を、使用する
バス番号としてセレクタＦの第２入力Ｉ２に供給する。
セレクタＦの第１入力Ｉ１には、Ｉ／Ｏやメモリ転送の
ための通常のバス使用時のバス番号が供給される。

【００１９】セレクタＦは、セレクト入力Ｓにプロセッ
サ間通信を示す信号が入力された時に第２入力Ｉ２を選
択し、セレクト入力Ｓにプロセッサ間通信を示す信号が
入力されない時には第１入力Ｉ１を選択する。

【００２０】以下、プロセッサＰ０とプロセッサＰ１と
の間でメッセージ通信を行う場合のバス選択動作を説明
する。ここでは、プロセッサＰ０〜Ｐ３にそれぞれ
“０”〜“３”のＩＤが割り当てられている場合を想定
する。

【００２１】プロセッサＰ０がプロセッサＰ１にメッセ
ージを送信する場合には、セレクタＦの入力Ｓにプロセ
ッサ間通信を示す信号が入力され、これによって第２入
力Ｉ２に供給される演算部Ｅの出力が選択される。

【００２２】演算部Ｅは、（送信元ＩＤ＋送信先ＩＤ）
ｍｏｄ（バス数）の演算、すなわち（０＋１）ｍｏｄ
２、の演算を行い、その結果である“１”をバス番号と
して出力する。このバス番号“１”を示す信号は、バス
切り替えスイッチＤの入力Ｓに供給され、これによって
プロセッサバスＣはシステムバスＢ１に接続される。

【００２３】この結果、プロセッサＰ０からプロセッサ
Ｐ１へのメッセージ送信に使用されるバスとしては、シ
ステムバスＢ１が決定される。同様にして、プロセッサ
Ｐ１がプロセッサＰ０にメッセージ送信する場合のバス
も、これら２つのプロセッサのＩＤの組み合わせによっ
てシステムバスＢ１に決定される。

【００２４】よって、たとえプロセッサＰ０からプロセ
ッサＰ１へのメッセージ送信とプロセッサＰ１からプロ
セッサＰ０へのメッセージ送信が同時に発生しても、バ
スアービトレーションによってプロセッサＰ０，Ｐ１の
どちらか一方のプロセッサのみがシステムバスＢ１を獲
得するため、デッドロックを回避できる。この様子を図
２に示す。図２では、プロセッサＰ０，Ｐ１からバスＢ
１についてもバス使用要求が同時発行され、図１のバス
アービタＺ１によってプロセッサＰ０のバス使用要求が
許可された例が示されている。

【００２５】図３には、演算部Ｅの演算結果の一覧が示
されている。この図において、演算結果“０”はバスＢ
０、“１”はバスＢ１の使用を示している。このよう
に、送信元プロセッサＩＤと送信先プロセッサＩＤの組
み合わせにより、使用するバスが一義的に決定される。

【００２６】図４には、第１実施例で使用されるバスセ
レクトユニットの変形例が示されている。このバスセレ
クトユニットは、図１の演算部Ｅの代わりに、ＲＯＭテ
ーブルＧを備えており、他の点は図１と同様の構成であ
る。

【００２７】ＲＯＭテーブルＧは、プロセッサＩＤの組
合せから使用するバスを決定するためのテーブルであ
り、送信元プロセッサＩＤと送信先プロセッサＩＤとの
和とバス番号との対応関係が定義されている。このＲＯ
ＭテーブルＧの定義内容の一例を図５に示す。この図５
においも、値“０”はバスＢ０、“１”はバスＢ１の使
用を示している。このＲＯＭテーブルＧの登録内容は、
その対角線について対象となっており、送信元プロセッ
サＩＤと送信先プロセッサＩＤの組み合わせにより使用
するバスが一義的に決定される。

【００２８】図６には、この発明の第２実施例に係わる
マルチプロセッサシステムが示されている。ここでは、
プロセッサ数が４、システムバス数が４の場合を想定し
ている。すなわち、マルチプロセッサシステムは、４台
のプロセッサＰ０〜Ｐ３、４本のシステムバスＢ０〜Ｂ
３、およびバスアービタＺ１〜Ｚ４を備えている。

【００２９】４台のプロセッサＰ０〜Ｐ３には、それぞ
れ固有の識別番号（ＩＤ）が割り当てられている。プロ
セッサＰ０〜Ｐ３の各々は、全てのシステムバスＢ０〜
Ｂ３にそれぞれアクセスする事ができる。この場合、使
用するシステムバスは、プロセッサＰ０〜Ｐ３にそれぞ
れ内蔵されているバスセレクトユニットＡ０〜Ａ３によ
って決定される。

【００３０】システムバスＢ０〜Ｂ３は、互いに独立に
アクセス可能で多重化されたシステムバスであり、プロ
セッサ間のメッセージの通信等に利用される。バスアー
ビタＺ１〜Ｚ４は、それぞれ対応するシステムバスの使
用権を調停する。すなわち、バスアービタＺ１は、プロ
セッサＰ０〜Ｐ３からそれぞれシステムバスＢ０につい
てのバス使用要求信号を受け、その時にシステムバスＢ
０が使用中であればウエイト信号を発行してバス使用要
求を発行したプロセッサのバス使用を待機させ、システ
ムバスＢ０が空いていればアクノリッジ信号を発行して
バス使用を許可する。同様に、バスアービタＺ４は、プ
ロセッサＰ０〜Ｐ３からそれぞれシステムバスＢ３につ
いてのバス使用要求信号を受け、その時にシステムバス
Ｂ３が使用中であればウエイト信号を発行してバス使用
要求を発行したプロセッサのバス使用を待機させ、シス
テムバスＢ３が空いていればアクノリッジ信号を発行し
てバス使用を許可する。

【００３１】これらバスアービタＺ１〜Ｚ４とプロセッ
サＰ０〜Ｐ３間の通信は、システムバスまたは専用の信
号線を介して行われる。バスセレクトユニットＡ０〜Ａ
３は、それぞれ該当するプロセッサのＩＤと送信先プロ
セッサのＩＤとによって使用するバスを決定する。これ
らバスセレクトユニットＡ０〜Ａ３はどれも同一の構成
であるので、ここでは、バスセレクトユニットＡ０を例
にとってその具体的な構成を説明する。

【００３２】バスセレクトユニットＡ０において、Ｃは
プロセッサバス、ＨはプロセッサバスＣを４つのシステ
ムバスＢ０〜Ｂ３の１つにに選択的に接続するバス切り
替えスイッチである。バス切り替えスイッチＨは、スイ
ッチ入力Ｓ０，Ｓ１の値が“００”の時プロセッサバス
ＣをシステムバスＢ０に接続し、“０１”の時にシステ
ムバスＢ１に、“１０”の時にシステムＢ２に、“１
１”の時にシステムＢ３に接続する。

【００３３】Ｅは演算部であり、第１実施例と同様に、
使用するバスを決定するための剰余演算を行う。すなわ
ち、演算部Ｅは、送信元プロセッサのＩＤと送信先プロ
セッサのＩＤとの和に対するバス数の剰余演算｛（送信
元ＩＤ＋送信先ＩＤ）ｍｏｄ（バス数）｝を行い、求め
た剰余値を、使用するバス番号としてセレクタＩの２つ
の第２入力Ｉ２の一方に供給する。セレクタＩの２つの
第１入力Ｉ１には、Ｉ／Ｏやメモリ転送のための通常の
バス使用時のバス番号（２ビット）が供給される。

【００３４】セレクタＩは、セレクト入力Ｓにプロセッ
サ間通信を示す信号が入力された時に２つの第２入力Ｉ
２を選択し、セレクト入力Ｓにプロセッサ間通信を示す
信号が入力されない時には２つの第１入力Ｉ１を選択す
る。この時、２つの第２入力Ｉ２の他方の値は、メッセ
ージ通信に使用するバスをＢ０，Ｂ１の２本に限定する
ために、“０”に固定されている。

【００３５】通常のシステムバス使用時には、セレクタ
Ｉのセレクト入力Ｓにプロセッサ間通信を示す信号が入
力されないので、セレクタＩの第１入力Ｉ１の２ビット
が選択され、４本のシステムバスＢ０〜Ｂ３を自由に選
択できる。一方、プロセッサ間通信時には、セレクト入
力Ｓが１となり、セレクタＩの第２入力Ｉ２が選択され
るが、第２入力Ｉ２の一方のビットが“０”に固定され
ているため、バス番号“０１”，“１０”の２本のバス
だけが選択される。

【００３６】このようにプロセッサ間通信時に選択でき
るシステムバスを２つに限定しておくことによって、３
つのプロセッサがメッセージを送信しようとした場合少
なくとも２つのプロセッサは同一のバスを選択すること
になりる。この結果、バスアービトレーションによって
メッセージを送信できるプロセッサ数は使用できるバス
数、すなわち２つに制限される。これによって第１実施
例のシステムバス数が２のときと同様にみなせるので、
上記の方法によって３つ以上のプロセッサ間のデッドロ
ックも回避できる。この様子を図７に示す。図７では、
プロセッサＰ０がプロセッサＰ１へのメッセージ送信の
ためにバスＢ０の使用要求を発行し、プロセッサＰ１が
プロセッサＰ２へのメッセージ送信のためにバスＢ１の
使用要求を発行し、プロセッサＰ２がプロセッサＰ０へ
のメッセージ送信のためにバスＢ１の使用要求を発行
し、バスＢ１については図６のバスアービタＺ２によっ
てプロセッサＰ１のバス使用要求が許可され、プロセッ
サＰ２のバス使用が許可されなかった例が示されてい
る。この場合、プロセッサＰ２からＰ０へのメッセージ
送信が亡くなるので、図１３で説明したような３つのプ
ロセッサ間でのデッドロックの発生を防止できる。

【００３７】図８には、第２実施例で使用されるバスセ
レクトユニットの変形例が示されている。このバスセレ
クトユニットは、図６の演算部Ｅの代わりに、ＲＯＭテ
ーブルＧを備えており、他の点は図６と同様の構成であ
る。

【００３８】ＲＯＭテーブルＧは、プロセッサＩＤの組
合せから使用するバスを決定するためのテーブルであ
り、送信元プロセッサＩＤと送信先プロセッサＩＤとの
和とバス番号との対応関係が定義されている。このＲＯ
ＭテーブルＧの内容は、図５と同様である。

【００３９】なお、ここでは、プロセッサ間通信に使用
されるシステムバスをＢ０，Ｂ１に限定しているが、プ
ロセッサ間通信に使うシステムバスは、セレクタＩの２
つの第２入力Ｉ２の上位と下位のどちらの入力を固定す
るか、および“０”と“１”のどちらの値に固定するか
によって以下のように任意に決めることができる。

【００４０】 ・Ｉ２の上位側を“０”に固定した場合…Ｂ０，Ｂ１ ・Ｉ２の上位側を“１”に固定した場合…Ｂ２，Ｂ３ ・Ｉ２の下位側を“０”に固定した場合…Ｂ０，Ｂ２ ・Ｉ２の上位側を“１”に固定した場合…Ｂ１，Ｂ３ 次に、図９を参照して、この発明の第３実施例を説明す
る。ここでは、ブロードキャスト時のデッドロックを防
止するために、ブロードキャスト時に選択できるシステ
ムバスを１つに限定する構成になっている。

【００４１】すなわち、各プロセッサに設けられるバス
セレクトユニットにおいて、セレクタＩのに２つの第２
入力には共に固定値“０”が入力されており、セレクト
入力Ｓにブロードキャストを示す信号が入力されると、
第１入力に代わってその第２入力の２ビット“００”が
バス番号として選択される。この結果、ブロードキャス
ト時に使用できるバスはバスＢ０のみに限定される。し
たがって、２つのプロセッサが同時にブロードキャスト
をしようとしても、アクセスするシステムバスが同一で
あるためバスのアービトレーションでどちらか一方のプ
ロセッサのみにブロードキャストが許され、デッドロッ
クを排除できる。この様子を図１０に示す。図１０で
は、プロセッサＰ０からプロセッサＰ１，Ｐ２へのブロ
ードキャストとプロセッサＰ２からプロセッサＰ０，Ｐ
１へのブロードキャストが同時発生してバスＢ０のアク
セスの競合し、バスアービトレーションによってプロセ
ッサＰ０にのみバスＢ０の使用権が与えられた場合が示
されている。この場合、プロセッサＰ２からのブロード
キャストが亡くなるので、図１４で説明したようなブロ
ードキャストに起因する３つのプロセッサ間でのデッド
ロックの発生を防止できる。

【００４２】以上説明したように、この発明のマルチプ
ロセッサシステムにおいては、送信先プロセッサＩＤと
送信元プロセッサＩＤとの組み合わせに基づいて使用す
るバスが一義的に決定される。このため、２つのプロセ
ッサが互いに相手のプロセッサにメッセージ送信する場
合には、同一のシステムバスが選択され、バスアービタ
によっていずれか一方のプロセッサにのみバスアクセス
が許可される。したがって、２つのプロセッサが互いに
別のバスを使って同時に相手にメッセージを送信すると
いった事態の発生を防止することができ、効率的にデッ
ドロックの発生を防止する事ができる。また、プロセッ
サ間のメッセージ通信やブロードキャスト時に使用でき
るバスを制限することにより、３つ以上のプロセッサ間
で生じるデッドロックも防止できる。

【００４３】なお、ここでは、３つ以上のプロセッサ間
のメッセージ通信におけるデッドロック防止とブロード
キャスト時のデッドロック防止をそれぞれ第２、第３実
施例として別個に説明したが、図６と図９のバスセレク
トユニットを組み合わせて、通常のメッセージ通信の場
合にはセレクタＩの第２入力の一方に固定値、他方に演
算装置Ｅの出力が供給され、ブロードキャスト時には、
セレクタＩの第２入力の一方および他方にそれぞれ固定
値が供給されるように構成することもできる。

【００４４】また、以上の説明ではプロセッサ数４、シ
ステムバス数が２あるいは４の場合について示したが、
プロセッサ数あるいはシステムバス数がどのような場合
でも本方式の原理を適用することができることはもちろ
んである。

【００４５】

【発明の効果】以上説明したように、この発明によれ
ば、メッセージ送信先プロセッサを示す識別番号とメッ
セージ送信元プロセッサの識別番号との組み合わせに基
づいて使用するバスが一義的に決定されるので、２つの
プロセッサが互いに相手のプロセッサに同時にメッセー
ジ送信する場合には、同一のシステムバスが選択され、
バスアービトレーションによっていずれか一方のプロセ
ッサにのみバスの使用が許可される。したがって、２つ
のプロセッサが互いに別のバスを使って同時に相手にメ
ッセージを送信するといった事態の発生を防止すること
ができ、効率的にデッドロックの発生を防止する事がで
きる。

【図面の簡単な説明】

【図１】この発明の第１実施例に係わるマルチプロセッ
サシステムの構成を示すブロック図。

【図２】図１のシステムにおけるバス選択およびバスア
ービトレーションの様子を模式的に示す図。

【図３】図１のシステムにおいて送信元プロセッサＩＤ
と送信先プロセッサＩＤの組み合わせとそれによって選
択されるバスとの関係を示す図。

【図４】図１のシステムに設けられるバスセレクトユニ
ットの他の構成の一例を示すブロック図。

【図５】図４のバスセレクトユニットに設けられたＲＯ
Ｍテーブルの内容の一例を示す図。

【図６】この発明の第２実施例に係わるマルチプロセッ
サシステムの構成を示すブロック図。

【図７】図６のシステムにおけるバス選択およびバスア
ービトレーションの様子を模式的に示す図。

【図８】図６のシステムに設けられるバスセレクトユニ
ットの他の構成の一例を示すブロック図。

【図９】この発明の第３実施例に係わるマルチプロセッ
サシステムの構成を示すブロック図。

【図１０】図９のシステムにおけるバス選択およびバス
アービトレーションの様子を模式的に示す図。

【図１１】従来のマルチプロセッサシステムにおいて２
つのプロセッサ間のメッセージ通信で発生するデッドロ
ックの様子を模式的に示す図。

【図１２】従来のマルチプロセッサシステムにおいて３
つのプロセッサ間のメッセージ通信で発生するデッドロ
ックの様子を模式的に示す図。

【図１３】従来のマルチプロセッサシステムにおいてブ
ロードキャストにより３つのプロセッサ間で発生するデ
ッドロックの様子を模式的に示す図。

【符号の説明】

Ｐ０〜Ｐ３…プロセッサ、Ｂ０〜Ｂ３…システムバス、
Ｚ１〜Ｚ４…バスアービタ、Ｃ…プロセッサバス、Ｄ…
バス切り替えスイッチ、Ｅ…演算部、Ｆ…セレクタ、Ｇ
…ＲＯＭテーブル。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、これら複数のプロ
   セッサ各々に接続され、各プロセッサからそれぞれアク
   セス可能な多重化された複数のシステムバスと、各シス
   テムバス毎にその使用権を調停するバスアービタとを有
   するマルチプロセッサシステムにおいて、 前記複数のプロセッサにはそれぞれ固有の識別番号が割
   り当てられ、 前記各プロセッサは、 メッセージ送信先プロセッサを示す識別番号とメッセー
   ジ送信元プロセッサの識別番号との組み合わせに基づい
   て、前記複数のシステムバスの中から送信元プロセッサ
   へのメッセージ送信に使用する１つのシステムバスを一
   義的に決定するバス決定手段と、 このバス決定手段によって決定されたシステムバスの使
   用要求を前記バスアービタに発行し、前記バスアービタ
   によって使用権が与えられた時に前記決定されたシステ
   ムバスを介して送信元プロセッサへメッセージ送信する
   手段とを具備することを特徴とするマルチプロセッサシ
   ステム。
2. 【請求項２】 前記バス決定手段は、前記メッセージ送
   信先プロセッサとメッセージ送信元プロセッサとの識別
   番号の和の前記システムシステムバス数での剰余を算出
   する演算手段を具備し、その剰余値に応じて前記複数の
   システムバスの中からメッセージ送信に使用する１つの
   システムバスを決定することを特徴とする請求項１記載
   のマルチプロセッサシステム。
3. 【請求項３】 前記バス決定手段は、前記メッセージ送
   信先プロセッサとメッセージ送信元プロセッサの識別番
   号の組み合わせとバス番号との関係が定義されたテーブ
   ルを有し、そのテーブルを前記識別番号の組み合わせに
   よって検索することによって前記複数のシステムバスの
   中からメッセージ送信に使用する１つのシステムバスを
   決定することを特徴とする請求項１記載のマルチプロセ
   ッサシステム。
4. 【請求項４】 前記各プロセッサは、ブロードキャスト
   を実行する際、前記複数のシステムバスの中から予め決
   められた１つのシステムバスをブロードキャストに使用
   するシステムバスとして決定する手段をさらに具備し、 前記複数のプロセッサ間で同一のシステムバスがブロー
   ドキャストのために使用されるように構成されているこ
   とを特徴とする請求項１記載のマルチプロセッサシステ
   ム。