JPH0792660B2 - Pixel depth converter for computer video displays - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はビデオ・ディスプレイ・
コントローラの分野のものであり、詳細にいえば、情報
のいくつかの「ウィンドウ」を同時に表示するために使
用されるビデオ・ディスプレイを制御するようになされ
たビデオ・ディスプレイ・コントローラに関する。FIELD OF THE INVENTION The present invention relates to a video display
The field of controllers relates to video display controllers adapted to control a video display used to display several "windows" of information at the same time.

【０００２】[0002]

【従来の技術】パーソナル・コンピュータ、コンピュー
タ・ワークステーション、タイム・シェアリング・ネッ
トワーク、または中央演算処理装置を組み込んだその他
のディジタル・コンピュータ・システムのためのビデオ
・ディスプレイ・システムが、文字、グラフ、画像、及
びその他の視覚的な情報を表示するために使用されてい
る。従来のビデオ・ディスプレイ・システムは表示画面
と、表示画面を制御するためのビデオ・ディスプレイ・
コントローラを含んでいる。ビデオ・ディスプレイは通
常、「画素」ないし「ピクセル」という原子ディスプレ
イ単位に分割される。一般に、ピクセルはその輝度及び
色に関してビデオ・ディスプレイ・システムのビデオ・
ディスプレイ・コントローラによって制御できるもので
あり、ビデオ・ディスプレイ・コントローラはコンピュ
ータ・システムの中央演算処理装置によって制御され
る。ディスプレイのすべてのピクセルを、ビデオ・ディ
スプレイ・コントローラによって独立して制御できる場
合、コントローラは「全点アドレス可能」ないし「ＡＰ
Ａ」コントローラと呼ばれる。従来のビデオ・ディスプ
レイ・コントローラは、表示すべき情報のディジタル表
現を記憶するためのディジタル・ビデオ・メモリを含ん
でいる。ＡＰＡビデオ・コントローラのビデオ・メモリ
において、全表示画面に表示すべき情報のディジタル表
現は、「ビットマップ」と呼ばれる。ビットマップは各
ピクセルが１つまたは複数のビットで表されるディスプ
レイ・ピクセル・データを含んでいる。ディスプレイ・
ピクセル・データはビットマップで編成されているの
で、ビデオ・ディスプレイ上の各ピクセル位置は、ビッ
トマップの位置に対応している。表示画面上に現在表示
されているディスプレイのビットマップを記憶してい
る、ＡＰＡビデオ・メモリの区域を「ビデオ・フレーム
・バッファ」と呼ぶ。BACKGROUND OF THE INVENTION Video display systems for personal computers, computer workstations, time sharing networks, or other digital computer systems incorporating a central processing unit include characters, graphs, It is used to display images and other visual information. A conventional video display system has a display screen and a video display screen for controlling the display screen.
Includes controller. Video displays are typically divided into atomic display units called "picture elements" or "pixels". Generally, a pixel is a video display system's video
It can be controlled by a display controller, which is controlled by the central processing unit of the computer system. If all the pixels of the display can be controlled independently by the video display controller, the controller can be "all point addressable" or "AP
A "controller. Conventional video display controllers include digital video memory for storing a digital representation of the information to be displayed. In the video memory of an APA video controller, the digital representation of the information to be displayed on the full display screen is called the "bitmap". The bitmap contains display pixel data, where each pixel is represented by one or more bits. display·
Since the pixel data is organized in bitmaps, each pixel location on the video display corresponds to a bitmap location. The area of APA video memory that stores the bitmap of the display currently being displayed on the display screen is called the "video frame buffer".

【０００３】一般に、一連のピクセル・データに対し
て、ピクセル当たりのビット数を、ピクセルの「深さ」
と呼ぶ。バイレベル・モノクローム・ビデオ・ディスプ
レイにおいては、ピクセルは「オン」または「オフ」の
いずれかである。したがって、１というピクセル深さは
バイレベル・モノクローム・ディスプレイに対するピク
セル・ディスプレイ・データに充分なものである。カラ
ー・ビデオ・ディスプレイの場合、ディスプレイ・ピク
セル・データのピクセル深さは、ビデオ・ディスプレイ
・システムの画面に表示できる色の最大数を決定する。
同様に、ピクセル深さはグレー・スケール・ビデオ・デ
ィスプレイに表示できる輝度のレベルの最大数を決定す
る。Generally, for a series of pixel data, the number of bits per pixel is defined as the "depth" of the pixel.
Call. In bilevel monochrome video displays, pixels are either "on" or "off". Therefore, a pixel depth of 1 is sufficient for pixel display data for bilevel monochrome displays. For color video displays, the pixel depth of the display pixel data determines the maximum number of colors that can be displayed on the screen of the video display system.
Similarly, pixel depth determines the maximum number of brightness levels that can be displayed on a gray scale video display.

【０００４】通常、英数文字のテキストの全画面を表示
するためのビットマップは、テキストを構成する文字の
イメージのディジタル表現のコピーを−文字ごとに−キ
ャラクタ・フォント記憶域からビデオ・フレーム・バッ
ファへ反復して転送するこｋとにより、ＡＰＡビデオ・
ディスプレイ・コントローラによって組み立てられる。
英数文字のイメージの各ディジタル表現は、ビデオ・デ
ィスプレイの矩形のピクセルのブロック内の各ピクセル
の状態を指定するピクセル・データを含んでいる。それ
故、キャラクタ・フォント記憶域からビデオ・フレーム
・バッファへの文字イメージのディジタル表現のコピー
の転送は、ビデオ・ディスプレイ上の塗りつぶされた矩
形のブロックを形成するピクセルのアレイを表すピクセ
ル・データを、ビデオ・ディスプレイ上のブロックのピ
クセル位置に対応するバッファ内の位置へコピーするこ
とを含んでいる。一般に、このようなビデオ・ディスプ
レイ上の塗りつぶされた矩形のブロックを形成するピク
セルを表すピクセル・データを含んでいるメモリ間転送
操作を、「ビット境界ブロック転送」ないし「ビット−
ｂｌｔ」転送と呼ぶ。Usually, a bitmap for displaying a full screen of alphanumeric text is a copy of the digital representation of the image of the characters that make up the text-for each character-from the character font storage to the video frame. By repeatedly transferring to the buffer, APA video
It is assembled by the display controller.
Each digital representation of the alphanumeric image contains pixel data that specifies the state of each pixel in the rectangular block of pixels of the video display. Therefore, the transfer of a copy of a digital representation of a character image from character font storage to a video frame buffer stores pixel data representing an array of pixels that form a filled rectangular block on a video display. , To a location in the buffer corresponding to the pixel location of the block on the video display. Generally, a memory-to-memory transfer operation that includes pixel data representing pixels forming a filled rectangular block on such a video display is referred to as a "bit boundary block transfer" or "bit-block transfer".
blt "transfer.

【０００５】さまざまなキャラクタ・フォントに対応す
るキャラクタ・フォント記憶域からＡＰＡビデオ・コン
トローラのビデオ・フレーム・バッファへのビット−ｂ
ｌｔ転送を使用して、異なるサイズ及びスタイルの文字
が隣り合わせに存在するビットマップを組み立てること
ができる。ビット−ｂｌｔ転送を自動的に行う機能が、
従来のＡＰＡビデオ・ディスプレイ・コントローラに含
まれていることがしばしばあるが、これはこのようなコ
ントローラが、特に英数テキストの表示に関して、この
ような転送を頻繁に行わなければならないからである。
特に、このようなコントローラはビット−ｂｌｔ転送を
比較的効率よく行うことのできる、ビット−ｂｌｔ転送
を行うためのマイクロコードを有しているマイクロプロ
グラマブル・マイクロプロセッサなどの専用のビット−
ｂｌｔ転送ハードウェアを組み込んでいることがしばし
ばある。ビット−ｂｌｔ転送を行うことのできる専用の
集積回路マイクロプロセッサが、テキサス州カロルトン
のテキサス・インストルメント社から「ＴＭ３４０１０
グラフィックス・システム・プロセッサ」という商標で
市販されている。Bit-b from the character font store corresponding to various character fonts to the video frame buffer of the APA video controller.
It transfer can be used to assemble bitmaps in which characters of different sizes and styles are next to each other. The function to automatically perform bit-blt transfer is
Often included in conventional APA video display controllers, such controllers often have to make such transfers, especially for displaying alphanumeric text.
In particular, such a controller can perform bit-blt transfers relatively efficiently, such as a dedicated bit-processor such as a microprogrammable microprocessor having microcode for performing the bit-blt transfers.
Often incorporates blt transfer hardware. A dedicated integrated circuit microprocessor capable of performing bit-blt transfers is available from Texas Instruments Incorporated of Carrollton, Texas as "TM34010".
It is marketed under the trademark "Graphics System Processor".

【０００６】最近のビデオ・ディスプレイ・システムの
表示画面は、高表示解像度を備えているものがしばしば
ある。たとえば、横１０２４列、縦７６８行のピクセル
の矩形のアレイで構成されたディスプレイを備えたカラ
ー・ビデオ・ディスプレイが、広範囲に入手可能であ
る。このような表示画面は、各々がコンピュータのさま
ざまなプログラムからの情報に対する表示域となること
のできるいくつかの領域に分割することができる。この
ような表示域は通常、形状が矩形であり、従来から「ウ
ィンドウ」と呼ばれている。単一の典型的なウィンドウ
式のビデオ・ディスプレイにおいては、１つのウィンド
ウ表示域はテキストを含むことができ、もう１つのウィ
ンドウ表示域は画像を含むことができ、さらにもう１つ
はマルチカラーの棒グラフを含むことができる。The display screens of modern video display systems often have high display resolutions. For example, color video displays are widely available, including displays composed of a rectangular array of 1024 rows by 768 rows of pixels. Such a display screen can be divided into several areas, each of which can be a display area for information from various programs on the computer. Such a display area is usually rectangular in shape and is conventionally called a "window". In a single typical windowed video display, one window display area can contain text, another window display area can contain images, and yet another is multi-colored. It can include bar charts.

【０００７】ウィンドウ式ビデオ・ディスプレイのウィ
ンドウ表示域が通常矩形の形状をなしているので、バッ
ファへ転送されるソース・ピクセル・データがビットマ
ップに使用されるディスプレイ・ピクセル・データと同
じ深さである場合、原則として、ビデオ・フレーム・バ
ッファへのビット−ｂｌｔ矩形ブロック転送を、ウィン
ドウ・ビデオ・ディスプレイに対するビットマップを構
築するのに使用できる。各ウィンドウ表示域について、
ビット−ｂｌｔ転送は原則として、表示すべき情報を表
すソース・ピクセル・データを含んでいるソース・メモ
リ域から、ディスプレイ上のウィンドウ表示域の目的と
する位置に対応するビデオ・フレーム・バッファ内の位
置に対して行われる。ＡＰＡビデオ・ディスプレイ・コ
ントローラの何らかの専用ビット−ｂｌｔ転送ハードウ
ェアを使用して、ウィンドウ式ビデオ・ディスプレイに
対するビットマップを組み立て、ビットマップを組み立
てるためのプログラミングを簡素化し、組立てプロセス
を高速にすることが望ましい。しかしながら、ソース・
ピクセル・データとビットマップを構成するディスプレ
イ・ピクセル・データとの間の深さの不一致によって、
ウィンドウ式ビデオ・ディスプレイのためにビットマッ
プを組み立てるのにビット−ｂｌｔ転送を使用するのが
妨げられることがしばしばある。Since the window display area of a windowed video display is usually rectangular in shape, the source pixel data transferred to the buffer has the same depth as the display pixel data used for the bitmap. In some cases, in principle, a bit-blt rectangular block transfer to a video frame buffer can be used to build a bitmap for a windowed video display. For each window display area,
Bit-blt transfer is, in principle, from the source memory area containing the source pixel data representing the information to be displayed, in the video frame buffer corresponding to the desired location of the window display area on the display. It is done for a position. Any dedicated bit-blt transfer hardware of the APA video display controller can be used to assemble bitmaps for windowed video displays, simplify programming to assemble bitmaps, and speed up the assembly process. desirable. However, the source
Due to the depth mismatch between the pixel data and the display pixel data that makes up the bitmap,
The use of bit-blt transfers to assemble bitmaps for windowed video displays is often prevented.

【０００８】マルチタスク及びウィンドウ表示機能を備
えたオペレーティング・システムのもとで作動している
コンピュータ・システムは通常、各々がビデオ・ディス
プレイの異なるウィンドウ表示域に表示するための情報
を作成する数種類のアプリケーション・プログラムを一
時に作動させることになる。異なるアプリケーション・
プログラムは一般に、異なる特性を有するソース・ピク
セル・データとして表示情報を符号化する。詳細にいえ
ば、一般にプログラムごとに変化するソース・ピクセル
・データの１つの特性が、ピクセル・データのピクセル
深さになる。たとえば、プログラムの中にはテキスト表
示のみを必要とし、したがって、バイレベル・モノクロ
ーム・ディスプレイに対する１ビットのピクセル深さを
有するピクセル・データとして符号化される表示情報を
作成するものもある。他のアプリケーション・プログラ
ムには、１６色または１６階調のグレーのディスプレイ
を必要とし、それ故、４ビットのピクセル深さを有する
ピクセル・データとして符号化される表示を作成するも
のもある。イメージ・ベースのアプリケーション・プロ
グラムは２５６色のビデオ表示を必要とするので、８ビ
ットの深さのピクセル・データとして符号化された表示
を作成することがある。Computer systems operating under operating systems with multitasking and windowing capabilities typically have several types of information, each producing information for display in different window areas of the video display. You will run the application program at one time. Different applications
Programs generally encode display information as source pixel data having different characteristics. In particular, one characteristic of source pixel data that generally varies from program to program is the pixel depth of the pixel data. For example, some programs only require a textual display, and thus create display information encoded as pixel data with a 1-bit pixel depth for bilevel monochrome displays. Other application programs require a display of 16 colors or 16 shades of gray and therefore create a display encoded as pixel data having a pixel depth of 4 bits. Since image-based application programs require a 256 color video display, they may produce a display encoded as 8-bit deep pixel data.

【０００９】一般に、ＡＰＡビデオ・コントローラの単
一のビットマップに含まれているすべてのピクセル・デ
ータは、同じ深さを有していなければならない。従来の
ＡＰＡビデオ・ディスプレイ・コントローラのビット−
ｂｌｔ転送機能は、原則として、ピクセル・データがビ
ットマップの表示ピクセル・データに必要なピクセル深
さのものである場合に、ソース・ピクセル・データをソ
ース・メモリ域からビデオ・フレーム・バッファのウィ
ンドウ部分へ転送するために使用できるが、ソース・ピ
クセル・データと表示ピクセル・データのピクセル深さ
が異なっている場合には、ソース・ビットマップ間転送
はピクセルごとに実行すべきピクセル・データ深さ変換
ステップを必要とする。上記の「ＴＭＳ３４０１０グラ
フィックス・システム・プロセッサ」マイクロプロセッ
サは、１ビット・オン／オフ深さのソース・ピクセル・
データを、ビット−ｂｌｔ転送操作の際に、２つの色の
各々に対する１、２、４、８、または１６ビットの２色
の宛先ピクセル・データに拡張することができる。２ビ
ットまたはそれ以上の深さのソース・ピクセル・データ
を含んでいるソース・ビットマップ間転送の場合、この
ようなピクセル・データ深さ変換ステップはこれまで、
コンピュータ・システムの中央演算処理装置によって行
われていた。残念ながら、中央演算処理装置は一般に、
ビット−ｂｌｔ転送操作には効率の悪いものであり、特
にある深さのピクセル・データを他の深さのピクセル・
データへ変換するには非効率なものである。Generally, all pixel data contained in a single bitmap of an APA video controller must have the same depth. Bits of conventional APA video display controller-
The blt transfer function, in principle, transfers the source pixel data from the source memory area to the video frame buffer window when the pixel data is of a pixel depth required for the display pixel data of the bitmap. Can be used to transfer to a portion, but if the source pixel data and the display pixel data have different pixel depths, the source-to-bitmap transfer is the pixel data depth that should be performed for each pixel. Requires a conversion step. The "TMS34010 Graphics System Processor" microprocessor above is a 1-bit on / off depth source pixel
The data can be extended to 1, 2, 4, 8, or 16 bits of bicolor destination pixel data for each of the two colors during a bit-blt transfer operation. For source-to-bitmap transfers containing source pixel data of two bits or more in depth, such pixel data depth conversion steps have hitherto been
It was performed by the central processing unit of the computer system. Unfortunately, central processing units are generally
Bit-blt transfer operations are inefficient, especially when pixel data of one depth is transferred to pixel data of another depth.
It is inefficient to convert to data.

【００１０】米国特許明細書第４６８９８０７号はさま
ざまな数のビットによって表されたピクセルを操作でき
るグラフィックス・システムを対象としたものである。
詳細にいえば、グラフィックス・データ処理装置は選択
された長さの透明色コードを検出することができる。グ
ラフィックス・データ処理装置は各ピクセルを表すビッ
トの数と等しい数を記憶するピクセル・サイズ・メモリ
・レジスタを用いている。透明検出論理回路はソース・
イメージ・アレイに対応するカラー・コードを受け取
り、ピクセル・サイズ・データに応答して、選択された
長さの透明カラー・コードを検出する。透明カラー・コ
ードの検出または非検出に基づいて、透明選択論理回路
は、選択されたレジスタ操作にしたがって、宛先データ
または組合せデータのいずれかを選択する。US Pat. No. 4,689,807 is directed to a graphics system capable of manipulating pixels represented by various numbers of bits.
In particular, the graphics data processing device can detect a transparent color code of a selected length. The graphics data processing device uses a pixel size memory register that stores a number equal to the number of bits representing each pixel. Transparent detection logic circuit is source
Receives a color code corresponding to the image array and, in response to the pixel size data, detects a transparent color code of a selected length. Based on the detection or non-detection of the transparent color code, the transparent selection logic circuit selects either the destination data or the combination data according to the selected register operation.

【００１１】米国特許明細書第４６２２５４５号は任意
の形状の領域を定義し、記憶するグラフィックス・シス
テムにおけるイメージの圧縮と操作を対象としたもので
ある。US Pat. No. 4,622,545 is directed to image compression and manipulation in graphics systems that define and store regions of arbitrary shape.

【００１２】米国特許明細書第４６７９０３８号は選択
的４ビットコピー操作を含んでいるバンド・バッファ・
ディスプレイ・システムを対象としたものである。US Pat. No. 4,679,038 discloses a band buffer including a selective 4-bit copy operation.
It is intended for display systems.

【００１３】米国特許明細書第４６８５０７０号はビッ
ト−ｂｌｔを使用したウィンドウがあるグラフィック・
システムを記載している。３次元表現が３次元アレイの
２次元ディスプレイにもたらされ、希望する部分を取り
除いて、下方にある部分を明らかにすることができる。US Pat. No. 4,685,070 describes a windowed graphic using bit-blt.
Describes the system. The three-dimensional representation is brought to a two-dimensional display in a three-dimensional array, where desired parts can be removed to reveal the underlying parts.

【００１４】米国特許明細書第４５５５７７５号はビッ
ト−ｂｌｔを使用して、イメージ・データをコピーする
ことによってウィンドウを操作するグラフィック・シス
テムを記載している。US Pat. No. 4,555,775 describes a graphics system which uses bit-blt to manipulate a window by copying image data.

【００１５】[0015]

【発明が解決しようとする課題】本発明は、ピクセル深
さの変換を効率よく行うことを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to efficiently perform pixel depth conversion.

【００１６】[0016]

【課題を解決するための手段】ピクセル深さを拡張圧縮
を行うためのピクセル深さコンバータで、従来のビット
−ｂｌｔ転送回路とほぼ両立するスピードで多色ウィン
ドウ式ビデオ・ディスプレイを組み立てることを可能と
するに充分な速度で、ピクセル深さ変換を行えるように
し、かつ上述の従来技術の問題を回避するものを発明し
た。A pixel depth converter for expanding and compressing pixel depth, enabling the assembly of multicolor windowed video displays at speeds that are nearly compatible with conventional bit-blt transfer circuits. Has been invented that allows the pixel depth conversion to be performed at a rate sufficient to ensure that the above-mentioned prior art problems are avoided.

【００１７】ピクセル深さの拡張を望む場合に特に好ま
しい、本発明のピクセル深さコンバータはソース・ピク
セル深さを有するソース・ピクセル・データを、ソース
・ピクセル深さとはピクセル深さ変換スケール・ファク
タだけ異なる宛先ピクセル深さを有する宛先ピクセル・
データに変換する。ソース・ピクセル深さは少なくとも
１、２、及び４という値を含む、複数個のピクセル深さ
値の１つに等しい。宛先ピクセル深さは少なくとも２、
４及び８という値を含む、複数個のピクセル深さ値の１
つに等しい。Particularly preferred when it is desired to extend the pixel depth, the pixel depth converter of the present invention provides source pixel data having a source pixel depth, the source pixel depth being a pixel depth conversion scale factor. Destination pixels with different destination pixel depths only
Convert to data. The source pixel depth is equal to one of a plurality of pixel depth values, including values of at least 1, 2, and 4. Destination pixel depth is at least 2,
1 for multiple pixel depth values, including the values 4 and 8
Equal to one.

【００１８】本発明のピクセル深さコンバータはパック
ド・ピクセル・データ・デパッカ回路を含んでいる。パ
ックされたピクセル・データ・デパッカ回路はパックド
・ピクセル・データ並列入力ポート、デパック・ピクセ
ル・データ並列出力ポート、及びデパッカ・シーケンス
化制御信号入力ポートを有している。パックド・ピクセ
ル・データ入力ポートをソース・ピクセル・データ・メ
モリに接続して、ソース・ピクセル・データ・ワードを
メモリから受け取ることができる。各ソース・ピクセル
・データ・ワードはパックド・ピクセル・データ形式を
有しており、ピクセル深さ変換スケール・ファクタに対
応した複数個のデパックド・ピクセル・データ・ワード
要素に分割することができる。各デパックド・ピクセル
・データ・ワード要素は複数個のピクセルに対するソー
ス・ピクセル深さのピクセル・データを含んでおり、複
数個のデパックド・ピクセル・データ・ワード要素サブ
フィールドに分割できる。デパックド・ピクセル・デー
タ並列出力ポートの端子の複数個のグループは、デパッ
クド・ワード要素出力フィールド・サブポートを画定
し、これらのサブポートの各々はピクセル深さ変換スケ
ール・ファクタに対応している。各デパックド・ワード
要素出力フィールド・サブポートの端子は、各々が少な
くとも１個の端子を含んでいる複数個のデパックド・ワ
ード要素出力フィールド・サブポート端子サブセットに
分割できる。デパッカ回路はパックド・ピクセル・デー
タ並列入力ポートでソース・ピクセル・データ・ワード
を受け取り、デパッカ・シーケンス化制御信号入力に印
加されたデパッカ・シーケンス化制御信号に応じて、デ
パッカ・シーケンス化制御信号によって指定されたデパ
ックド・ピクセル・データ出力ポートのデパックド・ワ
ード要素出力フィールド・サブポートを通して、各デー
タワードをデパックド・ピクセル・データ・ワード要素
ごとに順次送り出す。The pixel depth converter of the present invention includes a packed pixel data depacker circuit. The packed pixel data depacker circuit has a packed pixel data parallel input port, a depacked pixel data parallel output port, and a depacker sequencing control signal input port. The packed pixel data input port can be connected to the source pixel data memory to receive the source pixel data word from the memory. Each source pixel data word has a packed pixel data format and can be divided into a plurality of depacked pixel data word elements corresponding to a pixel depth conversion scale factor. Each depacked pixel data word element contains source pixel depth pixel data for a plurality of pixels and can be divided into a plurality of depacked pixel data word element subfields. A plurality of groups of terminals of the depacked pixel data parallel output port define a depacked word element output field subport, each of these subports corresponding to a pixel depth conversion scale factor. The terminals of each depacked word element output field subport can be divided into a plurality of depacked word element output field subport terminal subsets each containing at least one terminal. The depacker circuit receives the source pixel data word at the packed pixel data parallel input port, and in response to the depacker sequencing control signal applied to the depacker sequencing control signal input, by the depacker sequencing control signal. Sends each data word sequentially through each depacked pixel data word element through the depacked word element output field subport of the specified depacked pixel data output port.

【００１９】本発明のピクセル深さコンバータはピクセ
ル・データ変換テーブル記憶回路も含んでいる。ピクセ
ル・データ変換テーブル記憶回路は変換データ・ロード
入力ポート、ロード・データ制御信号入力ポート、複数
個の変換済データ読取り並列出力ポート、及び複数個の
変換テーブル読取りアドレス入力ポートを有している。
各変換テーブル読取りアドレス入力ポートは、変換済デ
ータ読取り並列出力ポートが関連付けられている。ピク
セル・データ変換テーブル記憶回路は変換データ・ロー
ド入力ポートにピクセル・データ変換データを受け取
り、ロードデータ制御信号入力ポートに印加されたロー
ド・データ制御信号によって指定されたデータ・ロード
記憶位置にピクセル・データ変換データを記憶するよう
になされている。ピクセル・データ変換テーブル記憶回
路は、変換テーブル読取りアドレス入力ポートに印加さ
れた変換済データ読取りアドレスによって指定されたデ
ータ読取り記憶位置からの変換済ピクセル・データを、
関連する変換済データ読取り並列出力ポートから読み取
ることができるようになされている。複数個の変換済デ
ータ読取り並列出力ポート及び関連する変換テーブル読
取りアドレス入力ポートは、互いに無関係に効果的に作
動できるので、デパックド・ソース・ピクセル・データ
部分変換索引アドレスをピクセルデータ変換テーブル記
憶回路の複数個の変換テーブル読取りアドレス入力ポー
トに並列に独立して印加し、かつアドレスによって指定
されたデータ読取り記憶位置からの変換済ピクセル・デ
ータを関連する変換済データ読取り並列出力ポートから
並列に効果的に読み取ることができる。The pixel depth converter of the present invention also includes a pixel data conversion table storage circuit. The pixel data conversion table storage circuit has a conversion data load input port, a load data control signal input port, a plurality of converted data read parallel output ports, and a plurality of conversion table read address input ports.
Each translation table read address input port has an associated translated data read parallel output port. The pixel data conversion table storage circuit receives the pixel data conversion data at the conversion data load input port and stores the pixel data at the data load storage location specified by the load data control signal applied to the load data control signal input port. The data conversion data is stored. The pixel data conversion table storage circuit stores the converted pixel data from the data read storage location specified by the converted data read address applied to the conversion table read address input port,
The associated converted data read parallel output port can be read. A plurality of translated data read parallel output ports and associated translation table read address input ports can effectively operate independently of each other, so that the depacked source pixel data partial translation index address can be stored in the pixel data translation table storage circuit. Efficiently apply parallel to multiple conversion table read address input ports independently and in parallel the converted pixel data from the data read storage location specified by the address from the associated converted data read parallel output port. Can be read.

【００２０】本発明のピクセル深さコンバータは複数個
の変換テーブル・アドレス・セレクタ・マルチプレクサ
も含んでいる。各変換テーブル・アドレス・セレクタ・
マルチプレクサは複数個の変換テーブル・アドレス・セ
レクタ・マルチプレクサ・デパックド・ソース・ピクセ
ル・データ部分入力ポート、変換索引アドレス出力ポー
ト、及びアドレス・セレクタ・マルチプレクサ制御信号
入力ポートを有している。変換テーブル・アドレス・セ
レクタ・マルチプレクサの対応するデパックド・ソース
・ピクセル・データ部分入力は、ピクセル深さ変換スケ
ール・ファクタと関連付けられている。デパックド・ソ
ース・ピクセル・データ部分入力ポートの各々は、関連
するピクセル深さ変換スケール・ファクタに対応するデ
パックド・ワード要素出力フィールド・サブポートの対
応するデパックド・ワード要素出力フィールド・サブポ
ート端子サブセットに接続されている。変換テーブル・
アドレス・セレクタ・マルチプレクサの変換索引アドレ
ス出力ポートの各々は、関連する変換テーブル読取りア
ドレス入力ポートに接続されている。アドレス・セレク
タ・マルチプレクサ制御信号入力ポートをスケール・フ
ァクタ選択信号バスに接続し、希望するピクセル深さ変
換スケール・ファクタ及び対応するデパックド・ワード
要素出力フィールド・サブポート端子サブセットを指定
し、希望するピクセル・データ変換のためのデパックド
・ソース・ピクセル・データ部分変換索引アドレスを供
給するスケール・ファクタ選択信号を受け取ることがで
きる。The pixel depth converter of the present invention also includes a plurality of translation table address selector multiplexers. Each conversion table, address selector,
The multiplexer has a plurality of translation table address selector multiplexer depacked source pixel data portion input ports, translation index address output ports, and address selector multiplexer control signal input ports. The corresponding depacked source pixel data portion input of the translation table address selector multiplexer is associated with the pixel depth translation scale factor. Each of the depacked source pixel data portion input ports is connected to a corresponding depacked word element output field subport terminal subset of the depacked word element output field subport corresponding to the associated pixel depth conversion scale factor. ing. Conversion table
Each of the translation index address output ports of the address selector multiplexer is connected to the associated translation table read address input port. Connect the address selector multiplexer control signal input port to the scale factor select signal bus to specify the desired pixel depth conversion scale factor and the corresponding depacked word element output field subport terminal subset to select the desired pixel A scale factor select signal can be received that provides a depacked source pixel data subtranslation index address for data conversion.

【００２１】本発明のピクセル深さコンバータの好まし
いパックド・ピクセル・データ・デパッカ回路は、デー
タ・シフト／フィードバック構成で相互接続されたデー
タ・シフト・マルチプレクサ及びデータ・リターン・レ
ジスタを含んでいる。The preferred packed pixel data depacker circuit of the pixel depth converter of the present invention includes a data shift multiplexer and a data return register interconnected in a data shift / feedback configuration.

【００２２】好ましいパックド・ピクセル・データ・デ
パッカ回路のデータ・シフト・マルチプレクサは、ノー
・シフト・プライマ・シフト・マルチプレクサ・データ
入力ポート、少なくとも第１及び第２のシフト増分シフ
ト・マルチプレクサ・データ入力ポート、シフト・マル
チプレクサ・データ出力ポート、及びシフト増分制御信
号入力ポートを含んでいることが好ましい。さらに好ま
しいのは、データ・シフト・マルチプレクサが第３のシ
フト増分シフト・マルチプレクサ・データ入力ポートを
含んでいることである。各シフト・マルチプレクサ・デ
ータ入力ポートは、複数個のシフト・マルチプレクサ入
力端子を有している。シフト・マルチプレクサ・データ
出力ポートは複数個のシフト・マルチプレクサ出力端子
を有している。データ・シフト・マルチプレクサは選択
されたシフト・マルチプレクサ・データ入力ポートを、
シフト増分制御信号入力ポートに印加されたシフト増分
制御信号に応じて、シフト・マルチプレクサ・データ出
力ポートに接続するようになされている。A preferred packed pixel data depacker circuit data shift multiplexer comprises a no shift primer shift multiplexer data input port, at least first and second shift incremental shift multiplexer data input ports. , A shift multiplexer data output port, and a shift increment control signal input port. Even more preferably, the data shift multiplexer includes a third shift increment shift multiplexer data input port. Each shift multiplexer data input port has a plurality of shift multiplexer input terminals. The shift multiplexer data output port has a plurality of shift multiplexer output terminals. The data shift multiplexer is connected to the selected shift multiplexer data input port
The shift increment control signal is adapted to connect to the shift multiplexer data output port in response to the shift increment control signal applied to the shift increment control signal input port.

【００２３】好ましいパックド・ピクセル・データ・デ
パッカ回路のデータ・リターン・レジスタは、複数個の
リターン・レジスタ・セルを含んでいる。各リターン・
レジスタ・セルはタイプＤタイプのものであり、リター
ン・レジスタ・データ入力端子、リターン・レジスタ・
データ出力端子、及びリターン・レジスタ・セル・クロ
ック信号入力端子を有していることが好ましい。データ
・リターン・レジスタはリターン・レジスタ・セルのリ
ターン・レジスタ・セル・クロック信号入力端子に接続
されており、リターン・レジスタ・クロック信号入力ポ
ートへリターン・レジスタ・クロック信号を印加するこ
とによって、リターン・レジスタ・セルの入力端子に存
在するデータがセルにロードされるようになっているこ
とが好ましい。The data return register of the preferred packed pixel data depacker circuit includes a plurality of return register cells. Each return
The register cell is of type D type and includes a return register data input terminal, a return register
It preferably has a data output terminal and a return register cell clock signal input terminal. The data return register is connected to the return register cell clock signal input terminal of the return register cell and returns by applying the return register clock signal to the return register clock signal input port. Preferably the data present at the input terminal of the register cell is loaded into the cell.

【００２４】好ましいパックド・ピクセル・データ・デ
パッカ回路のデータ・リターン・レジスタの各リターン
・レジスタ・データ入力端子は、デパッカ回路のデータ
・シフト・マルチプレクサの対応するシフト・マルチプ
レクサ出力端子に接続されている。データ・シフト・マ
ルチプレクサのノー・シフト・プライマ・シフト・マル
チプレクサ・データ入力ポートは、好ましいパックド・
ピクセル・データ・デパッカ回路のパックド・ピクセル
・データ並列入力ポートを構成している。Each return register data input terminal of the data return register of the preferred packed pixel data depacker circuit is connected to a corresponding shift multiplexer output terminal of the data shift multiplexer of the depacker circuit. . The data shift multiplexer's no shift primer shift multiplexer data input port is
It constitutes the packed pixel data parallel input port of the pixel data depacker circuit.

【００２５】好ましいパックド・ピクセル・データ・デ
パッカ回路のデータ・シフト・マルチプレクサの第１シ
フト増分入力ポートのシフト・マルチプレクサ・データ
入力端子は、第１シフト増分シフト位置の態様でデータ
・リターン・レジスタのリターン・レジスタ出力端子に
接続されているので、作動時に、第１シフト増分シフト
・マルチプレクサ入力ポートがシフト・マルチプレクサ
・データ出力ポートに接続されている場合に、リターン
・レジスタ出力端子に現れるデータ・ワードの少なくと
も１部が、第１シフト増分だけシフトされたシフト・マ
ルチプレクサ・データ出力ポートに現れるようになって
いる。第２シフト増分データ入力ポートのシフト・マル
チプレクサ入力端子は、第２シフト増分シフト位置の態
様でデータ・リターン・レジスタのリターン・レジスタ
出力端子に接続されているので、作動時に、第２シフト
増分シフト・マルチプレクサ入力ポートがシフト・マル
チプレクサ出力ポートに接続されている場合に、リター
ン・レジスタ出力端子に現れるデータ・ワードの少なく
とも１部が、第２シフト増分だけシフトされたシフト・
マルチプレクサ出力ポートに現れるようになっている。The shift multiplexer data input terminal of the first shift increment input port of the data shift multiplexer of the preferred packed pixel data depacker circuit is connected to the data return register in the manner of a first shift increment shift position. Connected to the return register output terminal, so that in operation, the data word that appears at the return register output terminal when the first shift increment shift multiplexer input port is connected to the shift multiplexer data output port. Of at least one of the two appears at the shift multiplexer data output port shifted by the first shift increment. The shift multiplexer input terminal of the second shift incremental data input port is connected to the return register output terminal of the data return register in the manner of a second shift incremental shift position so that, in operation, the second shift incremental shift At least a portion of the data word appearing at the return register output terminal is shifted by a second shift increment when the multiplexer input port is connected to the shift multiplexer output port;
It appears on the multiplexer output port.

【００２６】第１シフト増分は第２シフト増分と異なっ
ている。たとえば、第１シフト増分は右へ４位置のもの
となり、第２シフト増分は右へ８位置のものとなること
ができる。シフト・マルチプレクサ・データ出力ポート
のシフト・マルチプレクサ出力端子の少なくともデパッ
クド・ピクセル・データ部分は、パックド・ピクセル・
データ・デパッカ回路のデパックド・ピクセル・データ
並列出力ポートの端子に接続されている。The first shift increment is different than the second shift increment. For example, the first shift increment may be for the 4 position to the right and the second shift increment may be for the 8 position to the right. At least the depacked pixel data portion of the shift multiplexer output terminal of the shift multiplexer data output port is packed pixel
It is connected to the terminal of the depacked pixel data parallel output port of the data depacker circuit.

【００２７】本発明のピクセル深さコンバータの好まし
いピクセル・データ変換テーブル記憶回路は、複数個の
変換テーブル・レジスタ及び複数個の変換テーブル・リ
ードアウト・マルチプレクサを含んでいる。The preferred pixel data conversion table storage circuit of the pixel depth converter of the present invention includes a plurality of conversion table registers and a plurality of conversion table readout multiplexers.

【００２８】好ましいピクセル・データ変換テーブル記
憶回路の各変換テーブル・レジスタは、複数個のレジス
タ入力端子と同じ個数のレジスタ出力端子を有してい
る。各種の変換テーブル・レジスタにおけるレジスタ入
力端子の対応する端子が並列に接続され、ピクセル・デ
ータ変換テーブル記憶回路の変換データ・ロード入力ポ
ートを形成することが好ましい。このような変換テーブ
ル・レジスタの各々は、変換テーブル・ロード・レジス
タ制御信号入力端子を有していることが好ましい。好ま
しい変換テーブル・レジスタの変換テーブル・ロード・
レジスタ制御信号入力端子は全体として、ピクセル・デ
ータ変換テーブル記憶回路のロード・データ制御信号入
力ポートを構成する。変換テーブル・レジスタのレジス
タ出力端子はグループ化され、複数個の変換テーブル項
目有効レジスタ出力端子グループを画定するのが好まし
い。Each conversion table register of the preferred pixel data conversion table storage circuit has the same number of register output terminals as the plurality of register input terminals. The corresponding terminals of the register input terminals in the various conversion table registers are preferably connected in parallel to form the conversion data load input port of the pixel data conversion table storage circuit. Each such conversion table register preferably has a conversion table load register control signal input terminal. Translation table load of preferred translation table register
The register control signal input terminal as a whole constitutes a load data control signal input port of the pixel data conversion table storage circuit. The register output terminals of the translation table register are preferably grouped to define a plurality of translation table entry valid register output terminal groups.

【００２９】好ましいピクセル・データ変換テーブル記
憶回路の各変換テーブル・リードアウト・マルチプレク
サは、複数個の変換テーブル・マルチプレクサ・データ
入力ポート、変換テーブル・マルチプレクサ・データ出
力ポート、及び変換テーブルリードアウト・マルチプレ
クサ有効レジスタ選択制御入力ポートを有している。各
好ましい変換テーブル・リードアウト・マルチプレクサ
の変換テーブル・リードアウト・マルチプレクサ有効レ
ジスタ選択制御入力ポートは、ピクセル・データ変換テ
ーブル記憶回路の変換テーブル読取りアドレス入力ポー
トを構成する。このような好ましい変換テーブル・リー
ドアウト・マルチプレクサの各々の変換テーブル・マル
チプレクサ・データ出力ポートは、ピクセル深さ変換テ
ーブル記憶回路の変換済データ読取り並列出力ポートを
構成する。複数個の変換テーブル・リードアウト・マル
チプレクサの変換テーブル・マルチプレクサ・データ入
力ポートの対応するポートは、レジスタ出力端子の関連
する変換テーブル項目有効レジスタ出力端子グルーピン
グに並列に接続され、変換テーブル・リードアウト・マ
ルチプレクサが変換テーブル・レジスタのレジスタ出力
端子の有効レジスタ出力端子グループに現れるピクセル
・データ変換データを効果的に、独立して読み取れるよ
うにする。Each conversion table readout multiplexer of the preferred pixel data conversion table storage circuit comprises a plurality of conversion table multiplexer data input ports, a conversion table multiplexer data output port, and a conversion table readout multiplexer. It has a valid register selection control input port. The conversion table read-out multiplexer valid register select control input port of each preferred conversion table read-out multiplexer constitutes the conversion table read address input port of the pixel data conversion table storage circuit. The conversion table multiplexer data output port of each such preferred conversion table read-out multiplexer constitutes the converted data read parallel output port of the pixel depth conversion table storage circuit. Corresponding ports of multiple conversion table readout multiplexers conversion table multiplexer data input ports are connected in parallel to the relevant conversion table item valid register output terminal groupings of register output terminals, and conversion table readout Allows the multiplexer to effectively and independently read the pixel data conversion data appearing in the valid register output terminal group of the register output terminals of the conversion table register.

【００３０】もっとも好ましいのは、ピクセル・データ
変換テーブル記憶回路が４つの３２ビット変換テーブル
・レジスタ、及び４つの変換テーブル・リードアウト・
マルチプレクサを含んでいることである。各変換テーブ
ル・リードアウト・マルチプレクサが８ビット幅である
ことがもっとも好ましく、かつ１６の変換テーブル・マ
ルチプレクサ・データ入力ポートを有していることが好
ましい。４つの変換テーブル・レジスタの合計１２８個
のレジスタ出力端子がグループ化され、各々が８つのレ
ジスタ出力端子の１６の変換テーブル項目有効レジスタ
出力端子グループを画定するのが好ましい。Most preferably, the pixel data conversion table storage circuit has four 32-bit conversion table registers and four conversion table readouts.
That is, it includes a multiplexer. Most preferably, each conversion table readout multiplexer is 8 bits wide and preferably has 16 conversion table multiplexer data input ports. A total of 128 register output terminals of the four translation table registers are preferably grouped, each defining 16 translation table entry valid register output terminal groups of eight register output terminals.

【００３１】本発明のピクセル深さコンバータの他の好
ましいピクセル・データ変換テーブル記憶回路は、複数
個の変換テーブル・ランダム・アクセス・メモリ（「Ｒ
ＡＭ」）回路を含んでいる。このような変換テーブル・
ランダム・アクセス・メモリ回路の各々は、変換テーブ
ルＲＡＭロード・データ入力ポート、変換テーブルＲＡ
Ｍ読取りデータ出力ポート、及び変換テーブルＲＡＭア
ドレス／制御入力ポートを有している。変換テーブル・
ランダム・アクセス・メモリ回路の変換テーブルＲＡＭ
ロード・データ入力ポートは並列に接続され、ピクセル
・データ変換テーブル記憶回路の変換データ・ロード入
力ポートを構成するのが好ましい。各変換テーブル・ラ
ンダム・アクセス・メモリ回路の変換テーブルＲＡＭア
ドレス／制御入力ポートは、ロード・データ・アドレス
／制御入力端子を含んでいる。変換テーブル・ランダム
・アクセス・メモリ回路のロード・データ制御信号入力
端子は、並列に接続され、ピクセル・データ変換テーブ
ル記憶回路のロード・データ制御信号入力ポートを構成
するのが好ましい。好ましい変換テーブル・ランダム・
アクセス・メモリ回路の各変換テーブルＲＡＭ読取りデ
ータ出力ポートは、ピクセル・データ変換テーブル記憶
回路の変換済データ読取り並列出力ポートを構成する。
各変換テーブルＲＡＭアドレス／制御入力ポートは、好
ましいピクセル・データ変換テーブル記憶回路の変換済
データ読取りアドレス入力ポートを構成する読取りデー
タ・アドレス／制御信号入力端子を含んでいる。複数個
の変換テーブル・ランダム・アクセス・メモリ回路を、
同一のピクセル・データ変換データとほぼ同時に並列に
ロードでき、かつほぼ同時に、個別に、効果的に、しか
も互いに無関係に読み取ることができる。Another preferred pixel data conversion table storage circuit of the pixel depth converter of the present invention is a plurality of conversion table random access memories ("R").
AM ") circuit. Such a conversion table
Each of the random access memory circuits has a conversion table RAM load data input port and a conversion table RA.
It has an M read data output port and a translation table RAM address / control input port. Conversion table
Random access memory circuit conversion table RAM
The load data input ports are preferably connected in parallel to form the conversion data load input port of the pixel data conversion table storage circuit. The translation table RAM address / control input port of each translation table random access memory circuit includes a load data address / control input terminal. The load data control signal input terminals of the conversion table random access memory circuit are preferably connected in parallel to form a load data control signal input port of the pixel data conversion table storage circuit. Preferred translation table random
Each conversion table RAM read data output port of the access memory circuit constitutes a converted data read parallel output port of the pixel data conversion table storage circuit.
Each conversion table RAM address / control input port includes a read data address / control signal input terminal which constitutes the converted data read address input port of the preferred pixel data conversion table storage circuit. Multiple conversion table random access memory circuits,
The same pixel data conversion data can be loaded in parallel at about the same time and can be read at about the same time, individually, effectively, and independently of each other.

【００３２】特に平面抽出に合わせた本発明のピクセル
深さコンバータは、ソース・ピクセル深さを有するソー
ス・ピクセル・データを、ソース・ピクセル深さとピク
セル深さ変換スケール・ファクタだけ異なる宛先ピクセ
ル深さを有する宛先ピクセル・データに変換する。ソー
ス・ピクセル深さは、少なくとも２、４及び８という値
を含む複数個のピクセル深さ値の１つと等しい。宛先ピ
クセル深さは、少なくとも１、２及び４という値を含む
複数個のピクセル深さ値の１つと等しい。The pixel depth converter of the present invention, specifically adapted for plane extraction, provides source pixel data having a source pixel depth with a destination pixel depth that differs by a source pixel depth and a pixel depth conversion scale factor. To the destination pixel data with. The source pixel depth is equal to one of a plurality of pixel depth values including values of at least 2, 4 and 8. The destination pixel depth is equal to one of a plurality of pixel depth values including values of at least 1, 2 and 4.

【００３３】平面抽出のための本発明のピクセル深さコ
ンバータは、カスケード方式で接続された複数個の奇偶
ライン・セレクタ・マルチプレクサを含んでいる。各奇
偶ライン・セレクタ・マルチプレクサは奇数パリティ入
力ポート、偶数パリティ入力ポート、選択パリティ出力
ポート及びパリティ選択制御信号入力ポートを有する２
対１マルチプレクサである。The pixel depth converter of the present invention for plane extraction includes a plurality of odd-even line selector multiplexers connected in a cascade fashion. Each odd-even line selector multiplexer has an odd parity input port, an even parity input port, a selected parity output port, and a parity selection control signal input port.
It is a one-to-one multiplexer.

【００３４】平面抽出のための本発明のピクセル深さコ
ンバータの第１段奇偶ライン・セレクタ・マルチプレク
サを、ソース・ピクセル・データ・バスによってソース
・ピクセル・データ・メモリに接続し、メモリからソー
ス・ピクセル・データ・ワードを受け取ることができ
る。第１段奇偶ライン・セレクタ・マルチプレクサの奇
数パリティ入力ポートの入力端子のそれぞれは、奇数パ
リティ・ビット位置インデックスを有するソース・ピク
セル・データ・バスの１つおきのラインに接続される。
第１段奇偶ライン・セレクタ・マルチプレクサの偶数パ
リティ入力ポートの入力端子のそれぞれは、偶数パリテ
ィ・ビット位置インデックスを有するソース・ピクセル
・データ・バスの１つおきのラインに接続される。第１
段奇偶ライン・セレクタ・マルチプレクサ以降の各奇偶
ライン・セレクタ・マルチプレクサの奇数パリティ入力
ポートの入力端子のそれぞれは、奇数パリティ・ビット
位置インデックスを有する直前の奇偶ライン・セレクタ
・マルチプレクサの選択パリティ出力ポートの１つおき
の出力端子に接続される。第１段奇偶ライン・セレクタ
・マルチプレクサ以降の各奇偶ライン・セレクタ・マル
チプレクサの偶数パリティ入力ポートの入力端子のそれ
ぞれは、偶数パリティ・ビット位置インデックスを有す
る直前の奇偶ライン・セレクタ・マルチプレクサの選択
パリティ出力ポートの１つおきの出力端子に接続され
る。奇偶ライン・セレクタ・マルチプレクサのパリティ
選択制御信号入力ポートは、ピクセル深さコンバータの
平面選択制御ワード信号入力ポートを構成する。The first stage odd-even line selector multiplexer of the pixel depth converter of the present invention for plane extraction is connected to the source pixel data memory by the source pixel data bus and from memory to source. A pixel data word can be received. Each of the input terminals of the odd parity input port of the first stage odd-even line selector multiplexer is connected to every other line of the source pixel data bus having an odd parity bit position index.
Each of the input terminals of the even parity input ports of the first stage odd-even line selector multiplexer is connected to every other line of the source pixel data bus having an even parity bit position index. First
Each of the input terminals of the odd-parity input ports of each odd-even line-selector multiplexer after the stage odd-even line-selector multiplexer is connected to the selected parity output port of the previous odd-even line-selector multiplexer having an odd parity bit position index. Connected to every other output terminal. Each of the input terminals of the even-parity input ports of each odd-even line selector multiplexer after the first-stage odd-even line selector multiplexer has a selected parity output of the immediately preceding odd-even line selector multiplexer having an even parity bit position index. Connected to every other output terminal of the port. The parity select control signal input port of the odd-even line selector multiplexer constitutes the plane select control word signal input port of the pixel depth converter.

【００３５】平面抽出のための本発明のピクセル深さコ
ンバータは、複数個のステージ選択マルチプレクサも含
んでいる。各ステージ選択マルチプレクサは複数個のス
テージ選択マルチプレクサ・データ入力ポート、ステー
ジ選択マルチプレクサ・データ出力ポート、及びステー
ジ選択制御信号入力ポートを有している。ステージ選択
マルチプレクサのステージ選択マルチプレクサ・データ
入力ポートの入力端子のそれぞれは、作動時に、ステー
ジ選択マルチプレクサのステージ選択制御信号入力ポー
トに印加されたステージ選択制御信号によって指定され
た奇偶ライン・セレクタ・マルチプレクサの１つの選択
パリティ出力の出力端子におけるデータが、ステージ選
択マルチプレクサの１つまたは複数のステージ選択マル
チプレクサ出力ポートの対応する番号の出力端子に現れ
るような態様で、奇偶ライン・セレクタ・マルチプレク
サの選択パリティ出力ポートの出力端子に接続される。The pixel depth converter of the present invention for plane extraction also includes a plurality of stage select multiplexers. Each stage selection multiplexer has a plurality of stage selection multiplexer / data input ports, a stage selection multiplexer / data output port, and a stage selection control signal input port. Each of the input terminals of the stage select multiplexer data input port of the stage select multiplexer is, when activated, a Select parity output of odd-even line selector multiplexer in such a way that data at the output terminal of one select parity output appears at the corresponding numbered output terminals of one or more stage select multiplexer output ports of the stage select multiplexer. Connected to the output terminal of the port.

【００３６】平面抽出のための本発明の好ましいピクセ
ル深さコンバータは抽出データ・コンソリデータ回路を
含んでいる。好ましい抽出データ・コンソリデータ回路
は多段データ・コンソリデータ先入れ先出し（ＦＩＦ
Ｏ）装置を含んでいる。データ・コンソリデータ先入れ
先出し（「ＦＩＦＯ」）装置は並列ロードＦＩＦＯデー
タ入力ポート、クリア選択ステージ制御信号入力ポー
ト、ソース・ビット・パー・ピクセル制御信号入力ポー
ト、及び複数個のＦＩＦＯ読取りデータ出力ポートを有
していることが好ましい。各ＦＩＦＯ読取りデータ出力
ポートは、ＦＩＦＯステージのデータ・ワードの少なく
ともデータ・ワード部分を読み取るために、ＦＩＦＯス
テージの対応するものに接続されている。好ましい抽出
データ・コンソリデータ回路は複数個のデータ統合入力
ポート、統合データ出力ポート及びデータ統合グループ
制御信号入力ポートを有するデータ・コンソリデータ・
マルチプレクサも含んでいる。データ統合入力ポートの
各々は、作動時に、データ・コンソリデータ・マルチプ
レクサのデータ統合グループ選択制御信号入力ポートに
印加されたソース・ビット・パー・ピクセル制御信号に
よって指定されたデータ・コンソリデータ先入れ先出し
装置にロードされた１つまたは複数の連続したデータ・
ワードの少なくともデータ・ワード部分が、抽出データ
・コンソリデータ回路のデータ・コンソリデータ・マル
チプレクサの統合データ出力に、統合された形式で現れ
るような態様で、１つまたは複数のＦＩＦＯ読取りデー
タ出力ポートのデータ統合グループの統合出力端子に接
続されている。The preferred pixel depth converter of the present invention for plane extraction includes an extraction data consolidator circuit. The preferred extracted data consolidator circuit is a multi-stage data consolidator first in first out (FIF).
O) Includes equipment. A data consolidator first in first out ("FIFO") device has a parallel load FIFO data input port, a clear select stage control signal input port, a source bit per pixel control signal input port, and multiple FIFO read data output ports. It is preferable that Each FIFO read data output port is connected to a corresponding one of the FIFO stages for reading at least the data word portion of the data words of the FIFO stage. A preferred extract data consolidator circuit is a data consolidator having a plurality of data merge input ports, a merge data output port and a data merge group control signal input port.
It also includes a multiplexer. Each of the data consolidation input ports, when activated, is connected to the data consolidation data first in first out device specified by the source bit per pixel control signal applied to the data consolidation group select control signal input port of the data consolidation data multiplexer. One or more contiguous data loaded
One or more of the FIFO read data output ports in such a manner that at least the data word portion of the word appears in an integrated form at the integrated data output of the data consolidator multiplexer of the extract data consolidator circuit. It is connected to the integrated output terminal of the data integration group.

【００３７】好ましいのは、本発明のピクセル深さコン
バータが短い深さのソース・ピクセル・データ・ワード
を長い深さの宛先ピクセル・データ・ワードに変換でき
るピクセル拡張回路と、ピクセル・データの選択された
「平面」を長い深さのソース・ピクセル・データ・ワー
ドから抽出して、短い深さの宛先ピクセル・データ・ワ
ードを形成できる平面抽出回路の両方を含んでいること
である。Preferably, the pixel depth converter of the present invention is capable of converting a short depth source pixel data word into a long depth destination pixel data word, and pixel data selection. It includes both plane extraction circuits capable of extracting a stored "plane" from a long depth source pixel data word to form a short depth destination pixel data word.

【００３８】変換速度を最適化するために、本発明のピ
クセル拡張回路と、本発明の平面抽出回路を、並列に接
続することができる。グラフィックス・コントローラに
接続されたデータ・マルチプレクサを使用して、ピクセ
ル深さ拡張が適当なのか、ピクセル深さ圧縮が適当なの
かに応じて、ピクセル拡張回路か平面抽出回路のいずれ
かへ、ソース・ピクセル・データ・ワードを送ることが
できる。In order to optimize the conversion speed, the pixel expansion circuit of the present invention and the plane extraction circuit of the present invention can be connected in parallel. A data multiplexer connected to the graphics controller is used to source to either the pixel expansion circuit or the plane extraction circuit, depending on whether pixel depth expansion or pixel depth compression is appropriate. -Pixel data words can be sent.

【００３９】代替策として、アプリケーションによって
は、本発明のピクセル拡張回路を本発明の平面抽出回路
と直列に接続し、ピクセル拡張回路が平面抽出回路に先
行するようにすることが有利なこともある。このような
直列構成においては、ピクセル拡張回路及び平面抽出回
路の各々と並列に、切換え可能なパス・スルー・データ
・パスを設け、両方の回路を選択的に迂回できるように
することが好ましい。平面抽出は−他のものなしに−ソ
ース・ピクセル・データ・ワードを変換できる値を、元
のソース・ワードに組み込まれた値に制限し、抽出でき
るようにする。所与のソース・ピクセル・データ・ワー
ドを変換できる値に対する制限は、アプリケーションに
よっては不利になる。平面抽出のこの制限は本発明の平
面抽出操作を、本発明による適当なピクセル深さ拡張操
作に先行させることによって、効果的に解決される。有
効なピクセル深さ拡張操作によって、ユーザ選択可能な
値を拡張されたソース・ピクセル・データ・ワードに組
み込むことが可能となり、この組み込まれたユーザ選択
可能な値を次いで、以降の平面抽出操作において選択的
に抽出することができる。好ましいこのような実施例に
おいて、所与のソース・ピクセル深さのソース・ピクセ
ル・データ・ワードを、宛先ピクセル・データ・ワード
に対するソース・ピクセル・データ・ワードの任意のユ
ーザ選択可能なマッピングによるピクセル深さ変換スケ
ール・ファクタだけソース・ピクセル深さよりも小さい
宛先ピクセル・データ・ワードに変換できる。２つの連
続したピクセル深さ変換操作がこのような実施例には必
要であり、これは単一のピクセル深さ拡張または平面抽
出に対する全体的な変換時間を増加させるものである
が、変換時間の増加は多くのアプリケーションにおいて
受け入れられるものである。As an alternative, it may be advantageous in some applications to connect the pixel expansion circuit of the invention in series with the plane extraction circuit of the invention, so that the pixel expansion circuit precedes the plane extraction circuit. . In such a serial configuration, it is preferable to provide a switchable pass-through data path in parallel with each of the pixel expansion circuit and the plane extraction circuit so that both circuits can be selectively bypassed. Planar extraction-without anything else-restricts the values that can convert a source pixel data word to those embedded in the original source word so that it can be extracted. Limitations on the values that a given source pixel data word can be converted can be disadvantageous in some applications. This limitation of plane extraction is effectively overcome by preceding the plane extraction operation of the present invention with a suitable pixel depth expansion operation according to the present invention. A valid pixel depth expansion operation allows the user-selectable value to be incorporated into the expanded source pixel data word, which is then included in subsequent plane extraction operations. It can be selectively extracted. In a preferred such embodiment, a source pixel data word of a given source pixel depth is converted into pixels by any user-selectable mapping of the source pixel data word to the destination pixel data word. It can be translated to a destination pixel data word that is smaller than the source pixel depth by the depth transform scale factor. Two consecutive pixel depth conversion operations are required for such an embodiment, which increases the overall conversion time for a single pixel depth extension or plane extraction, but The increase is acceptable in many applications.

【００４０】本発明の単一の好ましいピクセル深さコン
バータは多数の異なるピクセル深さ変換スケール・ファ
クタに対するピクセル深さ変換を行うことができる。こ
のような好ましいピクセル深さコンバータは、その機能
に比較してコンパクトなディジタル回路として実現でき
る。本発明のピクセル深さコンバータを実施する回路
は、集積回路として実現されることが好ましい。The single preferred pixel depth converter of the present invention is capable of performing pixel depth conversion for a number of different pixel depth conversion scale factors. Such a preferred pixel depth converter can be implemented as a compact digital circuit in comparison to its function. The circuit implementing the pixel depth converter of the present invention is preferably implemented as an integrated circuit.

【００４１】本発明の好ましい実施例によれば、テーブ
ル索引機構をグラフィックス・ディスプレイ・システム
に利用して、ソース・ビデオ・メモリ領域から宛先ビデ
オ・メモリ領域へのビット−ｂｌｔ転送を行った場合
に、ソース領域のピクセル深さからのピクセル・データ
を宛先領域のピクセル深さに変換することができる。In accordance with a preferred embodiment of the present invention, the table indexing mechanism is utilized in a graphics display system to perform a bit-blt transfer from a source video memory area to a destination video memory area. In addition, pixel data from the source region pixel depth can be converted to the destination region pixel depth.

【００４２】本発明のピクセル深さコンバータの好まし
い実施例によって、ソース・ビデオ・メモリ領域から宛
先ビデオ・メモリ領域へのビット−ｂｌｔ転送を行った
場合に、ビデオ・ディスプレイ・コントローラがピクセ
ル深さの自動的な調整を達成できるようになる。好まし
いのは、ピクセル・データ・コンバータがピクセル深さ
の拡張及び圧縮の両方のための回路を含んでいることで
ある。ピクセル深さを拡張する場合、適切な深さの項目
がすべてのソース・ピクセル値に対して記憶される索引
テーブルを、コンバータが含んでいることが好ましい。
本発明の好ましい実施例による索引テーブルを使用して
ピクセル深さを圧縮する場合、索引テーブルは一般に、
多数の異なるソース・ピクセル・データ・ワードに対す
るテーブルにおけるのと同じ値を有しているが、これは
宛先ピクセル値よりも多くのソース・ピクセル値がある
ことがあるからである。The preferred embodiment of the pixel depth converter of the present invention allows the video display controller to control the pixel depth of a bit-blt transfer from the source video memory area to the destination video memory area. You will be able to achieve automatic adjustment. Preferably, the pixel data converter includes circuitry for both pixel depth expansion and compression. When extending the pixel depth, the converter preferably includes an index table in which entries of the appropriate depth are stored for all source pixel values.
When using the look-up table according to the preferred embodiment of the present invention to compress pixel depth, the look-up table is generally:
It has the same value in the table for a number of different source pixel data words, since there may be more source pixel values than destination pixel values.

【００４３】本発明の好ましい実施例は、ウィンドウ機
能を備えたビット−ｂｌｔコントローラを有するコンピ
ュータ・グラフィックス・システムを提供するが、この
システムはビット−ｂｌｔコントローラが使用するデー
タ・パスにおいて、低い深さのピクセルから高い深さの
ピクセルへ拡張し、また高い深さのピクセルから低い深
さのピクセルへ圧縮するためのピクセル深さコンバータ
を含んでいる。ビット−ｂｌｔコントローラがアクセス
するすべてのビットマップに対して、ピクセル当たりの
ビットで関連するピクセル深さがある。２つのビットマ
ップの間でビット−ｂｌｔ転送が生じるたびに、２つの
ビットマップの深さが比較され、ソース・ピクセル値が
変換されて、宛先ピクセル深さと一致するようになる。The preferred embodiment of the present invention provides a computer graphics system having a bit-blt controller with windowing, which system has a low depth in the data path used by the bit-blt controller. Pixel Depth Converter for expanding from depth pixels to high depth pixels and compressing from high depth pixels to low depth pixels. Bit-For all bitmaps accessed by the blt controller, there is an associated pixel depth in bits per pixel. Each time a bit-blt transfer occurs between two bitmaps, the depths of the two bitmaps are compared and the source pixel value is transformed to match the destination pixel depth.

【００４４】宛先ピクセルよりも低い深さを有するソー
ス・ピクセルによるビット−ｂｌｔ転送を行う場合、ピ
クセル拡張が必要となる。ピクセル深さコンバータはす
べての取り得るソース・ピクセル値に対する項目を含ん
でいるピクセル深さ変換テーブルを含んでいることが好
ましい。たとえば、ピクセル当たり４ビットのビットマ
ップの場合、ピクセル深さ変換テーブルは１６の項目を
含むことになる。各項目は宛先ピクセル値と同じ数のビ
ットを有している。ビット−ｂｌｔ転送の際に、各ソー
ス・ピクセルはテーブルの項目に対するオフセット・ア
ドレス値として使用される。このようにアドレスされた
項目は、新しい宛先ピクセル値として使用される。この
ようなピクセル深さ変換テーブルを使用することによっ
て、任意の高い深さの宛先ピクセル値に対する任意の低
い深さのソース・ピクセル値の有効な任意のマッピング
が可能となる。For bit-blt transfers with source pixels that have a lower depth than the destination pixel, pixel extension is required. The pixel depth converter preferably includes a pixel depth conversion table containing entries for all possible source pixel values. For example, for a 4 bit per pixel bitmap, the pixel depth conversion table would contain 16 entries. Each item has the same number of bits as the destination pixel value. In a bit-blt transfer, each source pixel is used as an offset address value for a table entry. The item thus addressed is used as the new destination pixel value. The use of such a pixel depth translation table allows for any valid mapping of source pixel values of arbitrary low depth to destination pixel values of arbitrary high depth.

【００４５】経済的な理由から、アプリケーションによ
っては、ピクセル深さ変換テーブルの完全な融通性を制
限することが好ましいことがある。たとえば、ソース・
ピクセル値を定数値に付加して「これを充填し」、宛先
ピクセル深さと一致させることもできる。ソース・ピク
セル値と宛先位置からの以前のピクセル値の両方の関数
として新しい宛先ピクセル値を生成する、より精巧なマ
ッピング手法を使用することもできる。このようなソー
ス／前宛先ピクセル値マッピング手法によって、たとえ
ば、透過性ないし透明性をシミュレートすることが可能
となる。このようなマッピング手法をさらにイメージの
非別名化に使用することもできるが、この場合、いわゆ
る「ミニ・マックス・アルゴリズム」がソース・ピクセ
ル値と以前の宛先ピクセル値の関数として、宛先の色と
輝度を生成する。For economic reasons, it may be desirable in some applications to limit the full flexibility of the pixel depth conversion table. For example, the source
Pixel values can also be added to a constant value to "fill it" to match the destination pixel depth. More sophisticated mapping techniques may also be used that generate a new destination pixel value as a function of both the source pixel value and the previous pixel value from the destination location. Such a source / pre-destination pixel value mapping approach makes it possible, for example, to simulate transparency. Such a mapping technique can also be used for image dealiasing, in which case the so-called "mini-max algorithm" uses the destination color as a function of the source pixel value and the previous destination pixel value. Generates brightness.

【００４６】宛先ピクセルよりも大きなビット深さを有
するソース・ピクセルによるビット−ｂｌｔ転送を行う
場合、ピクセル圧縮が必要となる。この場合も、ピクセ
ル深さ変換をピクセル深さ変換索引テーブルによって行
うことができるが、個のテーブルはソース・ピクセル値
当たり１つの項目を有しており、各項目は宛先ピクセル
と同じ深さを有している。ピクセル拡張の場合と同様
に、直接テーブル索引以外の実施形態が可能である。た
とえば、宛先ピクセルの平面をソース・ピクセルの平面
の１つから抽出することができる。ピクセル拡張と同
様、宛先ピクセル値をソース・ピクセル値と宛先位置か
らの以前のピクセル値の関数とし、ソース・ピクセルと
宛先ピクセルのより精巧な混合を可能とすることができ
る。Pixel compression is required when doing a bit-blt transfer with a source pixel that has a larger bit depth than the destination pixel. Again, the pixel depth conversion can be done by the Pixel Depth Conversion Lookup Table, but the tables have one entry per source pixel value, each entry having the same depth as the destination pixel. Have As with pixel extension, embodiments other than direct table lookups are possible. For example, the plane of the destination pixel can be extracted from one of the planes of the source pixel. Similar to pixel extension, the destination pixel value can be a function of the source pixel value and the previous pixel value from the destination location, allowing a more elaborate mix of source and destination pixels.

【００４７】ウィンドウ形式のディスプレイ・システム
がさらに広範に使用されるようになると、さまざまなピ
クセル深さの領域を効率的に組み合わせる手段が望まれ
るようになる。本発明によるビット−ｂｌｔ転送中に、
ディスプレイ・コントローラに利用できる自動的にピク
セル拡張とピクセル圧縮を行う機能は、ウィンドウ表示
機能を大幅にスピードアップし、中央演算処理装置を他
のタスクに自由に使えるようにする。As window-based display systems become more widely used, a means of efficiently combining regions of varying pixel depth becomes desirable. During the bit-blt transfer according to the invention,
The automatic pixel expansion and compression features available to the display controller significantly speed up windowing capabilities, freeing the central processing unit for other tasks.

【００４８】[0048]

【実施例】図１において、コンピュータ・ワークステー
ション２は３２ビット幅のデータ・バス６及びアドレス
／制御バス８に接続されたマイクロプロセッサ４を含ん
でいる。データ・バス６及びアドレス／制御バス８に
は、読取り専用メモリ１０、読み書きメモリ１２、及び
グラフィックス・コントローラ１４も接続されている。
双方向バッファ１６がデータ・バス６に配置されてお
り、マイクロプロセッサ４及び読取り専用メモリ１０が
バッファ１６の一方の側に配置され、グラフィックス・
コントローラ１４が他方の側に配置されている。1, a computer workstation 2 includes a microprocessor 4 connected to a 32-bit wide data bus 6 and an address / control bus 8. A read only memory 10, a read / write memory 12, and a graphics controller 14 are also connected to the data bus 6 and the address / control bus 8.
A bidirectional buffer 16 is arranged on the data bus 6, a microprocessor 4 and a read-only memory 10 are arranged on one side of the buffer 16,
The controller 14 is arranged on the other side.

【００４９】読み書きメモリ１２はダイナミック・ラン
ダム・アクセス・メモリ（「ＤＲＡＭ」）メイン・メモ
リ１８、及びビデオ・メモリ２０を含んでいる。ビデオ
・メモリ２０はデータ読み書きポート２２、読み書きア
ドレス／制御ポート２４、及びビデオ・データ読取りポ
ート２６を介してアクセスされるデュアル・ポート・ビ
デオ・メモリである。データ・ワードを１度に１つずつ
データ・バス６からデータ読み書きポート２２を介し
て、ビデオ・メモリ２０中の、アドレス／制御バス８か
ら読み書きアドレス／制御ポート２４に印加されたアド
レスによって指定されるランダムにアクセスされるメモ
リ位置に書き込むことができる。データ・ワードを１度
に１つずつ、データ読み書きポート２２を介して、アド
レス／制御バス８から読み書きアドレス／制御ポート２
４に印加されたアドレスによって指定されるビデオ・メ
モリ２０内のランダムにアクセスされるメモリ位置から
読み取ることができる。アドレス・制御バス８から読み
書きアドレス／制御ポート２４に印加された最初のアド
レスによって指定されるメモリ位置から始まるデータ・
ワードのシーケンスを、ビデオ・メモリ２０から自動的
に読み取り、読み書きアドレス／制御ポート２４に印加
されるビデオ・データ読取り制御信号に応じて、ビデオ
・データ読取りポート２６を介してシリアル・データ・
ワード順に転送することができる。The read / write memory 12 includes a dynamic random access memory (“DRAM”) main memory 18 and a video memory 20. Video memory 20 is a dual port video memory accessed through data read / write port 22, read / write address / control port 24, and video data read port 26. Data words are specified one at a time from the data bus 6 via the data read / write port 22 by the address in the video memory 20 applied from the address / control bus 8 to the read / write address / control port 24. Can be written to randomly accessed memory locations. Read / write address / control port 2 from address / control bus 8 through data read / write port 22, one data word at a time
4 can be read from a randomly accessed memory location within the video memory 20 specified by the address applied to 4. Data starting from the memory location specified by the first address applied to the read / write address / control port 24 from the address / control bus 8
A sequence of words is automatically read from the video memory 20 and serial data is read via the video data read port 26 in response to a video data read control signal applied to the read / write address / control port 24.
Can be transferred in word order.

【００５０】シリアライザ／パレット・ディジタル・ア
ナログ・コンバータ（「ＤＡＣ」）３０は陰極線管
（「ＣＲＴ」）モニタ３２、ＣＲＴコントローラ３４及
びグラフィックス・コントローラ１４に接続されてい
る。ＣＲＴコントローラ３４はＣＲＴモニタ３２上のイ
メージの表示を制御するためのタイミング信号を、グラ
フィック・コントローラ１４及びシリアライザ／パレッ
トＤＡＣ３０にもたらす。シリアライザ／パレットＤＡ
Ｃ３０は、ビデオ・メモリ２０のビデオ・データ読取り
ポート２６にも接続されている。シリアライザ／パレッ
トＤＡＣ３０は、シリアライザ／パレットＤＡＣ３０が
ＣＲＴモニタ３２上にイメージを表示するために使用す
る、ビデオ・データ読取りポート２６からのグラフィッ
ク・コントローラが指定した深さのデータ・ワード符号
化ピクセル・データのシーケンスを受け取る。A serializer / palette digital-to-analog converter (“DAC”) 30 is connected to a cathode ray tube (“CRT”) monitor 32, a CRT controller 34 and a graphics controller 14. CRT controller 34 provides timing signals to graphics controller 14 and serializer / palette DAC 30 for controlling the display of images on CRT monitor 32. Serializer / Palette DA
The C30 is also connected to the video data read port 26 of the video memory 20. The serializer / palette DAC 30 is a data word encoded pixel data of a depth specified by the graphics controller from the video data read port 26 used by the serializer / palette DAC 30 to display an image on the CRT monitor 32. Receives a sequence of.

【００５１】グラフィックス・コントローラ１４はビデ
オ・メモリ２０に対するビット−ｂｌｔ転送を行うこと
ができる。グラフィックス・コントローラ１４はピクセ
ル深さコンバータ４０を含んでいる。コンピュータ・ワ
ークステーション２で稼働している異なるプログラムは
一般に、異なる深さのピクセルを生成する。詳細にいえ
ば、ピクセル・データはプログラムによって、１ビッ
ト、２ビット、４ビットまたは８ビットの深さのものと
なることができる。図２には、３２ビット・データ・ワ
ード内のピクセル・データに対するパックド・ピクセル
形式が示されている。１ビットの深さのピクセル・デー
タに対しては、図２に示す３２ビット・データ・ワード
５１に３２のピクセル・データがあり、フィールドの各
々には単一のビット位置−ｐ０で示す−がある。２ビッ
トの深さのピクセル・データに対しては、データ・ワー
ド５２内に１６のピクセル・データ・フィールドがあ
り、各ピクセル・データ・フィールドはそれぞれ２つの
ビット位置−ｐ０及びｐ１で示す−がある。データ・ワ
ード５４及び５８はそれぞれ、４ビット及び８ビットの
深さのピクセル・データに対するパックド・ピクセルの
編成を示している。Graphics controller 14 is capable of performing bit-blt transfers to video memory 20. Graphics controller 14 includes a pixel depth converter 40. Different programs running on computer workstation 2 typically produce pixels of different depths. In particular, the pixel data can be 1 bit, 2 bits, 4 bits or 8 bits deep depending on the program. The packed pixel format for pixel data in a 32-bit data word is shown in FIG. For 1 bit deep pixel data, there are 32 pixel data in the 32-bit data word 51 shown in FIG. 2 and each field has a single bit position-indicated by p0. is there. For 2-bit deep pixel data, there are 16 pixel data fields in data word 52, each pixel data field having two bit positions--indicated by p0 and p1--. is there. Data words 54 and 58 represent packed pixel organization for 4-bit and 8-bit deep pixel data, respectively.

【００５２】本発明の図面及び明細書において、マルチ
ビットのデータ・ワード全体を一般にＡ＜ｎ：０＞で表
すが、正の整数ｎは１未満のワードの幅を示している。
このようなデータ・ワードの単一のビットをＡ＜ｉ＞で
表すが、整数ｉはワード内のビットの位置を示してい
る。データ・ワード内の連続フィールドをＡ＜ｊ：ｋ＞
で表すが、ｊ及びｋはそれぞれフィールドの包含的ビッ
ト位置境界の上限及び下減を定義する整数である。In the drawings and specification of the present invention, the entire multi-bit data word is generally represented by A <n: 0>, where the positive integer n indicates a word width less than one.
A single bit of such a data word is represented by A <i>, where the integer i indicates the position of the bit within the word. A <j: k> for consecutive fields in a data word
, J and k are integers that define the upper and lower bounds of the inclusive bit position boundary of the field, respectively.

【００５３】図３において、ピクセル深さコンバータ４
０はピクセル拡張／パススルー回路１００及び平面抽出
／パススルー回路３００を含んでいる。ピクセル拡張／
パススルー回路１００は３２ビット幅のピクセル・デー
タ入力バス４２上でグラフィックス・コントローラ１４
からのピクセル・データを受け取る。ピクセル・データ
入力バス４２はグラフィックス・コントローラ・インタ
フェース回路（図示せず）によって、コンピュータ・ワ
ークステーション２の３２ビット幅のデータ・バス６に
接続されている。ピクセル拡張／パススルー回路１００
に対する制御及びタイミング信号は、ピクセル深さコン
バータ制御／タイミング・バス４４上でグラフィックス
・コントローラ１４から与えられる。In FIG. 3, the pixel depth converter 4
0 includes a pixel expansion / passthrough circuit 100 and a plane extraction / passthrough circuit 300. Pixel extension /
The pass-through circuit 100 uses the graphics controller 14 on the 32-bit wide pixel data input bus 42.
Receives pixel data from. The pixel data input bus 42 is connected to the 32-bit wide data bus 6 of the computer workstation 2 by a graphics controller interface circuit (not shown). Pixel expansion / pass-through circuit 100
The control and timing signals for the are provided by the graphics controller 14 on the pixel depth converter control / timing bus 44.

【００５４】拡張回路ピクセル・データ出力バス４６は
ピクセル拡張／パススルー回路１００の出力を、平面抽
出／パススルー回路３００の入力に接続している。平面
抽出／パススルー回路３００はピクセル深さコンバータ
制御／タイミング・バス４４にも接続されている。平面
抽出／パススルー回路３００の出力は、深さコンバータ
・ピクセル・データ出力バス４８に接続されている。深
さコンバータ・ピクセル・データ出力バス４８はグラフ
ィックス・コントローラ・インタフェース回路（図示せ
ず）によって、コンピュータ・ワークステーション２の
データ・バス６に接続されている。The expansion circuit pixel data output bus 46 connects the output of the pixel expansion / pass-through circuit 100 to the input of the plane extraction / pass-through circuit 300. The plane extraction / passthrough circuit 300 is also connected to the pixel depth converter control / timing bus 44. The output of the plane extractor / passthrough circuit 300 is connected to the depth converter pixel data output bus 48. Depth converter pixel data output bus 48 is connected to data bus 6 of computer workstation 2 by a graphics controller interface circuit (not shown).

【００５５】図４に示すように、ピクセル拡張／パスス
ルー回路１００はパックド・ピクセル・データ・デパッ
カ回路１０２を含んでおり、この回路１０２は３２ビッ
ト幅の４対１データ・シフト・マルチプレクサ１０４及
び２８ビットのデータ・リターン・レジスタ１０６から
なっている。As shown in FIG. 4, the pixel expansion / passthrough circuit 100 includes a packed pixel data depacker circuit 102, which is a 32-bit wide 4-to-1 data shift multiplexer 104 and 28. It consists of a bit data return register 106.

【００５６】データ・シフト・マルチプレクサ１０４は
４つのシフト・マルチプレクサ・データ入力ポート１１
０、１１１、１１２及び１１３、ならびに単一のシフト
・マルチプレクサ・データ出力ポート１１４を有してい
る。データ・シフト・マルチプレクサ１０４は２ビット
幅の右シフト増分制御信号入力ポート１１６も有してい
る。右シフト増分制御信号入力ポート１１６に対する４
つの整数０ないし３の内の１つを符号化する２ビット幅
の２進論理信号ＳＲＩ＜１：０＞を印加することによっ
て、データ・シフト・マルチプレクサ１０４の４つのシ
フト・マルチプレクサ入力ポート１１０、１１１、１１
２、１１３の対応するものが、シフト・マルチプレクサ
出力ポート１１４に接続される。The data shift multiplexer 104 includes four shift multiplexer data input ports 11
It has 0, 111, 112 and 113 as well as a single shift multiplexer data output port 114. The data shift multiplexer 104 also has a 2-bit wide right shift increment control signal input port 116. 4 to right shift increment control signal input port 116
Four shift multiplexer input ports 110 of the data shift multiplexer 104 by applying a 2-bit wide binary logic signal SRI <1: 0> encoding one of the two integers 0 to 3; 111, 11
A corresponding one of 2,113 is connected to shift multiplexer output port 114.

【００５７】データ・リターン・レジスタ１０６はレジ
スタの２８のセルをロードするための２８のリターン・
レジスタ入力端子で構成されたリターン・レジスタ入力
ポート１０７、及びレジスタのセルに記憶されたデータ
が現れる２８のリターン・レジスタ出力端子で構成され
たリターン・レジスタ出力ポート１０８を有している。
データ・リターン・レジスタ１０６はリターン・レジス
タ・クロック入力ポート１０９も有している。データ・
リターン・レジスタ１０６は正エッジ・トリガされるの
で、リターン・レジスタ・クロック入力ポート１０９に
クロック信号を印加することによって、クロックの前縁
においてリターン・レジスタ入力ポート１０７に存在し
ているデータが、レジスタのセルにロードされる。デー
タ・リターン・レジスタ１０６のセルがタイプＤタイプ
なので、セルの入力端子が出力端子に透過的に接続され
ることはない。The data return register 106 contains 28 return registers for loading the 28 cells of the register.
It has a return register input port 107 made up of register input terminals and a return register output port 108 made up of 28 return register output terminals where the data stored in the cells of the register appears.
The data return register 106 also has a return register clock input port 109. data·
The return register 106 is positive edge triggered so that by applying a clock signal to the return register clock input port 109, the data present at the return register input port 107 at the leading edge of the clock is registered. Loaded in the cell. Since the cells of the data return register 106 are type D, the input terminals of the cells are not transparently connected to the output terminals.

【００５８】右シフト回路１０２のデータ・リターン・
レジスタ１０６及びデータ・シフト・マルチプレクサ１
０４は、以下で説明するように、データ・シフト／フィ
ードバック関係で相互接続されている。データ・シフト
・マルチプレクサ１０４のシフト・マルチプレクサ・デ
ータ出力ポート１１４は、３２ビット幅のシフト回路出
力信号バス１１８に接続されている。シフト回路出力信
号パス１１８を構成している３２本のラインの各々は、
信号パス１１８上を搬送される３２ビットのデータ・ワ
ードＳＣＯ＜３１：０＞のビット位置に対応している。
シフト回路出力信号パス１１８の２８本の信号線はデー
タ・ワードＳＣＯ＜３１：０＞の２８の最高位ビット
に、すなわち２８ビットのデータ・ワード・フィールド
ＳＣＯ＜３１：４＞に対応しており、データ・リターン
・レジスタ１０６のリターン・レジスタ入力ポート１０
７の２８のリターン・レジスタ入力端子に連続して接続
されている。Data return of the right shift circuit 102
Register 106 and data shift multiplexer 1
04 are interconnected in a data shift / feedback relationship, as described below. The shift multiplexer data output port 114 of the data shift multiplexer 104 is connected to the 32-bit wide shift circuit output signal bus 118. Each of the 32 lines making up the shift circuit output signal path 118 is
It corresponds to the bit positions of a 32-bit data word SCO <31: 0> carried on signal path 118.
The 28 signal lines of the shift circuit output signal path 118 correspond to the 28 most significant bits of the data word SCO <31: 0>, that is, the 28-bit data word field SCO <31: 4>. , Return register input port 10 of data return register 106
7 of 28 return register input terminals connected in series.

【００５９】データ・リターン・レジスタ１０６のリタ
ーン・レジスタ出力ポート１０８の２８のリターン・レ
ジスタ出力端子は、２８ビット幅のシフト回路データ・
リターン信号パス１２０に接続されている。シフト回路
データ・リターン信号パス１２０のラインの各々は、２
８ビットのシフト回路データ・リターン・データ・ワー
ドＳＣＤＲ＜３１：４＞のビット位置に対応している。
シフト回路データ・リターン信号パス１２０で搬送され
るデータ・ワードの各ビット位置ＳＣＤＲ＜ｊ＞は、デ
ータ・リターン・レジスタ１０６に記憶されているシフ
ト回路出力信号パス１１８からのデータ・ワード・フィ
ールドＳＣＯ＜３１：４＞のビット位置ＳＣＯ＜ｊ＞に
対応している。The 28 return register output terminals of the return register output port 108 of the data return register 106 are 28 bits wide shift circuit data.
It is connected to the return signal path 120. Each line of the shift circuit data return signal path 120 has two
It corresponds to the bit positions of the 8-bit shift circuit data return data word SCDR <31: 4>.
Each bit position SCDR <j> of the data word carried on shift circuit data return signal path 120 is a data word field SCO from shift circuit output signal path 118 stored in data return register 106. This corresponds to the bit position SCO <j> of <31: 4>.

【００６０】シフト回路データ・リターン信号パス１２
０のラインは、以下で説明するように、データ・シフト
・マルチプレクサ１０４の３つの最高位シフト・マルチ
プレクサ・データ入力ポート１１１、１１２、１１３に
接続されている。シフト・マルチプレクサ１０４のシフ
ト・マルチプレクサ・データ入力ポートの各々は、３２
の入力端子を効果的に有している。シフト回路データ・
リターン信号パス１２０の２８本のラインは順次、右へ
４位置シフトされた関係で、第２のシフト・マルチプレ
クサ・データ入力ポート１１１の２８の最低位入力端子
に接続されている。実際には、第２のシフト・マルチプ
レクサ・データ入力ポート１１１に対する見かけの４つ
の残りの最高位入力端子は、論理ゼロに結合されてい
る。いくつかの入力端子が特定の論理値に固定されるよ
うに指定されているマルチプレクサは一般に、指定され
た特定の論理値に結合された実際の入力線端子を備えた
全マルチプレクサ回路としてではなく、指定された固定
有効入力状態が回路に組み込まれた回路としての直接的
な態様でより簡単に実現できる。Shift circuit data return signal path 12
The 0 line is connected to the three highest shift multiplexer data input ports 111, 112, 113 of the data shift multiplexer 104, as described below. Each of the shift multiplexer data input ports of shift multiplexer 104 has 32
Effectively has the input terminal of. Shift circuit data
The 28 lines of the return signal path 120 are connected to the 28 lowest input terminals of the second shift multiplexer data input port 111 in a sequential four position shifted relationship. In effect, the apparent four remaining highest input terminals to the second shift multiplexer data input port 111 are tied to a logic zero. A multiplexer in which some input terminals are designated to be fixed to a particular logic value is generally not as an entire multiplexer circuit with the actual input line terminals coupled to the particular logic value specified, The designated fixed valid input state can be more easily realized in a direct manner as a circuit built into the circuit.

【００６１】第３のシフト・マルチプレクサ・データ入
力ポート１１２の場合には、シフト回路データ・リター
ン信号パス１２０の、２４ビットの最高位データ・ワー
ド・フィールドＳＣＤＲ＜３１：８＞を搬送している２
４本の最高位ラインは、順次、右へ８ビット位置シフト
された関係で、データ入力ポート１１２の２４本の最低
位入力端子に接続されている。第３のシフト・マルチプ
レクサ入力ポート１１２の見かけの８つの最高位入力端
子は、実際には、論理ゼロに結合されている。In the case of the third shift multiplexer data input port 112, it carries the 24-bit highest order data word field SCDR <31: 8> of the shift circuit data return signal path 120. Two
The four highest-order lines are connected to the 24 lowest-order input terminals of the data input port 112 in a relationship in which they are sequentially shifted to the right by 8 bits. The apparent eight most significant input terminals of the third shift multiplexer input port 112 are actually tied to a logic zero.

【００６２】第４のシフト・レジスタ入力ポート１１３
の場合には、シフト回路データリターン信号パス１２０
の、１６ビットの最高位データ・ワード・フィールドＳ
ＣＤＲ＜３１：１６＞を搬送している１６本の最高位ラ
インは、順次、右へ１６位置シフトされた関係で、第４
のデータ入力ポート１１３の最低位の１６の入力端子に
接続されている。第４のシフト・マルチプレクサ入力ポ
ート１１３の見かけの残りの最高位の１６の入力端子
は、実際には、論理ゼロに結合されている。Fourth shift register input port 113
In the case of, the shift circuit data return signal path 120
16-bit highest order data word field S
The 16 highest lines carrying CDR <31:16> are sequentially shifted to the right by 16 positions,
Are connected to the lowest 16 input terminals of the data input port 113. The apparent remaining 16 most significant input terminals of the fourth shift multiplexer input port 113 are actually tied to a logic zero.

【００６３】右シフト増分制御信号ＳＲＩ＜１：０＞に
よって符号化された値の関数としてデータ・シフト・マ
ルチプレクサ１０４のシフト・マルチプレクサ出力ポー
ト１１４に現れるデータ・ワードＳＣＯ＜３１：０＞
は、下記の表１の第２欄に記載されている。右シフト増
分制御信号ＳＲＩ＜１：０＞のさまざまな値に対応する
ピクセル深さ変換スケール・ファクタは表１の第３欄に
記載されている。表１において、’０’は論理ゼロの４
ビット・フィールドを示す。Data words SCO <31: 0> appearing at shift multiplexer output port 114 of data shift multiplexer 104 as a function of the value encoded by right shift increment control signals SRI <1: 0>.
Are listed in the second column of Table 1 below. The pixel depth conversion scale factors corresponding to various values of the right shift increment control signal SRI <1: 0> are listed in the third column of Table 1. In Table 1, '0' is a logical zero 4
Indicates a bit field.

【００６４】 表１ ＳＲＩ＜１，０＞ ＳＣＯ＜３１：０＞ スケール・ファクタ ０ ＰＩ＜３１：０＞ ［基本シフト回路］ １ ’０’‖ＳＣＤＲ＜３１：４＞ ２ ２ ’００’‖ＳＣＤＲ＜３１：８＞ ４ ３ ’００００’‖ＳＣＤＲ＜３１：１６＞ ８ Table 1 SRI <1,0> SCO <31: 0> Scale factor 0 PI <31: 0> [Basic shift circuit] 1 '0' ‖SCDR <31: 4> 2 2 '00' ‖SCDR <31: 8> 4 3 '0000' ‖SCDR <31:16> 8

【００６５】ピクセル拡張パススルー回路１００は単一
入力ポート、４重出力ポート、ピクセル・データ変換テ
ーブル記憶回路１２４を含んでいる。ピクセル・データ
変換テーブル記憶回路１２４は３２ビット幅の変換テー
ブル入力ポート１２６及び４ビット幅のロード・レジス
タ制御信号入力ポート１２８を含んでいる。ピクセル・
データ変換テーブル記憶回路１２４は４つの独立してア
ドレス可能な、８ビット幅の出力ポート１３１、１３
２、１３３、１３４を有している。独立してアドレス可
能な変換テーブル出力ポート１３１−１３４の各々に
は、４ビット幅の変換テーブル読取りアドレス・ポート
１４１−１４４が関連づけられている。ピクセル・デー
タ変換テーブル記憶回路は１２８ビットの記憶容量を有
している。図５に示すように、変換テーブル入力ポート
１２６及び関連するロード・レジスタ制御信号入力ポー
ト１２８の観点から、１２８ビットの記憶機構は並列に
接続された入力を有する４つの３２ビット・レジスタと
して編成されている。変換テーブル出力ポート１３１−
１３４及び関連する変換テーブル読取りアドレス・ポー
ト１４１−１４４の各々の観点から、１２８ビットの記
憶機構は１６の独立してアドレス可能な８ビット・レジ
スタとして編成されている。The pixel expansion pass-through circuit 100 includes a single input port, a quad output port, and a pixel data conversion table storage circuit 124. The pixel data conversion table storage circuit 124 includes a conversion table input port 126 having a width of 32 bits and a load register control signal input port 128 having a width of 4 bits. pixel·
The data conversion table storage circuit 124 includes four independently addressable 8-bit wide output ports 131, 13.
2, 133, and 134. Associated with each of the independently addressable translation table output ports 131-134 is a 4-bit wide translation table read address port 141-144. The pixel data conversion table storage circuit has a storage capacity of 128 bits. As shown in FIG. 5, in terms of the translation table input port 126 and associated load register control signal input port 128, the 128-bit storage is organized as four 32-bit registers with the inputs connected in parallel. ing. Conversion table output port 131-
From the perspective of each of the 134 and associated translation table read address ports 141-144, the 128-bit storage is organized as 16 independently addressable 8-bit registers.

【００６６】ピクセル・データ変換テーブル記憶回路１
２４は４つの３２ビット変換テーブル・レジスタ１５１
−１５４を含んでいる。４つの変換テーブル・レジスタ
１５１−１５４の各々の入力端子の対応する端子は、ピ
クセル拡張／パススルー回路１００のピクセル・データ
入力バス４２の対応するラインに並列に接続されてい
る。変換テーブル・レジスタ１５１−１５４の各々は、
変換テーブル・ロード・レジスタ入力端子１７１−１７
４を含んでいる。４つの変換テーブル・ロード・レジス
タ入力端子１７１−１７４の各々は、変換テーブル・ロ
ード・レジスタ制御信号バス１３０の４本のラインの対
応するものに接続されている。変換テーブル・ロード・
レジスタ制御信号バス１３０はピクセル深さコンバータ
４０の制御／タイミング・バス４４の４本のラインを構
成しており、グラフィックス・コントローラ１４に接続
されている。４つの変換テーブル・レジスタ１５１−１
５４の各々には、レジスタに接続されている変換テーブ
ル・ロード・レジスタ制御信号バス１３０のラインに制
御信号を印加することによってピクセル・データ入力バ
ス４２に現れるデータ・ワードを、選択的にロードする
ことができる。Pixel data conversion table storage circuit 1
24 is four 32-bit conversion table register 151
-154 is included. The corresponding terminal of each of the four conversion table registers 151-154 is connected in parallel to the corresponding line of the pixel data input bus 42 of the pixel expansion / pass-through circuit 100. Each of the conversion table registers 151-154 is
Conversion table load register input terminal 171-17
Includes 4. Each of the four translation table load register input terminals 171-174 is connected to a corresponding one of the four lines of the translation table load register control signal bus 130. Translation table load
Register control signal bus 130 comprises four lines of control / timing bus 44 of pixel depth converter 40 and is connected to graphics controller 14. Four conversion table registers 151-1
Each of the 54 is selectively loaded with a data word appearing on the pixel data input bus 42 by applying a control signal to a line of the translation table load register control signal bus 130 connected to the register. be able to.

【００６７】４つの変換テーブル・レジスタ１５１−１
５４の各々は、３２のレジスタ出力端子１８１−１８４
を有している。４つの変換テーブル・レジスタ１５１−
１５４の各々の３２のレジスタ出力端子は、各々８つの
レジスタ出力端子の４つのグループとしてグループ化さ
れている。８つのレジスタ出力端子の個々のグループの
各々を、実際に、単一有効８ビット・レジスタの出力ポ
ートとみなすことができる。合計１６の８ビット出力の
グループの各々−換言すると、１６の有効８ビット・レ
ジスタの各々−は、０ないし１５の一意のアドレスとし
て割り当てられる。Four conversion table registers 151-1
Each of 54 has 32 register output terminals 181-184.
have. Four conversion table registers 151-
The 32 register output terminals of each of the 154 are grouped as 4 groups of 8 register output terminals each. Each individual group of eight register output terminals can actually be considered an output port of a single valid 8-bit register. Each of the groups of 16 total 8-bit outputs-in other words, each of the 16 valid 8-bit registers-is assigned as a unique address from 0 to 15.

【００６８】ピクセル・データ変換テーブル記憶装置１
２４は４つの８ビット幅の１６対１変換テーブル・リー
ドアウト・マルチプレクサ１９１−１９４を含んでい
る。各変換テーブル・リードアウト・マルチプレクサ１
９１−１９４は１６の８ビット幅のデータ入力ポートを
有しており、これらのポートは順次、変換テーブル・レ
ジスタ１５１−１５４の８つのレジスタ出力ポートの１
６のグループに接続されている。変換テーブル・リード
アウト・マルチプレクサ１９１−１９４の各々は、変換
テーブル・マルチプレクサ出力ポートを有しており、こ
のポートは記憶装置１２４の８ビット幅の変換テーブル
・リードアウト・ポート１３１−１３４の対応するもの
を構成している。変換テーブル・リードアウト・マルチ
プレクサ１９１−１９４の各々は４ビット幅の変換テー
ブル・リードアウト・マルチプレクサ・チャネル選択入
力ポートを含んでおり、このポートは記憶装置１２４の
変換テーブル読取りアドレス・ポート１４１−１４４の
対応するものを構成している。変換テーブル・リードア
ウト・マルチプレクサ１９１−１９４のデータ入力ポー
トの対応するポートは、４つの変換テーブル・リードア
ウト・マルチプレクサに対して０に指定されている最低
位入力ポートに関して、図５に示すように、４つの変換
テーブル・レジスタ１５１−１５４の８つのレジスタ出
力端子の関連するグループに並列に接続されている。他
のデータ・入力ポートに対する並列接続は、図を単純と
するため、図５には示されていない。対応するデータ入
力ポートの並列接続によって、８つのレジスタ出力端子
の同じグループを変換テーブル・リードアウト・マルチ
プレクサ１９１−１９４の２つ以上のものから同時に読
み取ることが可能となる。それ故、１６の有効出力８ビ
ット・レジスタ−換言すれば、４つの変換テーブル・レ
ジスタ１５１−１５４の１６の８出力グループ−は、４
つの変換テーブル・リードアウト・マルチプレクサ１９
１−１９４によって、独立して読取り可能となる。Pixel data conversion table storage device 1
24 includes four 8-bit wide 16 to 1 conversion table readout multiplexers 191-194. Each conversion table, readout multiplexer 1
91-194 has 16 8-bit wide data input ports, which in turn are 1 of the 8 register output ports of the conversion table registers 151-154.
It is connected to 6 groups. Each of the conversion table read-out multiplexers 191-194 has a conversion table multiplexer output port which corresponds to an 8-bit wide conversion table read-out port 131-134 of storage device 124. Make up things. Each of the conversion table read-out multiplexers 191-194 includes a 4-bit wide conversion table read-out multiplexer channel select input port, which is a conversion table read address port 141-144 of storage device 124. Constitutes the corresponding one of. The corresponding ports of the data input ports of the translation table readout multiplexers 191-194 are as shown in FIG. 5 for the lowest input port designated as 0 for the four translation table readout multiplexers. Four translation table registers 151-154 are connected in parallel to an associated group of eight register output terminals. Parallel connections to other data / input ports are not shown in FIG. 5 for simplicity of illustration. The parallel connection of the corresponding data input ports allows the same group of eight register output terminals to be read simultaneously from more than one of the conversion table read-out multiplexers 191-194. Therefore, the 16 valid output 8-bit registers-in other words, the 16 8-output groups of the four translation table registers 151-154-are four.
Conversion table readout multiplexer 19
1-194 allows independent reading.

【００６９】再度、図４において、ピクセル拡張／パス
スルー回路１００は４つの変換テーブル・アドレス・セ
レクタ・マルチプレクサ２０１−２０４を含んでいる。
アドレス・セレクタ・マルチプレクサ２０１−２０４の
各々は、３つのアドレス・セレクタ・マルチプレクサ・
データ入力ポート２１１、２２１、２３１；２１２、２
２２、２３２；２１３、２２３、２３３；２１４、２２
４、２３４及び単一アドレス・セレクタ・マルチプレク
サ出力ポート２４１−２４４を有する４ビット幅の３対
１マルチプレクサである。変換テーブル・アドレス・セ
レクタ・マルチプレクサ２０１−２０４の各々は２ビッ
ト幅のアドレス選択マルチプレクサ・チャネル・セレク
タ制御入力ポート２５１−２５４を含んでおり、このポ
ートはスケール・ファクタ選択信号バス２５６に接続さ
れている。スケール・ファクタ選択制御信号バス２５６
はピクセル深さコンバータ４０の制御／タイミング・バ
ス４４の２本の線を構成しており、かつグラフィックス
・コントローラ１４に接続されている。Referring again to FIG. 4, the pixel expansion / passthrough circuit 100 includes four translation table address selector multiplexers 201-204.
Each of the address selector multiplexers 201-204 has three address selector multiplexers.
Data input ports 211, 221, 231, 212, 2
22, 232; 213, 223, 233; 214, 22
A 4-bit wide, 3-to-1 multiplexer with 4, 234 and single address selector multiplexer output ports 241-244. Each of the translation table address selector multiplexers 201-204 includes a 2-bit wide address selection multiplexer channel selector control input port 251-254, which is connected to a scale factor selection signal bus 256. There is. Scale factor selection control signal bus 256
Constitutes the two lines of the control / timing bus 44 of the pixel depth converter 40 and is connected to the graphics controller 14.

【００７０】スケール・ファクタ選択制御信号バス２５
６からチャネル・セレクタ制御入力ポート２５１−２５
４へ２ビット幅のスケール・ファクタ選択制御信号ＳＦ
Ｓ＜１：０＞を印加することによって、アドレス・セレ
クタ・マルチプレクサ２０１−２０４のデータ入力ポー
トの対応するポートが、出力ポート２４１−２４４に接
続される。アドレス・セレクタ・マルチプレクサ出力ポ
ート２４１−２４４の各々は、ピクセル・データ変換テ
ーブル記憶装置１２４の変換テーブル読取りアドレス・
ポート１４１−１４４の対応するポートに接続されてい
る。Scale factor selection control signal bus 25
6 to channel selector control input port 251-25
4 to 2 bit scale factor selection control signal SF
Applying S <1: 0> connects the corresponding port of the data input ports of the address selector multiplexers 201-204 to the output ports 241-244. Each of the address selector multiplexer output ports 241-244 has a conversion table read address of the pixel data conversion table storage device 124.
It is connected to the corresponding port of the ports 141-144.

【００７１】変換テーブル・アドレス・セレクタ・マル
チプレクサ２５１−２５４のデータ入力ポートの各々
は、実際には、４つのデータ入力端子を有している。変
換テーブル・アドレス・セレクタ・マルチプレクサのデ
ータ入力ポートのデータ入力端子のすべて、または各種
の低位端子は、下記の表２に記載し、図４に示すよう
に、シフト回路出力信号パス１１８の１６本の最低位ラ
インの各種のラインに接続される。表２及び図４におい
て、シフト回路出力信号パス１１８の各種のラインは信
号パスのラインで搬送されるシフト回路出力データ・ワ
ードＳＣＯ＜３１：０＞のビット位置によって識別され
る。表２において、ピクセル深さ変換スケール・ファク
タとアドレス・セレクタ・マルチプレクサ・データ入力
ポートの間の対応は、最初の２つの欄で与えられてい
る。Each of the data input ports of conversion table address selector multiplexer 251-254 actually has four data input terminals. All of the data input terminals of the data input port of the conversion table address selector multiplexer or various low-order terminals are described in Table 2 below, and as shown in FIG. 4, 16 shift circuit output signal paths 118 Is connected to various lines of the lowest line. In Table 2 and FIG. 4, various lines of the shift circuit output signal path 118 are identified by the bit positions of the shift circuit output data word SCO <31: 0> carried on the lines of the signal path. In Table 2, the correspondence between the pixel depth conversion scale factor and the address selector multiplexer data input port is given in the first two columns.

【００７２】 表２ スケール・ 入力 アドレス・セレクタ・マルチプレクサ入力ファクタ ポート A(201) B(202) C(203) D(204) 2 0 SCO<3:0> SCO<7:4> SCO<11:8> SCO<15:12> 4 1 SCO<1:0> SCO<3:2> SCO<5:4> SCO<7:6> 8 2 SCO<0> SCO<1> SCO<2> SCO<3> Table 2 Scale Input Address Selector Multiplexer Input Factor Port A (201) B (202) C (203) D (204) 20 SCO <3: 0> SCO <7: 4> SCO <11: 8> SCO <15:12> 4 1 SCO <1: 0> SCO <3: 2> SCO <5: 4> SCO <7: 6> 8 2 SCO <0> SCO <1> SCO <2> SCO <3>

【００７３】上記の表２及び図４から、変換テーブル・
アドレス・セレクタ・マルチプレクサ２５１−２５４の
各々については、合計７つのデータ入力端子がシフト回
路信号パス１１８のラインに接続されていることがわか
る。４つのアドレス・セレクタ・マルチプレクサ２５１
−２５４については、合計２８のデータ入力端子がシフ
ト回路出力信号パス１１８の１６本の最低位ラインＳＣ
Ｏ＜１５：０＞の各種のラインに接続されている。４つ
の変換テーブル・アドレス・セレクタ・マルチプレクサ
２５１−２５４の観点から、シフト回路出力信号パス１
１８の１６本の最低位ラインＳＣＯ＜１５：０＞に対す
るデータ入力端子による２８の接続は、パックド・ピク
セル・データ・デパッカ回路１０２のデパックド・ピク
セル・データ並列出力ポートのデータ出力端子を画定す
る。詳細にいえば、パックド・ピクセル・データ・デパ
ッカ回路１０２のデパックド・ピクセル・データ並列出
力ポートのデータ出力端子は、表２に記載した２８のビ
ット位置ＳＣＯ＜ｊ＞によって識別される。From Table 2 and FIG. 4 above, the conversion table
It can be seen that for each of the address selector multiplexers 251-254, a total of seven data input terminals are connected to the lines of the shift circuit signal path 118. 4 address selector multiplexers 251
-254, the total of 28 data input terminals are the 16 lowest lines SC of the shift circuit output signal path 118.
It is connected to various lines of O <15: 0>. From the perspective of the four translation table address selector multiplexers 251-254, the shift circuit output signal path 1
The 28 connections by the data input terminals to the 18 16 lowest order lines SCO <15: 0> define the data output terminal of the depacked pixel data parallel output port of packed pixel data depacker circuit 102. Specifically, the data output terminal of the packed pixel data depacker circuit 102's depacked pixel data parallel output port is identified by the 28 bit positions SCO <j> listed in Table 2.

【００７４】デパックド・ピクセル・データ並列出力ポ
ートのデータ出力端子を、上記の表２にしたがってグル
ープ化し、３つのピクセル深さ変換スケール・ファクタ
にそれぞれが対応している３つのデパックド・ワード構
成要素出力フィールド・サブポートを画定することがで
きる。詳細にいえば、ＳＣＯ＜１５：０＞、ＳＣＯ＜
７：０＞、及びＳＣＯ＜３：０＞によって識別されるデ
パックド・ワード構成要素出力フィールド・サブポート
はそれぞれ、スケール・ファクタ２、４、及び８に対応
している。３つのデパックド・ワード構成要素出力フィ
ールド・サブポートの各々のデータ出力端子を、４つの
デパックド・ワード構成要素出力フィールド・サブポー
ト端子サブセットに分割し、各端子サブセットを４つの
変換テーブル・アドレス・セレクタ・マルチプレクサ２
５１−２５４の１つの単一データ入力ポートに接続する
ことができる。それ故、デパックド・ワード構成要素出
力フィールド・サブポートＳＣＯ＜１５：０＞は、表２
の第１列に示すように、４つのデパックド・ワード構成
要素出力フィールド・サブポート端子サブセットに分割
される。他の２つのデパックド・ワード構成要素出力フ
ィールド・サブポートＳＣＯ＜７：０＞及びＳＣＯ＜
３：０＞の各々は、表２の対応する第２列及び第３列に
よってそれぞれ指定される４つのデパックド・ワード構
成要素出力フィールド・サブポート端子サブセットに分
割される。The data output terminals of the depacked pixel data parallel output port are grouped according to Table 2 above and three depacked word component outputs, each corresponding to three pixel depth conversion scale factors. Field subports can be defined. In detail, SCO <15: 0>, SCO <
The depacked word component output field subports identified by 7: 0> and SCO <3: 0> correspond to scale factors 2, 4, and 8, respectively. The data output terminal of each of the three depacked word component output field subports is divided into four depacked word component output field subport terminal subsets, and each terminal subset is translated into four translation table address selector multiplexers. Two
It can be connected to one single data input port of 51-254. Therefore, the depacked word component output field subports SCO <15: 0> are shown in Table 2.
As shown in the first column of the Figure, it is divided into four depacked word component output field subport terminal subsets. The other two depacked word component output field subports SCO <7: 0> and SCO <
Each of the 3: 0> is divided into four depacked word component output field subport terminal subsets designated by the corresponding second and third columns of Table 2, respectively.

【００７５】変換テーブル・アドレス・セレクタ・マル
チプレクサ２５１−２５４のデータ入力ポートの、シフ
ト回路出力信号パス１１８に接続されていない各データ
入力端子は、実際には、論理ゼロに結合されている。そ
れ故、たとえば、第１アドレス・セレクタ・マルチプレ
クサ２０１のアドレス・セレクタ・マルチプレクサ出力
ポート２４１は、スケール・ファクタ選択制御信号バス
２５６がデータ入力ポート２を指定する２進論理制御信
号を搬送している場合に、４ビットのアドレス’００
０’‖ＳＣＯ＜０＞を搬送する。Each data input terminal of the conversion table address selector multiplexer 251-254 data input port that is not connected to the shift circuit output signal path 118 is actually tied to a logic zero. Thus, for example, the address selector multiplexer output port 241 of the first address selector multiplexer 201 carries a binary logic control signal whose scale factor select control signal bus 256 specifies data input port 2. In case of 4-bit address '00
0 '| SCO <0> is conveyed.

【００７６】ピクセル拡張／パススルー回路１００はピ
クセル拡張／パススルー・マルチプレクサ２５８を含ん
でいる。ピクセル拡張／パススルー・マルチプレクサ２
５８はピクセル拡張データ入力２６０及びパススルー・
データ入力２６２を有する３２ビット幅の２対１マルチ
プレクサである。４つの８ビット幅の変換テーブル出力
ポート１３１−１３４は連結された態様で、ピクセル拡
張／パススルー・マルチプレクサ２５８の３２ビット幅
のピクセル拡張データ入力ポート２６０に接続されてい
る。ピクセル・データ入力バス４２はピクセル拡張／パ
ススルー・マルチプレクサ２５８のパススルー・データ
入力ポート２６２に接続されている。ピクセル拡張／パ
ススルー・マルチプレクサ２５８の３２ビット幅のピク
セル拡張／パススルー・データ出力ポート２６４は、ピ
クセル拡張／パススルー回路１００の拡張回路ピクセル
・データ出力バス４６に接続されている。拡張回路ピク
セル・データ出力バス４６はピクセル拡張／パススルー
マルチプレクサ２５８のピクセル拡張／パススルー・デ
ータ出力ポート２６４から伝送される拡張回路出力デー
タ・ワードＥＣＯ＜３１：０＞を搬送する。The pixel expansion / pass-through circuit 100 includes a pixel expansion / pass-through multiplexer 258. Pixel expansion / pass-through multiplexer 2
58 is a pixel extension data input 260 and a pass-through
A 32 bit wide 2 to 1 multiplexer with a data input 262. The four 8-bit wide conversion table output ports 131-134 are connected in a concatenated manner to the 32-bit wide pixel expansion data input port 260 of the pixel expansion / pass-through multiplexer 258. The pixel data input bus 42 is connected to the passthrough data input port 262 of the pixel expansion / passthrough multiplexer 258. The 32-bit wide pixel expansion / pass-through data output port 264 of the pixel expansion / pass-through multiplexer 258 is connected to the expansion circuit pixel data output bus 46 of the pixel expansion / pass-through circuit 100. The extension circuit pixel data output bus 46 carries the extension circuit output data word ECO <31: 0> transmitted from the pixel extension / pass-through data output port 264 of the pixel extension / pass-through multiplexer 258.

【００７７】ピクセル拡張／パススルー・マルチプレク
サ２５８はピクセル拡張／パススルー選択制御信号入力
２６６を含んでいる。ピクセル拡張／パススルー制御信
号入力２６６に２進ピクセル拡張／パススルー制御信号
を印加することによって、ピクセル拡張／パススルー・
マルチプレクサ２５８のピクセル拡張データ入力２６０
またはパススルー・データ入力２６２のいずれかが、ピ
クセル拡張／パススルー・マルチプレクサ出力２６４に
接続される。ピクセル拡張／パススルー制御信号入力２
６６はピクセル拡張バイパスＮＡＮＤゲート２６８に接
続されている。ピクセル拡張バイパスＮＡＮＤゲート２
６８はスケール・ファクタ制御信号バス２５６の２本の
ラインに接続されている２つの論理入力を有している。
ピクセル拡張／パススルー・マルチプレクサ２５８はピ
クセル拡張バイパスＮＡＮＤゲート２６８と関連して、
２ビット幅のスケール・ファクタ選択制御信号バス２５
６が２進論理信号”１１”を搬送しているときに、ピク
セル入力データ・バス４２を拡張回路ピクセル・データ
出力バス４６に接続する。スケール・ファクタ選択制御
信号バス２５６で搬送されるすべての他の２進論理信号
について、ピクセル拡張／パススルー・マルチプレクサ
２５８及びピクセル拡張バイパスＮＡＮＤゲート２６８
は、ピクセル・データ変換テーブル記憶回路１２４の４
本の連結された変換テーブル出力ポート１３１−１３４
を拡張回路ピクセル・データ出力バス４６に接続する。Pixel extend / pass through multiplexer 258 includes a pixel extend / pass through select control signal input 266. By applying a binary pixel expansion / pass-through control signal to the pixel expansion / pass-through control signal input 266,
Pixel extension data input 260 of multiplexer 258
Alternatively, either passthrough data input 262 is connected to pixel expand / passthrough multiplexer output 264. Pixel expansion / pass-through control signal input 2
66 is connected to the pixel expansion bypass NAND gate 268. Pixel expansion bypass NAND gate 2
68 has two logic inputs connected to two lines of the scale factor control signal bus 256.
Pixel expansion / pass-through multiplexer 258 is associated with pixel expansion bypass NAND gate 268 to
2-bit wide scale factor selection control signal bus 25
Pixel input data bus 42 is connected to extended circuit pixel data output bus 46 when 6 carries a binary logic signal "11". Pixel expansion / pass-through multiplexer 258 and pixel expansion bypass NAND gate 268 for all other binary logic signals carried on scale factor select control signal bus 256.
Is the pixel data conversion table storage circuit 124 4
Book linked translation table output ports 131-134
To the extension circuit pixel data output bus 46.

【００７８】図６は単一のソース・ピクセル・データ・
ワードにおけるソース・ピクセル・データの拡張につい
ての説明のための例に対するピクセル拡張／パススルー
回路１００の作動に関するタイミング図を示している。
図６の例において、ソース・ピクセル・データは２とい
うソース・ピクセル深さを有しており、宛先ピクセル・
データは８という宛先ピクセル深さを有しているので、
ピクセル深さ拡張ファクタは４である。FIG. 6 shows a single source pixel data
FIG. 6 illustrates a timing diagram for the operation of the pixel extend / passthrough circuit 100 for an illustrative example of extending source pixel data in words.
In the example of FIG. 6, the source pixel data has a source pixel depth of 2 and the destination pixel data
The data has a destination pixel depth of 8 so
The pixel depth expansion factor is 4.

【００７９】１６の２ビット・ピクセル・データ・フィ
ールドの３２ビット・ソース・ピクセル・データ・ワー
ドＰＩ＜３１：０＞がピクセル・データ入力バス４２に
よって、図６のタイミング図の第１行に示されている時
間間隔で、データ・シフト・マルチプレクサ１０４の最
低位シフト・マルチプレクサ入力ポート１１０に印加さ
れる。ソース・ピクセル・データ・ワードＰＩ＜３１：
０＞は図２に示す２ビット・ピクセル深さのピクセル・
データに対するピクセル・データ・ワード５２について
示されているパックド・ピクセル形式を有している。A 32-bit source pixel data word PI <31: 0> of sixteen 2-bit pixel data fields is shown by pixel data input bus 42 in the first row of the timing diagram of FIG. Applied to the lowest shift multiplexer input port 110 of the data shift multiplexer 104 at the time intervals indicated. Source Pixel Data Word PI <31:
0> is a pixel of 2-bit pixel depth shown in FIG.
It has the packed pixel format shown for pixel data word 52 for data.

【００８０】データ・シフト・マルチプレクサ１０４の
右シフト増分制御信号入力ポート１１６に印加された２
ビット幅の右シフト増分制御信号ＳＲＩ＜１：０＞は、
図６のタイミング図の２行目に示す最初の時間間隔中
に、値”０”を符号化し、パックド・ピクセル・データ
・デパッカ回路を初期化、ないし「プライム化」する。
したがって、最初の時間間隔中に、ソース・ピクセル・
データ・ワードＰＩ＜３１：Ｏ＞がデータ・シフト・マ
ルチプレクサ１０４のマルチプレクサ出力ポート１１４
に現れ、図６のタイミング図の５行目に示すような、シ
フト回路出力データ・ワードＳＣＯ＜１：０＞を構成す
る。2 applied to the right shift increment control signal input port 116 of the data shift multiplexer 104.
The bit-width right shift increment control signal SRI <1: 0> is
During the first time interval shown in the second row of the timing diagram of FIG. 6, the value "0" is coded to initialize or "prime" the packed pixel data depacker circuit.
Therefore, during the first time interval, the source pixel
The data word PI <31: O> is the multiplexer output port 114 of the data shift multiplexer 104.
, And forms the shift circuit output data word SCO <1: 0>, as shown in the fifth row of the timing diagram of FIG.

【００８１】図６のタイミング図の６行目に示すよう
に、２ビット幅のスケール・ファクタ選択制御信号ＳＦ
Ｓ＜１：０＞はこの例の深さ変換プロセスの全体にわた
って値”１”を符号化するが、これは４というピクセル
深さ変換スケール・ファクタに対応している。”１”と
いうスケール・ファクタ選択制御信号ＳＦＳ＜１：０＞
は、４つの変換テーブル・アドレス・セレクタ・マルチ
プレクサ２０１−２０４のチャネル・セレクタ制御入力
ポート２５１−２５４に並列に印加されるので、マルチ
プレクサの第２のアドレス・セレクタ・マルチプレクサ
・データ入力ポート２２１−２２４が対応するアドレス
・セレクタ・マルチプレクサ出力ポート２４１−２４４
に接続される。上記の表２には、４つのアドレス・セレ
クタ・マルチプレクサの第２のアドレス・セレクタ・マ
ルチプレクサのデータ入力ポート２２１−２２４に印加
されるシフト回路出力データ・ワードＳＣＯ＜３１：０
＞のビット位置が記載されている。詳細にいえば、シフ
ト回路出力データ・ワードの最低位８ビットのフィール
ドＳＣＯ＜７：０＞は、４つの２ビット幅のアドレス・
フィールドＳＣＯ＜１：０＞、ＳＣＯ＜３：２＞、ＳＣ
Ｏ＜５：４＞、及びＳＣＯ＜７：６＞を画定する４対の
２つの隣接したビットのフィールドに分割される。２ビ
ット幅のアドレス・フィールドの各々は、図４に示すよ
うに、アドレス・セレクタ入力の第２のアドレス・セレ
クタ・マルチプレクサ・データ入力ポートに印加され
る。２ビット幅のアドレス・フィールドがアドレス・セ
レクタ・マルチプレクサ出力ポート２４１−２４４に現
れ、２つのゼロが前部に連結され、ピクセル・データ変
換テーブル記憶装置１２４のための４ビット幅の変換索
引データ読取りアドレスＡＤＲＡ＜３：０＞、ＡＤＲ０
＜３：０＞、ＡＤＲＣ＜３：０＞、及びＡＤＲＤ＜３：
０＞を形成する。検討している例において、図６のタイ
ミング図の２行目で定義される最初の時間間隔でもたら
される４つの変換索引アドレスは、タイミング図の７行
目ないし１０行目の対応する最初の時間間隔に記載され
ている。As shown in the sixth line of the timing chart of FIG. 6, the scale factor selection control signal SF having a width of 2 bits is selected.
S <1: 0> encodes the value "1" throughout the depth conversion process of this example, which corresponds to a pixel depth conversion scale factor of 4. Scale factor selection control signal SFS <1: 0> of "1"
Are applied in parallel to the channel selector control input ports 251-254 of the four translation table address selector multiplexers 201-204, so that the second address selector multiplexer data input ports 221-224 of the multiplexer. Address selector multiplexer output ports 241-244 corresponding to
Connected to. In Table 2 above, the shift circuit output data word SCO <31: 0 applied to the data input ports 221-224 of the second address selector multiplexer of the four address selector multiplexers.
The bit position of> is described. In particular, the least significant 8 bit field SCO <7: 0> of the shift circuit output data word contains four 2-bit wide address fields.
Fields SCO <1: 0>, SCO <3: 2>, SC
It is divided into four pairs of two adjacent fields of bits that define O <5: 4>, and SCO <7: 6>. Each 2-bit wide address field is applied to the second address selector multiplexer data input port of the address selector input, as shown in FIG. A 2-bit wide address field appears on the address selector multiplexer output ports 241-244, with two zeros concatenated to the front to read a 4-bit wide translation index data read for the pixel data translation table store 124. Address ADRA <3: 0>, ADR0
<3: 0>, ADRC <3: 0>, and ADRD <3:
0> is formed. In the example under consideration, the four translation index addresses that result in the first time interval defined in the second line of the timing diagram of FIG. 6 are the corresponding first time in the seventh to tenth lines of the timing diagram. It is listed in the interval.

【００８２】変換索引アドレスの２つの先行ゼロのた
め、ピクセル深さ変換テーブル記憶装置１２４の４つの
低位有効８ビット・レジスタだけが、検討している例に
おいてはアクセスされる。各ゼロの拡張されたアドレス
は記憶回路に記憶される１つの８ビット宛先ピクセル・
データ値を規定する。Due to the two leading zeros in the translation index address, only the four low-order valid 8-bit registers of pixel depth translation table store 124 are accessed in the example under consideration. The extended address of each zero is stored in a memory circuit as one 8-bit destination pixel
Specifies the data value.

【００８３】図６のタイミング図の３行目に示すよう
に、３つのクロック・パルスＳＲＣＬは深さ変換サイク
ル中に、データ・リターン・レジスタ１０６のリターン
・レジスタ・クロック入力ポート１０９に印加される。
最初のパルスによって、ソース・ピクセル・データ・デ
ータ・ワードＰＩ＜３１：０＞の２８の高位ビットＰＩ
＜３１：４＞が、データ・リターン・レジスタ１０６に
ロードされ、図６のタイミング図の４行目に示すように
シフト回路データ・リターン・データ・ワードＳＣＤＲ
＜３１：４＞として現れる。As shown in the third row of the timing diagram of FIG. 6, three clock pulses SRCL are applied to the return register clock input port 109 of the data return register 106 during the depth conversion cycle. .
The first pulse causes the 28 high-order bits PI of the source pixel data data word PI <31: 0>
<31: 4> are loaded into the data return register 106 and the shift circuit data return data word SCDR is loaded as shown in the fourth row of the timing diagram of FIG.
Appears as <31: 4>.

【００８４】図６のタイミング図の２行目に示す”０”
から”２”への右シフト増分制御信号ＳＲＩ＜１：０＞
の遷移によって、データ・シフト・マルチプレクサ１０
４のシフト・マルチプレクサ出力ポート１１４を第１の
シフト・マルチプレクサ入力ポート１１０に接続される
ものから、第３のシフト・マルチプレクサ入力ポート１
１２に接続されるものへ切り換える。結果として、デー
タ・リターン・レジスタ１０６からの２８ビット・シフ
ト回路データ・リターン・データ・ワードＳＣＤＲ＜３
１：４＞から２４ビット高位データ・フィールドＳＣＤ
Ｒ＜３１：８＞は、最低位の２４ビット位置の３２ビッ
トシフト・マルチプレクサ出力ポート１１４に現れる。
８つの高位位置にはゼロが充填される。結果として、”
０”から”２”への右シフト増分制御信号ＳＲＩ＜１：
０＞の遷移の後、データ・シフト・マルチプレクサ１０
４のシフト・マルチプレクサ出力ポート１１４における
シフト回路出力データ・ワードＳＣＯ＜３１：０＞は、
図６のタイミング図の５行目に示すように、データ・ワ
ード”０”‖ＰＩ＜３１：８＞に切り換わる。４つの変
換テーブル・アドレスは対応して、図６のタイミング図
の７行目から１０行目の第２の間隔に示すゼロの拡張さ
れた２ビット幅のアドレス・フィールド値に切り換わ
る。"0" shown in the second line of the timing chart of FIG.
Shift control signal SRI <1: 0> from right to "2"
Transition of data shift multiplexer 10
4 shift multiplexer output ports 114 connected to the first shift multiplexer input port 110 to the third shift multiplexer input port 1
Switch to the one connected to 12. As a result, the 28-bit shift circuit data return data word SCDR <3 from the data return register 106.
1: 4> to 24-bit high-order data field SCD
R <31: 8> appears on the 32-bit shift multiplexer output port 114 in the lowest 24-bit position.
The eight higher positions are filled with zeros. as a result,"
Right shift increment control signal SRI <1: from 0 ”to“ 2 ”
After the 0> transition, the data shift multiplexer 10
The shift circuit output data word SCO <31: 0> at the 4th shift multiplexer output port 114 is
As shown in the fifth line of the timing diagram of FIG. 6, the data word is switched to "0" / PI <31: 8>. The four translation table addresses correspondingly switch to the extended 2-bit wide address field value of zero shown in the second interval of lines 7-10 of the timing diagram of FIG.

【００８５】図６のタイミング図の３行目に示す第２及
び第３のクロック・パルスＳＲＣＬＫは順次、シフト回
路データ・リターン・データ・ワードＳＣＤＲ＜３１：
４＞を８ビット位置だけ右へ連続的にシフトし、タイミ
ング図の４行目に示すように、８つの高位ビット位置に
ゼロを充填する。シフト回路出力データ・ワードＳＣＯ
＜３１：０＞は図６のタイミング図の５行目に示すよう
に、２つ目及び３つ目のクロック・パルスの各々におい
て、右へ８ビット位置対応してシフトされ、８つの高位
ビット位置に、ゼロが充填される。４つのアドレスはタ
イミング図の７行目ないし１０行目の３番目及び４番目
の時間間隔に示すように変化する。The second and third clock pulses SRCLK shown in the third row of the timing diagram of FIG. 6 are sequentially shifted circuit data return data word SCDR <31:
Continuously shift 4> to the right by 8 bit positions and fill the 8 high bit positions with zeros, as shown in line 4 of the timing diagram. Shift circuit output data word SCO
<31: 0> is shifted to the right by 8 bit positions in each of the second and third clock pulses as shown in the fifth line of the timing diagram of FIG. The position is filled with zeros. The four addresses change as shown in the third and fourth time intervals on lines 7-10 of the timing diagram.

【００８６】図６のタイミング図に示したサイクルの終
了時に、ソース・ピクセル・データ・ワードＰＩ＜３
１：０＞の１６の２ビット幅のソース・ピクセル・デー
タ・フィールドの各々は、ゼロの拡張された４ビットの
変換索引データ読取りアドレスに変換され、ピクセル・
データ変換テーブル記憶装置１２４の４つの変換テーブ
ル読取りアドレス入力ポート１４１−１４４の１つに印
加され、対応する８ビット宛先ピクセル・データを記憶
回路から読み取る。８ビットの宛先ピクセル・データ値
は連結された態様で１度に４つずつ並列に組み合わさ
れ、３２ビットの宛先ピクセル・データ・ワードを形成
する。ソース・ピクセル深さが４というピクセル深さ変
換スケール・ファクタだけ拡張されているので、元の３
２ビットのソース・ピクセル・データ・ワードＰＩ＜３
１：０＞は４つの３２ビット宛先ピクセル・データ・ワ
ードに変換される。At the end of the cycle shown in the timing diagram of FIG. 6, the source pixel data word PI <3
Each of the 16 2-bit wide source pixel data fields of 1: 0> is converted to an extended 4-bit conversion index data read address of zero and the pixel
Applied to one of the four conversion table read address input ports 141-144 of the data conversion table memory 124 to read the corresponding 8-bit destination pixel data from the memory circuit. The 8-bit destination pixel data values are combined in parallel, four at a time, in a concatenated manner to form a 32-bit destination pixel data word. Since the source pixel depth has been expanded by a pixel depth conversion scale factor of 4, the original 3
2-bit source pixel data word PI <3
1: 0> is converted into four 32-bit destination pixel data words.

【００８７】第２の例として、４ビットの深さのソース
・ピクセル・データを８ビットの深さの宛先ピクセル・
データに変換する場合を検討する。４から８へのビット
深さの拡張は、８／４すなわち２という拡張ファクタの
増加をもたらす。２つのピクセル深さ変換サイクルが必
要である。すなわち、第１のサイクルはソース・ピクセ
ル・データ・ワードの下半分ＰＩ＜１５：０＞の４つの
４ビット・ピクセル・データ値を拡張し、第２のサイク
ルはソース・ピクセル・データ・ワードの上半分ＰＩ＜
３１：１６＞の４つのピクセル・データ値を拡張するも
のである。第２のサイクルはソース・ピクセル・データ
が右シフト回路１０２の作動によってＳＣＯ＜１５：０
＞に置かれた後、ビットＰＩ＜３１：１６＞に含まれる
ソース・ピクセル・データを拡張する。As a second example, 4-bit deep source pixel data is converted to 8-bit deep destination pixel data.
Consider converting to data. An extension of the bit depth from 4 to 8 results in an increase of the extension factor of 8/4 or 2. Two pixel depth conversion cycles are required. That is, the first cycle extends the four 4-bit pixel data values in the lower half PI <15: 0> of the source pixel data word, and the second cycle expands the source pixel data word. Upper half PI <
31:16> to expand the four pixel data values. In the second cycle, the source pixel data is SCO <15: 0 by the operation of the right shift circuit 102.
>, Then expand the source pixel data contained in bits PI <31:16>.

【００８８】２という拡張ファクタに対応する表２の行
から、第１の変換索引データ読取りアドレスＡＤＤＲＡ
＜３：０＞がＳＣＯ＜３：０＞にセットされ、第２のデ
ータ読取りアドレスＡＤＤＲＢ＜３：０＞がＳＣＯ＜
７：４＞にセットされ、第３のデータ読取りアドレスＡ
ＤＤＲＣ＜３：０＞がＳＣＯ＜１１：８＞にセットさ
れ、第４のデータ読取りアドレスＡＤＤＲＤ＜３：０＞
がＳＣＯ＜１５：１２＞にセットされることがわかる。
４ビットの変換索引データ読取りアドレスの各々は、入
来する４ビットのソース・ピクセル・データ値の１つを
１対１で表している。各ピクセル深さ変換サイクルの４
つのデータ読取りアドレスは、ピクセル・データ変換テ
ーブル記憶回路１２４に以前に記憶されている１６の８
ビット値の対応するものを並列に独立して選択する。４
つの８ビット値は８ビット深さの４つの宛先ピクセルを
表す。４つの宛先ピクセル値は連結され、単一の３２ビ
ットのワードを形成し、このワードは次いで３２ビット
幅のデータ・バス６上でグラフィックス・コントローラ
によって、ビデオ・メモリの宛先ビットマップに書き込
まれる。From the row of Table 2 corresponding to the expansion factor of 2, the first conversion index data read address ADDRA
<3: 0> is set to SCO <3: 0> and the second data read address ADDRB <3: 0> is set to SCO <
7: 4> and the third data read address A
DDRC <3: 0> is set to SCO <11: 8> and the fourth data read address ADDRD <3: 0>
Is set to SCO <15:12>.
Each of the 4-bit translated index data read addresses represents one to one of the incoming 4-bit source pixel data values. 4 for each pixel depth conversion cycle
The one data read address is stored in the pixel data conversion table storage circuit 124 of the eighteen sixteen
Select corresponding bit values in parallel independently. Four
One 8-bit value represents four destination pixels that are 8 bits deep. The four destination pixel values are concatenated to form a single 32-bit word which is then written by the graphics controller on the 32-bit wide data bus 6 to the destination bitmap in video memory. .

【００８９】第３の例として、２ビットのピクセルを４
ビットのピクセルに拡張する場合を検討する。拡張ファ
クタは以前の例の場合と同様に、この場合も２であっ
て、アドレス・ビットの選択は同一である。しかしなが
ら、ピクセル・データ変換テーブル記憶回路１２４のレ
ジスタ位置に記憶されているデータは、異なる解釈がさ
れる。この例において、各８ビット・ピクセル・データ
変換データ項目は、連結された２つの個別の４ビットの
ピクセル・データ値を構成する。４ビットの変換索引デ
ータ読取りアドレスは、連結された２つの２ビット・ピ
クセル・データ値を表す。各変換索引データ読取りアド
レスの上位２ビットは有効８ビット・レジスタの上位４
ビットをアクセスするものと考えることができ、データ
読取りアドレスの下位２ビットは有効レジスタの下位４
ビットをアクセスする。一般に、ピクセル・データ変換
データをピクセル・データ変換記憶回路へ適切にロード
した場合、本発明の好ましい実施例によって、同一のア
ドレス選択機能が拡張ファクタが同一のすべての場合に
機能することが可能となる。この例において、表２を参
照すると、ピクセル・データ変換テーブル項目の上位ニ
ッブルは上位の２つのデータ読取りアドレス・ビットに
対応しなければならず、また下位ニッブルは下位の２つ
のデータ読取りアドレス・ビットに対応しなければなら
ない。たとえば、２ビット・コード”００”を４ビット
・コード”０００１”にマップし、２ビット・コード”
１１”を４ビット・コード”１１１０”にマップするこ
とを希望する場合、すべてのデータ読取りアドレス”０
０ＸＸ”（ただし、”Ｘ”は「任意」を表す）が”００
０１”の上位ニッブルを含んでおり、すべてのアドレ
ス”１１ＸＸ”が”１１１０”の上位ニッブルを含んで
いるという態様で、ピクセル・データ変換テーブルをロ
ードしなければならない。同様なプロセスによって、フ
ァイル項目の下位ニッブルに対する値を決定することが
できる。以前の例の場合と同様に、拡張ファクタが２な
のであるから、各３２ビット・ソース・ピクセル・デー
タ・ワードに対して２つのピクセル深さ変換サイクルが
必要である。As a third example, a 2-bit pixel is set to 4
Consider expanding to a pixel of bits. The expansion factor is again 2 in this case, as in the previous example, and the choice of address bits is the same. However, the data stored in the register location of the pixel data conversion table storage circuit 124 is interpreted differently. In this example, each 8-bit pixel data conversion data item comprises two individual concatenated 4-bit pixel data values. The 4-bit conversion index data read address represents two concatenated 2-bit pixel data values. The upper 2 bits of each conversion index data read address are the upper 4 bits of a valid 8-bit register
Can be thought of as accessing the bits, the lower 2 bits of the data read address are the lower 4 bits of the valid register.
Access bits. In general, if the pixel data conversion data is properly loaded into the pixel data conversion storage circuit, the preferred embodiment of the present invention allows the same address selection function to work in all cases with the same expansion factor. Become. In this example, referring to Table 2, the upper nibble of the pixel data conversion table entry must correspond to the upper two data read address bits, and the lower nibble is the lower two data read address bits. Must correspond to. For example, a 2-bit code "00" is mapped to a 4-bit code "0001", and a 2-bit code "
If you want to map 11 "to the 4-bit code" 1110 ", all data read addresses" 0 "
0XX "(however," X "stands for" arbitrary ") is" 00 "
The pixel data conversion table must be loaded in such a way that it contains the upper nibble of 01 "and all addresses" 11XX "contain the upper nibble of" 1110 ". The value for the lower nibble of can be determined as in the previous example, since the expansion factor is 2, two pixel depth conversion cycles for each 32-bit source pixel data word. is necessary.

【００９０】図７において、平面抽出／パススルー回路
３００は拡張回路ピクセル・データ出力バス４６のデー
タからピクセル・データの平面を抽出するための平面エ
クストラクタ３０２と、平面エクストラクタ３０２によ
って抽出されたピクセル・データを統合するための抽出
データ・コンソリデータ３０４を含んでいる。In FIG. 7, the plane extraction / pass-through circuit 300 includes a plane extractor 302 for extracting a plane of pixel data from the data of the extension circuit pixel data output bus 46, and a pixel extracted by the plane extractor 302. Includes an Extracted Data Consolidator 304 for integrating the data.

【００９１】図８に示すように、平面エクストラクタ３
０２はカスケード状に接続された３つの奇偶ライン・セ
レクタ・マルチプレクサ３１０、３２０、３３０を含ん
でいる。３つの奇偶ライン・セレクタ・マルチプレクサ
３１０、３２０、３３０をこれらが構成するカスケード
の段によって、適宜呼ぶこととする。それ故、カスケー
ドの最初の奇偶ライン・セレクタ・マルチプレクサ３１
０を第１段奇偶ライン・セレクタ・マルチプレクサ３１
０と呼び、カスケードの第２のライン・セレクタ・マル
チプレクサ３２０を第２段奇偶ライン・セレクタ・マル
チプレクサ３２０と呼び、カスケードの第３のライン・
セレクタ・マルチプレクサ３３０を第３段奇偶ライン・
セレクタ・マルチプレクサ３３０と呼ぶ。３つのライン
・セレクタ・マルチプレクサ３１０、３２０、３３０の
各々は奇数パリティ入力ポート３１２、３２２、３３２
と、偶数パリティ入力ポート３１４、３２４、３３４を
有する２対１マルチプレクサである。３つのライン・セ
レクタ・マルチプレクサ３１０、３２０、３３０の各々
は選択パリティ出力ポート３１６、３２６、３３６、及
びパリティ選択制御信号入力ポート３１８、３２８、３
３８も有している。各ライン・セレクタ・マルチプレク
サ３１０、３２０、３３０の選択パリティ出力ポート３
１６、３２６、３３６は、マルチプレクサのパリティ選
択制御信号入力ポート３１８、３２８、３３８に印加さ
れるパリティ選択制御信号ＳＥＬ＜ｉ＞の状態に応じ
て、奇数パリティ入力ポート３１２、３２２、３２３ま
たは偶数パリティ入力ポート３１４、３２４、３３４の
いずれかに接続可能である。As shown in FIG. 8, the planar extractor 3
02 includes three odd-even line selector multiplexers 310, 320, 330 connected in cascade. The three odd-even line selector multiplexers 310, 320, 330 will be appropriately referred to by the stages of the cascades they constitute. Therefore, the first odd-even line selector multiplexer 31 in the cascade
0 is the first stage odd-even line selector multiplexer 31
0, and the second line selector multiplexer 320 of the cascade is called the second stage odd-even line selector multiplexer 320 and the third line selector multiplexer 320 of the cascade.
Selector / multiplexer 330 is connected to the third stage odd / even line
Called selector / multiplexer 330. Each of the three line selector multiplexers 310, 320, 330 has an odd parity input port 312, 322, 332.
And a 2: 1 multiplexer with even parity input ports 314, 324, 334. Each of the three line selector multiplexers 310, 320, 330 has a select parity output port 316, 326, 336 and a parity select control signal input port 318, 328, 3.
It also has 38. Select parity output port 3 of each line selector multiplexer 310, 320, 330
16, 326, 336 are odd parity input ports 312, 322, 323 or even parity depending on the state of the parity selection control signal SEL <i> applied to the parity selection control signal input ports 318, 328, 338 of the multiplexer. It can be connected to any of the input ports 314, 324, 334.

【００９２】第１段奇偶ライン選択マルチプレクサ３１
０は１６ビット幅のマルチプレクサである。第１段ライ
ン選択マルチプレクサ３１０の奇数パリティ入力ポート
３１２の１６の端子は、インデックス”ｉ”が奇数であ
る論理信号ＥＣＯ＜ｉ＞を搬送する拡張回路ピクセル・
データ出力バス４６の１つおきのラインに接続されてい
る。拡張回路ピクセル・データ出力バス４６の他の端子
−インデックス”ｉ”が偶数である論理信号ＥＣＯ＜ｉ
＞を搬送する−は第１段奇偶ライン・セレクタ・マルチ
プレクサ３１０の偶数パリティ入力ポート３１４の１６
本のラインに接続されている。第１段ライン・セレクタ
・マルチプレクサ３１０のパリティ選択制御信号入力ポ
ート３１８はパリティ選択制御信号ＳＥＬ＜０＞を受け
取る。第１段奇偶ライン・セレクタ・マルチプレクサ３
１０の選択パリティ出力ポート３１６の１６の出力端子
は、Ｓ１＜１５：０＞で示される１６ビット幅の第１段
パリティ選択出力データ・ワードを搬送する。First stage odd-even line selection multiplexer 31
0 is a 16-bit wide multiplexer. The 16 terminals of the odd parity input port 312 of the first stage line select multiplexer 310 carry the extension circuit pixel carrying the logic signal ECO <i> whose index "i" is odd.
It is connected to every other line of the data output bus 46. The other terminal of the extension circuit pixel data output bus 46--a logic signal ECO <i where the index "i" is even.
Carry-> is 16 of the even parity input port 314 of the first stage odd-even line selector multiplexer 310.
Connected to the book line. The parity selection control signal input port 318 of the first stage line selector multiplexer 310 receives the parity selection control signal SEL <0>. 1st stage odd-even line selector multiplexer 3
The 16 output terminals of the 10 selected parity output ports 316 carry a 16-bit wide first stage parity selected output data word designated S1 <15: 0>.

【００９３】第１段奇遇ライン・セレクタ・マルチプレ
クサ３１０の選択パリティ出力ポート３１６からの１６
本の出力ラインは、下記のように、第２段奇偶ライン・
セレクタ・マルチプレクサ３２０の入力ポート３２２、
３２４に接続される。第１段パリティ選択出力データ・
ワードＳ１＜１５：０＞の奇数パリティ・ビット位置の
乗っている１６本のラインの１つおきのラインは、第２
段奇偶ライン・セレクタ・データ・マルチプレクサ３２
０の奇数パリティ入力ポート３２２の８つの入力端子に
接続されている。第１段パリティ選択出力データ・ワー
ドＳ１＜１５：０＞の偶数パリティ・ビット位置を搬送
する他の８本のラインは、第２段奇偶ライン・セレクタ
・マルチプレクサ３２０の偶数パリティ入力ポート３２
４の８つの出力端子に接続されている。第２段ライン・
セレクタ・マルチプレクサ３２０のパリティ選択制御信
号入力ポート３２８は、パリティ選択制御信号ＳＥＬ＜
１＞を受け取る。第２段ライン・セレクタ・マルチプレ
クサ３２０の選択パリティ出力ポート３２６の８つの出
力端子は、第２段パリティ選択出力データ・ワードＳ２
＜７：０＞を搬送する。16 from the selected parity output port 316 of the first stage odd line selector multiplexer 310
The output lines of the book are as follows:
The input port 322 of the selector / multiplexer 320,
324. First stage parity selection output data
Every other line out of the 16 lines carrying the odd parity bit position of word S1 <15: 0> is the second line.
Stage odd-even line selector data multiplexer 32
It is connected to the eight input terminals of an odd parity input port 322 of zero. The other eight lines carrying the even parity bit positions of the first stage parity select output data word S1 <15: 0> are the even parity input ports 32 of the second stage odd-even line selector multiplexer 320.
4 to 8 output terminals. 2nd stage line
The parity selection control signal input port 328 of the selector / multiplexer 320 has a parity selection control signal SEL <
1> is received. The eight output terminals of the selected parity output port 326 of the second stage line selector multiplexer 320 are the second stage parity selected output data word S2.
<7: 0> is conveyed.

【００９４】第２段奇偶ライン・セレクタ・マルチプレ
クサ３２０の選択パリティ出力ポート３２６の８本の出
力ラインは、第１段ライン・セレクタ・マルチプレクサ
３１０の選択パリティ出力ポート３１６を第２段ライン
・セレクタ・マルチプレクサ３２０の奇数及び偶数のパ
リティ入力ポートに接続することに関して、前述したの
と類似した態様で、第３段奇偶ライン・セレクタ・マル
チプレクサ３３０の入力ポート３３２、３３４に接続さ
れる。詳細にいえば、第２段パリティ選択出力データ・
ワードＳ２＜７：０＞の奇数パリティ・ビット位置を搬
送している８本の出力ラインの内の４本は、第３段奇偶
ライン・セレクタ・マルチプレクサ３３０の４ビット幅
の奇数パリティ入力ポート３３２に接続されている。第
２段パリティ選択出力データ・ワードＳ２＜７：２＞の
偶数パリティ・ビット位置を搬送している他の４本のラ
インは、第３段ライン・セレクタ・データ・マルチプレ
クサ３３０の偶数パリティ入力ポート３３４に接続され
ている。パリティ選択制御信号ＳＥＬ＜２＞は第３段ラ
イン・セレクタ・マルチプレクサ３３０のパリティ選択
制御信号入力ポート３３８に印加される。第３段奇偶ラ
イン・セレクタ・マルチプレクサ３３０の選択パリティ
出力ポート３３６の４つの出力端子は、Ｓ３＜３：０＞
で示される４ビットの第３段パリティ選択出力データ・
ワードを搬送する。The eight output lines of the selected parity output port 326 of the second stage odd-even line selector multiplexer 320 are connected to the selected parity output port 316 of the first stage line selector multiplexer 310 by the second stage line selector. It is connected to the input ports 332, 334 of the third stage odd-even line selector multiplexer 330 in a manner similar to that described above for connecting to the odd and even parity input ports of the multiplexer 320. In detail, the second stage parity selection output data
Four of the eight output lines carrying the odd parity bit positions of word S2 <7: 0> are four bit wide odd parity input ports 332 of the third stage odd-even line selector multiplexer 330. It is connected to the. The other four lines carrying the even parity bit positions of the second stage parity select output data word S2 <7: 2> are the even parity input ports of the third stage line selector data multiplexer 330. It is connected to 334. The parity selection control signal SEL <2> is applied to the parity selection control signal input port 338 of the third stage line selector multiplexer 330. The four output terminals of the selected parity output port 336 of the third stage odd-even line selector multiplexer 330 are S3 <3: 0>.
4-bit third-stage parity selection output data indicated by
Carry a ward.

【００９５】平面選択制御バス３４０は３本のラインを
有しており、これらのそれぞれは３つのディジタル・パ
リティ選択制御信号ＳＥＬ＜０＞、ＳＥＬ＜１＞、及び
ＳＥＬ＜２＞を搬送し、第１段、第２段、及び第３段奇
偶ライン・セレクタ・マルチプレクサ３１０、３２０、
３３０の３つのパリティ選択制御信号入力ポート３１
８、３２８、３３８に接続されている。３つのパリティ
選択制御信号はパリティ選択制御ワードＳＥＬ＜２：０
＞を構成し、この制御ワードは０から７までの数字を２
進的に符号化し、３つのカスケードされた奇偶ライン・
セレクタ・マルチプレクサ３１０、３２０、３３０の出
力を決定する。The plane select control bus 340 has three lines, each of which carries three digital parity select control signals SEL <0>, SEL <1>, and SEL <2>. First, second and third stage odd-even line selector multiplexers 310, 320,
Three parity selection control signal input ports 31 of 330
8, 328, 338. The three parity selection control signals are parity selection control words SEL <2: 0.
>, And this control word is a number from 0 to 7
3 progressively encoded odd and even lines
It determines the output of the selector / multiplexer 310, 320, 330.

【００９６】下記の表３において、第１段、第２段及び
第３段パリティ選択出力データ・ワードＳ１＜１５：０
＞、Ｓ２＜７：０＞及びＳ３＜３：０＞が、表の後で説
明するように、パリティ選択制御ワードＳＥＬ＜２：０
＞の状態の関数として記載されている。In Table 3 below, the first, second and third stage parity select output data words S1 <15: 0.
>, S2 <7: 0> and S3 <3: 0>, the parity selection control words SEL <2: 0, as will be explained later in the table.
> As a function of the state.

【００９７】 表３ SEL<2:0> S1<15:0> S2<7:0> S3<3:0> 000 ECO<2i> ECO<4j> ECO<8k> 001 ECO<2i+1> ECO<4j+1> ECO<8k+1> 010 ECO<2i> ECO<4j+2> ECO<8k+2> 011 ECO<2i+1> ECO<4j+3> ECO<8k+3> 100 ECO<2i> ECO<4j> ECO<8k+4> 101 ECO<2i+1> ECO<4j+1> ECO<8k+5> 110 ECO<2i> ECO<4j+2> ECO<8k+6> 111 ECO<2i+1> ECO<4j+3> ECO<8k+7> Table 3 SEL <2: 0> S1 <15: 0> S2 <7: 0> S3 <3: 0> 000 ECO <2i> ECO <4j> ECO <8k> 001 ECO <2i + 1> ECO <4j + 1> ECO <8k + 1> 010 ECO <2i> ECO <4j + 2> ECO <8k + 2> 011 ECO <2i + 1> ECO <4j + 3> ECO <8k + 3> 100 ECO <2i> ECO <4j> ECO <8k + 4> 101 ECO <2i + 1> ECO <4j + 1> ECO <8k + 5> 110 ECO <2i> ECO <4j + 2> ECO <8k + 6> 111 ECO <2i + 1> ECO <4j + 3> ECO <8k + 7>

【００９８】表３の第２欄において、パリティ選択制御
ワードＳＥＬ＜２：０＞の所定の値に対する第１段パリ
ティ選択出力データ・ワードＳ１＜１５：０＞の各種の
ビット位置Ｓ１＜ｉ＞は、インデックスｉが０から１５
の範囲の場合に、ＳＥＬ＜２：０＞の値に対向する欄の
項目で与えられる。表３の第３欄において、パリティ選
択制御ワードＳＥＬ＜２：０＞の所定の値に対する第２
段パリティ選択出力データ・ワードＳ２＜７：０＞の各
種のビット位置Ｓ２＜ｊ＞は、インデックスｊが０から
７の範囲の場合に、ＳＥＬ＜２：０＞の所定の値に対向
する欄の項目で与えられる。表３の第３欄において、パ
リティ選択制御ワードＳＥＬ＜２：０＞の所定の値に対
する第３段パリティ選択出力データ・ワードＳ３＜３：
０＞の各種のビット位置Ｓ３＜ｋ＞は、インデックスｋ
が０から３の範囲の場合に、ＳＥＬ＜２：０＞の所定の
値に対向する欄の項目で与えられる。In the second column of Table 3, various bit positions S1 <i> of the first stage parity select output data word S1 <15: 0> for a given value of the parity select control word SEL <2: 0>. Has an index i from 0 to 15
In the case of the range of SEL <2: 0>, it is given in the item of the column facing the value of SEL <2: 0>. In the third column of Table 3, the second value for the predetermined value of the parity selection control word SEL <2: 0>
The various bit positions S2 <j> of the stage parity select output data word S2 <7: 0> are the columns facing the predetermined value of SEL <2: 0> when the index j is in the range 0-7. Given in item. In the third column of Table 3, the third stage parity select output data word S3 <3: for a given value of the parity select control word SEL <2: 0>:
0> various bit positions S3 <k> are index k
Is in the range of 0 to 3, it is given in the item of the column facing the predetermined value of SEL <2: 0>.

【００９９】奇偶ライン・セレクタ・マルチプレクサ３
１０、３２０、３３０の他に、平面エクストラクタ３０
２は３つのステージ選択マルチプレクサ３５０、３６
０、３７０を含んでおり、これらを順次第１、第２及び
第３出力フィールド・ステージ選択マルチプレクサと呼
ぶ。Odd-even line selector multiplexer 3
In addition to 10, 320, 330, the planar extractor 30
2 is three stage selection multiplexers 350, 36
0, 370, which are sequentially referred to as the first, second and third output field stage select multiplexers.

【０１００】第１出力フィールド・ステージ選択マルチ
プレクサ３５０は４対１の４ビット幅のマルチプレクサ
である。第１出力フィールド・ステージ選択マルチプレ
クサ３５０の４つの入力ポートの各々は、図８に示すよ
うに、拡張回路出力データ・ワードＥＣＯ＜３１：０＞
の１つのゼロないし３番目のビット位置、第１段出力デ
ータ・ワードＳ１＜１５：０＞、第２段出力データ・ワ
ードＳ２＜７：０＞、及び第３段出力データ・ワードＳ
３＜３：０＞を搬送する４本のラインに接続されてい
る。The first output field stage select multiplexer 350 is a 4-to-1 4-bit wide multiplexer. Each of the four input ports of the first output field stage select multiplexer 350 has an extended circuit output data word ECO <31: 0> as shown in FIG.
One zero to third bit position, first stage output data word S1 <15: 0>, second stage output data word S2 <7: 0>, and third stage output data word S
It is connected to four lines that carry 3 <3: 0>.

【０１０１】第２出力フィールド・ステージ選択マルチ
プレクサ３６０は３対１の４ビット幅のマルチプレクサ
である。第２出力フィールド・ステージ選択マルチプレ
クサ３６０の３つの入力ポートの各々は、拡張回路出力
データ・ワードＥＣＯ＜３１：０＞の１つの４番目ない
し７番目のビット位置、第１段出力データ・ワードＳ１
＜１５：０＞、及び第２段出力データ・ワードＳ２＜
７：０＞を搬送する４本の信号ラインに接続されてい
る。The second output field stage selection multiplexer 360 is a 3-to-4 4-bit wide multiplexer. Each of the three input ports of the second output field stage select multiplexer 360 has one fourth to seventh bit position of the extended circuit output data word ECO <31: 0>, the first stage output data word S1.
<15: 0>, and the second stage output data word S2 <
It is connected to four signal lines carrying 7: 0>.

【０１０２】第３出力フィールド・ステージ選択マルチ
プレクサ３７０は２対１の８ビット幅のマルチプレクサ
である。第３出力フィールド・ステージ選択マルチプレ
クサ３７０の入力の各々は、図８に示すように、拡張回
路出力データ・ワードＥＣＯ＜３１：０＞の１つの８番
目ないし１０番目のビット位置、及び第１段出力データ
・ワードＳ１＜１５：０＞を搬送する８本のラインに接
続されている。The third output field stage select multiplexer 370 is a 2-to-1 8-bit wide multiplexer. Each of the inputs of the third output field stage select multiplexer 370 has one 8th to 10th bit position of the extended circuit output data word ECO <31: 0> and a first stage, as shown in FIG. It is connected to eight lines that carry the output data word S1 <15: 0>.

【０１０３】２線ソース・ビット・パー・ピクセル制御
バス３５２はピクセル深さコンバータ４０の制御／タイ
ミング・バス４４の２本のラインを構成し、グラフィッ
クス・コントローラ１４に接続されている。ソース・ビ
ット・パー・ピクセル制御バス３５２はソース・ビット
・パー・ピクセル制御信号ＳＢＰＰ＜１：０＞を搬送し
ており、この信号は３つのステージ選択マルチプレクサ
３５０、３６０、３７０のステージ選択制御信号入力ポ
ート３５４、３６４、３７４に印加される。第３出力フ
ィールド・ステージ選択マルチプレクサ３７０の場合、
最低位ビット制御信号要素ＳＢＰＰ＜０＞のみが、マル
チプレクサ３７０のステージ選択制御信号入力ポート３
７４に印加される。The two-line source bit per pixel control bus 352 comprises two lines of the control / timing bus 44 of the pixel depth converter 40 and is connected to the graphics controller 14. The source bit per pixel control bus 352 carries the source bit per pixel control signal SBPP <1: 0>, which is the stage select control signal of the three stage select multiplexers 350, 360, 370. Applied to input ports 354, 364, 374. For the third output field stage select multiplexer 370,
Only the least significant bit control signal element SBPP <0> is the stage select control signal input port 3 of the multiplexer 370.
74 is applied.

【０１０４】３つのステージ選択マルチプレクサの出力
は拡張回路ピクセル・データ出力バス３６の１６本の最
高位ラインと組み合わされ、３２線の選択平面データ出
力バス３７８を形成する。選択平面データ出力バス３７
８は長さ３２ビットの選択平面出力データ・ワードＳＯ
＜３１：０＞を搬送する。以下に詳細に説明するよう
に、ソース・ビット・パー・ピクセル制御信号ＳＢＰＰ
＜１：０＞の状態に応じて、選択平面出力データ・ワー
ドＳＯ＜３１：０＞の高位ビットのいくつかを、ワード
の以降の処理で放棄することができる。ソース・ビット
・パー・ピクセル制御信号ＳＢＰＰ＜１：０＞によって
符号化された数値の関数として選択平面出力データ・ワ
ードＳＯ＜３１：０＞を、以下の表４に示す。表４にお
いて、記号「Ｘ」は未定義の「任意」の論理状態を指
す。The outputs of the three stage select multiplexers are combined with the 16 highest order lines of expansion circuit pixel data output bus 36 to form a 32-line select plane data output bus 378. Selection plane data output bus 37
8 is a selected plane output data word SO having a length of 32 bits
<31: 0> is transported. Source bit per pixel control signal SBPP, as described in detail below.
Depending on the <1: 0> state, some of the high order bits of the selected plane output data word SO <31: 0> may be discarded in further processing of the word. The selected plane output data words SO <31: 0> as a function of the number encoded by the source bit per pixel control signal SBPP <1: 0> are shown in Table 4 below. In Table 4, the symbol "X" refers to an undefined "arbitrary" logic state.

【０１０５】 表４ ＳＢＰＰ＜１：０＞ ＳＯ＜３１：０＞ ＳＯ＜３１：０＞ ［合計］ ［使用部分] ０ ＥＣＯ＜３１：０＞ ＥＣＯ＜３１：０＞ １ ＥＣＯ＜３１：１６＞ ...Ｓ１＜１５：０＞ ‖Ｓ１＜１５：０＞ ２ ＥＣＯ＜３１：８＞ ...Ｓ２＜７：０＞ ‖Ｓ２＜７：０＞ ３ ＥＣＯ＜３１：１６＞ ...Ｓ３＜３：０＞ ‖Ｓ１＜１５：８＞ ‖’ＸＸＸＸ’‖Ｓ３＜３：０＞ Table 4 SBPP <1: 0> SO <31: 0> SO <31: 0> [Total] [Used part] 0 ECO <31: 0> ECO <31: 0> 1 ECO <31:16> ... S1 <15: 0> ‖S1 <15: 0> 2 ECO <31: 8> ... S2 <7: 0> ‖S2 <7: 0> 3 ECO <31:16> ... S3 <3: 0> ‖S1 <15: 8>‖'XXXX'‖S3<3:0>

【０１０６】図７に示すように、選択平面データ出力バ
ス３７８は平面エクストラクタ３０２の出力を抽出平面
データ・コンソリデータ３０４の入力に接続する。図９
において、抽出データ・コンソリデータ３０４は３２ビ
ット幅の４対１データ・コンソリデータ・マルチプレク
サ４０８に接続された８段で、３２ビット幅のデータ・
コンソリデータ先入れ先出し（「ＦＩＦＯ」）装置３８
０を含んでいる。As shown in FIG. 7, select plane data output bus 378 connects the output of plane extractor 302 to the input of extract plane data consolidator 304. Figure 9
, The extracted data consolidator 304 has eight stages connected to a 4-to-1 data consolidator multiplexer 408 having a width of 32 bits.
Consolidator first-in first-out (“FIFO”) device 38
Contains 0.

【０１０７】データ・コンソリデータＦＩＦＯ装置３８
０は選択平面データ出力バス３７８に接続された並列デ
ータＦＩＦＯロード入力ポート３８９を有している。Ｆ
ＩＦＯ装置３８０のロード・データ制御信号入力ポート
３９０に印加されたロード・データ・イン制御信号（図
９において、ＬＤＩで示す）に応じて、幅３２ビットの
データ・ワードをＦＩＦＯロード入力ポート３８９を介
してデータ・コンソリデータＦＩＦＯ装置３８０に並列
にロードすることができる。Data Consolidator FIFO Device 38
0 has a parallel data FIFO load input port 389 connected to the select plane data output bus 378. F
A 32-bit wide data word is transferred to the FIFO load input port 389 in response to the load data in control signal (indicated by LDI in FIG. 9) applied to the load data control signal input port 390 of the IFO device 380. Data Consolidator FIFO device 380 can be loaded in parallel via.

【０１０８】データ・コンソリデータＦＩＦＯ装置３８
０は最低位の第１ＦＩＦＯステージ３８１から最高位の
第８ＦＩＦＯステージ３８８までの順序となっている８
つの３２ビット幅のステージ３８１−３８８を有してい
る。ロード・データ・イン制御信号に応じてＦＩＦＯロ
ード入力ポート３８９にロードされた各データ・ワード
は、任意の空の高位ＦＩＦＯステージから低位の空のス
テージへ移っていく。以下で詳細に説明するように、デ
ータ・ワードのすべての部分が低位のステージから読み
取られた場合、そのステージ内のデータ・ワード全体が
クリアされ、そのステージを空にし、高位ＦＩＦＯステ
ージのクリアされないデータは順次、現在は空のステー
ジを満たすように移される。Data Consolidator FIFO Device 38
0 is the order from the lowest first FIFO stage 381 to the highest eighth FIFO stage 388 8
It has two 32-bit wide stages 381-388. Each data word loaded into the FIFO load input port 389 in response to the load data in control signal moves from any empty higher FIFO stage to the lower empty stage. As explained in detail below, if all parts of a data word are read from a lower stage, the entire data word in that stage is cleared, that stage is emptied and the higher FIFO stage is not cleared. Data is sequentially moved to fill the now empty stage.

【０１０９】データ・コンソリデータＦＩＦＯ装置３８
０は、選択ステージ・クリア制御信号ＣＳＳを搬送する
単一の論理信号ラインによってグラフィックス・コント
ローラ１４に接続された選択ステージ・クリア制御信号
入力ポート３９９を有している。データ・コンソリデー
タＦＩＦＯ装置３８０は、ソース・ビット・パー・ピク
セル制御信号ＳＢＰＰ＜１：０＞を搬送する２線ソース
・ビット・パー・ピクセル制御バス３５２によってグラ
フィックス・コントローラ１４に接続されたソース・ビ
ット・パー・ピクセル制御信号入力ポート４００も有し
ている。Data Consolidator FIFO Device 38
0 has a select stage clear control signal input port 399 connected to the graphics controller 14 by a single logic signal line carrying the select stage clear control signal CSS. The data consolidator FIFO device 380 is a source connected to the graphics controller 14 by a two wire source bit per pixel control bus 352 carrying a source bit per pixel control signal SBPP <1: 0>. It also has a bit per pixel control signal input port 400.

【０１１０】ピクセル・データはデータ・コンソリデー
タＦＩＦＯ装置３８０から、統合された３２ビットのピ
クセル・データ出力・ワードＰＯ＜３１：０＞として読
み取られる。統合されたピクセル・データ出力ワードを
形成するために、ピクセル・データがソース・ビット・
パー・ピクセル制御信号ＳＢＰＰ＜１：０＞の状態によ
って指定されているとおりに、最低位ＦＩＦＯステージ
の４つのデータ統合グループの１つから読み取られる。
ＦＩＦＯステージの４つのデータ統合グループは次のよ
うにして定義される。（１）ＳＢＰＰ＜１：０＞＝０に
対応する第１のデータ統合グループを、単一の最低位第
１ＦＩＦＯステージ３８１であると定義する。（２）Ｓ
ＢＰＰ＜１：０＞＝１に対応する第２のデータ統合グル
ープを、２つの最低位第１及び第２ＦＩＦＯステージ３
８１−３８２であると定義する。（３）ＳＢＰＰ＜１：
０＞＝２に対応する第３のデータ統合グループを、４つ
の最低位第１ないし第４ＦＩＦＯステージ３８１−３８
４であると定義する。（４）ＳＢＰＰ＜１：０＞＝３に
対応する第４のデータ統合グループを、すべての８つの
ＦＩＦＯステージ３８１−３８８であると定義する。Pixel data is read from the data consolidator FIFO unit 380 as an integrated 32-bit pixel data output word PO <31: 0>. Pixel data is source bit aligned to form an integrated pixel data output word.
Read from one of the four data integration groups of the lowest FIFO stage as specified by the state of the per pixel control signal SBPP <1: 0>.
The four data integration groups of the FIFO stage are defined as follows. (1) The first data integration group corresponding to SBPP <1: 0> = 0 is defined as a single lowest first FIFO stage 381. (2) S
The second data integration group corresponding to BPP <1: 0> = 1 is set to the two lowest first and second FIFO stages 3.
81-382. (3) SBPP <1:
The third data integration group corresponding to 0> = 2 is assigned to the four lowest first to fourth FIFO stages 381-38.
Defined as 4. (4) Define the fourth data consolidation group corresponding to SBPP <1: 0> = 3 to be all eight FIFO stages 381-388.

【０１１１】データ・コンソリデータＦＩＦＯ装置３８
０の８つのＦＩＦＯステージ３８１−３８８の各々は、
データが読み取られる対応するＦＩＦＯデータ出力ポー
ト３９１−３９８を有している。第１のＦＩＦＯデータ
出力ポート３９１は、第１ＦＩＦＯステージ３８１のす
べての３２のビット位置を並列に読み取ることを可能と
するように接続された３２本の出力ラインを有してい
る。第２のＦＩＦＯデータ出力ポート３９２は、第２Ｆ
ＩＦＯステージ３８２の１６の最低位ビット位置を並列
に読み取ることを可能とするように接続された１６本の
出力ラインを有している。第３及び第４のＦＩＦＯデー
タ出力ポート３９３及び３９４の各々は、第３及び第４
のＦＩＦＯステージ３８３及び３８４のそれぞれの８つ
の最低位ビット位置を並列に読み取ることを可能とする
ように接続された８本の出力ラインを有している。５番
目ないし８番目のＦＩＦＯデータ出力ポート３９５−３
９８の各々は、５番目ないし８番目のＦＩＦＯステージ
３８５−３８８の対応するものの４つの最低位ビット位
置を並列に読み取ることを可能とするように接続された
４本の出力ラインを有している。Data Consolidator FIFO Device 38
0 eight FIFO stages 381-388 each
It has corresponding FIFO data output ports 391-398 from which data is read. The first FIFO data output port 391 has 32 output lines connected to allow reading all 32 bit positions of the first FIFO stage 381 in parallel. The second FIFO data output port 392 is
It has 16 output lines connected to allow the 16 least significant bit positions of the IFO stage 382 to be read in parallel. Each of the third and fourth FIFO data output ports 393 and 394 has a third and fourth
Of FIFO stages 383 and 384 each having eight output lines connected to enable reading the eight least significant bit positions in parallel. 5th to 8th FIFO data output ports 395-3
Each of the 98 has four output lines connected to enable reading the four least significant bit positions of the corresponding one of the fifth through eighth FIFO stages 385-388 in parallel. .

【０１１２】データ・コンソリデータ・マルチプレクサ
４０８は４つのデータ統合入力ポート４１０−４１３、
統合データ出力ポート４１４及びデータ統合グループ選
択制御信号入力ポート４１５を有している。データ統合
グループ選択制御信号入力ポート４１５は２本の入力ラ
インを有しており、これらのラインはソース・ビット・
パー・ピクセル制御バス３５２に接続されて、ソース・
ビット・パー・ピクセル制御信号ＳＢＰＰ＜１：０＞を
受け取る。４つのデータ統合入力ポート４１０−４１３
をそれぞれ第１ないし第４データ統合入力ポートと呼ぶ
が、これらはデータ統合グループ選択制御信号入力ポー
ト４１５に印加されるソース・ビット・パー・ピクセル
制御信号ＳＢＰＰ＜１：０＞によって符号化された関連
する数値によって指定されるように、選択的に統合デー
タ出力ポート４１４に接続できる。データ統合マルチプ
レクサ４０８のデータ統合入力ポート４１０−４１３の
各々は、３２本の入力ラインを有している。The data consolidation data multiplexer 408 has four data integration input ports 410-413,
It has an integrated data output port 414 and a data integrated group selection control signal input port 415. The data integration group select control signal input port 415 has two input lines, which are source bit,
Connected to the per pixel control bus 352 to
It receives the bit-per-pixel control signal SBPP <1: 0>. 4 data integration input ports 410-413
Are respectively referred to as first to fourth data integration input ports, which are encoded by the source bit per pixel control signal SBPP <1: 0> applied to the data integration group selection control signal input port 415. An integrated data output port 414 may optionally be connected as specified by the associated numerical value. Each of the data integration input ports 410-413 of the data integration multiplexer 408 has 32 input lines.

【０１１３】データ・コンソリデータ・マルチプレクサ
４０８の第１のデータ統合入力ポート４１０の３２本の
入力ラインは、データ統合ＦＩＦＯ装置３８０の第１Ｆ
ＩＦＯデータ出力ポート３９１の３２本の出力ラインに
接続されている。The 32 input lines of the first data integration input port 410 of the data consolidation data multiplexer 408 are connected to the first F of the data integration FIFO device 380.
It is connected to the 32 output lines of the IFO data output port 391.

【０１１４】データ・コンソリデータ・マルチプレクサ
４０８の第２のデータ統合入力ポート４１１の３２本の
入力ラインは、各々１６本の連続したラインの下位第１
グループと上位第２グループに分割されている。第２グ
ループの１６本の入力ラインは、データ・コンソリデー
タＦＩＦＯ装置３８０の第２のＦＩＦＯデータ出力ポー
ト３９２の１６本の出力ラインに接続されている。デー
タ・コンソリデータ・マルチプレクサ４０８の第２のデ
ータ統合入力ポート４１１の第１グループの１６本の入
力ラインは、データ・コンソリデータＦＩＦＯ装置３８
０の第１のＦＩＦＯステージの１６の最低位ビット位置
に接続されている第１ＦＩＦＯデータ出力ポート３９１
の１６本の出力ラインに接続されている。The 32 input lines of the second data integration input port 411 of the data consolidator multiplexer 408 are each the lower first of 16 consecutive lines.
It is divided into a group and an upper second group. The second group of 16 input lines are connected to the 16 output lines of the second FIFO data output port 392 of the data consolidator FIFO device 380. The first group of 16 input lines of the second data integration input port 411 of the data consolidator multiplexer 408 are connected to the data consolidator FIFO device 38.
0 first FIFO stage first FIFO data output port 391 connected to the 16 least significant bit positions
16 output lines.

【０１１５】データ・コンソリデータ・マルチプレクサ
４８の第３のデータ統合入力ポート４１２の３２本の入
力ラインは、各々８本の連続したラインの４つのグルー
プに分割される。第３のデータ統合入力ポート４１２の
８本のラインの４つのグループは順次、第１の最低位グ
ループから、第４の最高位グループまでの順序となって
いる。第３及び第４のグループの８本の入力ラインはそ
れぞれ、データ統合ＦＩＦＯ装置３８０の第３及び第４
のＦＩＦＯデータ出力ポート３９３、３９４の８本の出
力ラインに接続されている。データ・コンソリデータ・
マルチプレクサ４０８の第３のデータ統合入力ポート４
１２の入力ラインの第１のグループの８本の入力ライン
は、データ・コンソリデータＦＩＦＯ装置３８０の第１
のＦＩＦＯステージ３８１の８つの最低位ビット位置に
接続されている第１ＦＩＦＯデータ出力ポート３９１の
８本の出力ラインに接続されている。データ・コンソリ
データ・マルチプレクサ４０８の第３のデータ統合入力
ポート４１２の入力ラインの第２のグループの８本の入
力ラインは、データ・コンソリデータＦＩＦＯ装置３８
０の第２のＦＩＦＯステージ３８２の８つの最低位ビッ
ト位置に接続されている第２のＦＩＦＯデータ出力ポー
ト３９２の８本の出力ラインに接続されている。The 32 input lines of the third data integration input port 412 of the data consolidator multiplexer 48 are divided into 4 groups of 8 consecutive lines each. The four groups of eight lines of the third data integration input port 412 are sequentially in order from the first lowest group to the fourth highest group. The eight input lines of the third and fourth groups are respectively the third and fourth of the data integration FIFO device 380.
Of the FIFO data output ports 393, 394 are connected to the eight output lines. Data Consolidator
Third data integration input port 4 of multiplexer 408
The eight input lines of the first group of twelve input lines are connected to the first of the data consolidator FIFO unit 380.
Of the first FIFO data output port 391 connected to the eight least significant bit positions of the first FIFO stage 381 of FIG. The eight input lines of the second group of input lines of the third data integration input port 412 of the data consolidator multiplexer 408 are the data consolidator FIFO devices 38.
0 of the second FIFO stage 382 are connected to the eight output lines of the second FIFO data output port 392 which are connected to the eight least significant bit positions.

【０１１６】最後に、データ・コンソリデータ・マルチ
プレクサ４０８の第４のデータ統合入力ポート４１３の
３２本の入力ラインは、各々４本の連続したラインの８
つのグループに分割されている。第４のデータ統合入力
ポート４１３の４本の入力ラインの８つのグループは順
次、第１の最低位グループから、第８の最高位グループ
までの順序となっている。各グループの４本の入力ライ
ンは対応するＦＩＦＯデータ出力ポート３９１−３９８
の４本の出力ラインに接続されている。それ故、入力ラ
インの８つのグループの第５から第８のグループの４本
の入力ラインは、データ・コンソリデータＦＩＦＯ装置
３８０の対応する５番目から８番目のＦＩＦＯデータ出
力ポート３９５−３９８の４本の出力ラインに接続され
ている。データ・コンソリデータ・マルチプレクサ４０
８の第４のデータ統合入力ポート４１３の入力ラインの
第１のグループの４本の入力ラインは、データ・コンソ
リデータＦＩＦＯ装置３８０の第１のＦＩＦＯステージ
３８１の４つの最低位ビット位置に接続されている第１
のＦＩＦＯデータ出力ポート３９１の４本の入力ライン
に接続されている。同様に、第４のデータ統合入力ポー
ト４１３の入力ラインの第２ないし第４のグループの各
々の４本の入力ラインは、データ・コンソリデータＦＩ
ＦＯ装置３８０の関連するＦＩＦＯステージ３８２−３
８４の４つの最低位ビット位置に接続されている対応す
る第２ないし第４のＦＩＦＯデータ出力ポート３９２−
３９４の４本の出力ラインに接続されている。Finally, the 32 input lines of the fourth data combiner input port 413 of the data consolidator multiplexer 408 are each 8 consecutive 4 lines.
It is divided into two groups. The eight groups of four input lines of the fourth data integration input port 413 are sequentially in order from the first lowest group to the eighth highest group. The four input lines of each group have corresponding FIFO data output ports 391-398
Are connected to four output lines. Therefore, the four input lines of the fifth to eighth groups of the eight groups of input lines are four of the corresponding fifth to eighth FIFO data output ports 395-398 of the data consolidator FIFO device 380. It is connected to the output line of the book. Data Consolidator Multiplexer 40
The four input lines of the first group of input lines of the fourth data integration input port 413 of eight are connected to the four least significant bit positions of the first FIFO stage 381 of the data consolidation data FIFO device 380. The first
Connected to the four input lines of the FIFO data output port 391 of. Similarly, the four input lines of each of the second to fourth groups of input lines of the fourth data integration input port 413 are connected to the data consolidation data FI.
Associated FIFO Stage 382-3 of FO Device 380
Corresponding second through fourth FIFO data output ports 392- connected to the four least significant bit positions of 84.
It is connected to the four output lines of 394.

【０１１７】上述のように、データ・コンソリデータ・
マルチプレクサ４０８の統合データ出力ポート４１４
は、マルチプレクサのデータ統合グループ選択制御信号
入力ポート４１５に印加された、ソース・ビット・パー
・ピクセル制御信号ＳＢＰＰ＜１：０＞によって符号化
された数値による指定されたとおりに、４つのデータ統
合入力ポート４１０−４１３の１つに選択的に接続可能
である。統合データ信号出力ポート４１４は深さコンバ
ータ・ピクセル・データ出力バス４８に接続されてい
る。深さコンバータ・ピクセル・データ出力バス４８
は、データ・コンソリデータ・マルチプレクサ４０８か
ら伝送される３２ビット幅のピクセル・データ出力ワー
ドＰＯ＜３１：０＞を搬送する。ソース・ビット・パー
・ピクセル制御信号ＳＢＰＰ＜１：０＞によって符号化
された数値の関数としてのピクセル・データ出力ワード
ＰＯ＜３１：０＞の内容を、以下の表５に示す。As described above, the data consolidator
Integrated data output port 414 of multiplexer 408
Are four data aggregates as specified by the numbers encoded by the source bit per pixel control signals SBPP <1: 0> applied to the multiplexer's data aggregate group select control signal input port 415. It can be selectively connected to one of the input ports 410-413. The integrated data signal output port 414 is connected to the depth converter pixel data output bus 48. Depth converter pixel data output bus 48
Carry the 32-bit wide pixel data output word PO <31: 0> transmitted from the data consolidator multiplexer 408. The contents of the pixel data output word PO <31: 0> as a function of the number encoded by the source bit per pixel control signal SBPP <1: 0> are shown in Table 5 below.

【０１１８】 表５ SBPP<1:0> PO<1:0> 0 ECO<31:0> 1 S1(2)<15:0>‖S1(1)<15:0> 2 S2(4)<7:0>‖S2(3)<7:0> ‖S2(2)<7:0>‖S2(1)<7:0> 3 S3(8)<3:0>‖S3(7)<3:0> ‖...‖S3(2)<3:0>‖S3(1)<3:0> Table 5 SBPP <1: 0> PO <1: 0> 0 ECO <31: 0> 1 S1 (2) <15: 0> ‖S1 (1) <15: 0> 2 S2 (4) < 7: 0> ‖S2 (3) <7: 0> ‖S2 (2) <7: 0> ‖S2 (1) <7: 0> 3 S3 (8) <3: 0> ‖S3 (7) < 3: 0> ‖ ... ‖S3 (2) <3: 0> ‖S3 (1) <3: 0>

【０１１９】表５において、第１段、第２段、及び第３
段パリティ選択出力データ・ワードＳ１（ｉ）＜１５：
０＞、Ｓ２（ｊ）＜７：０＞、及びＳ３（ｋ）＜３：０
＞の上付き文字は、パリティ選択出力データ・ワードを
読み取るデータ・コンソリデータＦＩＦＯ装置３８０の
ＦＩＦＯステージを表し、それ故、パリティ選択出力デ
ータ・ワードがＦＩＦＯ装置３８０にロードされる順序
を示す。In Table 5, the first stage, the second stage, and the third stage
Stage parity selection output data word S1 (i) <15:
0>, S2 (j) <7: 0>, and S3 (k) <3: 0.
The superscript> indicates the FIFO stage of the data consolidation data FIFO device 380 that reads the parity select output data words, and thus indicates the order in which the parity select output data words are loaded into the FIFO device 380.

【０１２０】深さコンバータ・ピクセル・データ出力ワ
ードＰＯ＜３１：０＞がグラフィックス・コントローラ
・インタフェース回路によってコンピュータ・ワークス
テーション２のデータ・バス６に伝送された後、グラフ
ィックス・コントローラ１４は選択ステージ・クリア信
号ＣＳＳを、データ・コンソリデータＦＩＦＯ装置３８
０の選択ステージ・クリア入力ポート３９９に伝送す
る。選択ステージ・クリア信号ＣＳＳは、ソース・ビッ
ト・パー・ピクセル信号ＳＢＰＰ＜１：０＞によって指
定されたデータ統合グループのＦＩＦＯステージをクリ
アする。ステージのデータ統合グループのＦＩＦＯステ
ージがクリアされた後、データ・コンソリデータＦＩＦ
Ｏ装置３８０の任意の高位ＦＩＦＯステージ内の任意の
データ・ワードは順次クリアされた低位のステージを充
填していく。After the depth converter pixel data output word PO <31: 0> is transmitted to the data bus 6 of the computer workstation 2 by the graphics controller interface circuit, the graphics controller 14 selects. The stage clear signal CSS is sent to the data consolidation data FIFO device 38.
0 to the selected stage clear input port 399. The select stage clear signal CSS clears the FIFO stage of the data integration group specified by the source bit per pixel signal SBPP <1: 0>. After the FIFO stage of the stage data integration group is cleared, the data consolidation data FIFO
Any data word in any higher FIFO stage of O-device 380 fills the sequentially cleared lower stages.

【０１２１】[0121]

【発明の効果】本発明によれば、効率よくピクセル深さ
を変換することができる。According to the present invention, the pixel depth can be efficiently converted.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の好ましいコンピュータ・ワークステー
ションのブロック図である。FIG. 1 is a block diagram of a preferred computer workstation of the present invention.

【図２】さまざまな深さのピクセル・データを含んでい
る４つの３２ビット幅のデータ・ワードの図である。FIG. 2 is a diagram of four 32-bit wide data words containing various depths of pixel data.

【図３】図１のコンピュータ・ワークステーションのた
めの好ましいピクセル深さコンバータの略図である。3 is a schematic diagram of a preferred pixel depth converter for the computer workstation of FIG.

【図４】図３のピクセル深さコンバータのピクセル拡張
／パススルー回路の略図である。4 is a schematic diagram of a pixel expansion / pass-through circuit of the pixel depth converter of FIG.

【図５】図４のピクセル拡張／パススルー回路のための
１２８ビット記憶装置の略図である。5 is a schematic diagram of a 128-bit storage device for the pixel expansion / pass-through circuit of FIG.

【図６】図４のピクセル拡張／パススルー回路のための
タイミング図である。FIG. 6 is a timing diagram for the pixel expansion / passthrough circuit of FIG.

【図７】図３のピクセル深さコンバータの平面抽出／パ
ススルー回路の略図である。7 is a schematic diagram of a plane extraction / pass-through circuit of the pixel depth converter of FIG.

【図８】図７の平面抽出／パススルー回路のための平面
エクストラクタ回路の略図である。8 is a schematic diagram of a plane extractor circuit for the plane extraction / pass-through circuit of FIG.

【図９】図７の平面抽出／パススルー回路の抽出データ
・コンソリデータの略図である。9 is a schematic diagram of the extracted data consolidator of the plane extraction / pass-through circuit of FIG. 7.

【符号の説明】 ４ マイクロプロセッサ １０ 読取り専用メモリ １２ 読み書きメモリ １４ グラフィックス・コントローラ １６ 双方向バッファ １８ ＤＲＡＭメイン・メモリ ２０ ビデオ・メモリ ３０ シリアライザ／パレットＤＡＣ ３２ ＣＲＴモニタ ３４ ＣＲＴコントローラ ４０ ピクセル深さコンバータ １００ ピクセル拡張／パススルー回路 ３００ 平面抽出／パススルー回路[Explanation of Codes] 4 Microprocessor 10 Read Only Memory 12 Read / Write Memory 14 Graphics Controller 16 Bidirectional Buffer 18 DRAM Main Memory 20 Video Memory 30 Serializer / Palette DAC 32 CRT Monitor 34 CRT Controller 40 Pixel Depth Converter 100 Pixel expansion / pass-through circuit 300 Plane extraction / pass-through circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/407 (72)発明者 アラン・ウェスレー・ピーバース アメリカ合衆国 10566、ニューヨーク州、 ピークスキル、パーク・ストリート 1238 番地 (72)発明者 ジョー・クリストファー・セイント・クレ ア アメリカ合衆国、テキサス州、ラウンド・ ロック、ヴァリー・ビュー・コーブ 2603 番地─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification number Internal reference number FI Technical display location H04N 1/407 (72) Inventor Alan Wesley Peavers United States 10566, New York, Peak Skill, Park Street 1238 (72) Inventor Joe Christopher Saint Clair 2603, Valley View Cove, Round Rock, Texas, United States

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】ソース・ピクセル深さを有するソース・ピ
クセル・データを、ピクセル深さ変換スケール・ファク
タだけソース・ピクセル深さと異なる宛先ピクセル深さ
を有する宛先ピクセル・データに変換するためのピクセ
ル深さコンバータであって、ソース・ピクセル深さが少
なくとも１、２及び４という値を含んでいる複数のピク
セル深さ値の１つに等しく、宛先ピクセル深さが少なく
とも２、４及び８という値を含んでいる複数のピクセル
深さ値の１つに等しいピクセル深さコンバータにおい
て、（ａ）パックド・ピクセル・データ並列入力ポー
ト、デパックド・ピクセル・データ並列出力ポート、及
びデパッカ・シーケンサ制御信号入力ポートを有してお
り、パックド・ピクセル・データ入力ポートがソース・
ピクセル・データ・メモリからソース・ピクセル・デー
タ・ワードを受け取るために、該メモリにデータ転送接
続でき、各ソース・ピクセル・データ・ワードがパック
ド・ピクセル・データ形式を有し、かつピクセル深さ変
換スケール・ファクタに対応する複数個のデパックド・
ピクセル・データ・ワード構成要素に分割でき、各デパ
ックド・ピクセル・データ・ワード構成要素が複数個の
ピクセルに対するソース・ピクセル深さのピクセル・デ
ータを含んでおり、かつ複数個のデパックド・ピクセル
・データ・ワード構成要素サブフィールドに分割でき、
デパックド・ピクセル・データ並列出力ポートの端子の
複数個のグループが、デパックド・ワード構成要素出力
フィールド・サブポートを画定しており、各デパックド
・ワード構成要素出力フィールド・サブポートがピクセ
ル深さ変換スケール・ファクタに対応しており、各デパ
ックド・ワード構成要素出力フィールド・サブポートの
端子が複数個のデパックド・ワード構成要素出力フィー
ルド・サブポート端子サブセットに分割可能であるパッ
クド・ピクセル・データ・デパッカ回路であって、パッ
クド・ピクセル・データ並列入力ポートにおいてソース
・ピクセル・データ・ワードを受け取り、かつデパッカ
・シーケンサ制御信号入力ポートに印加されたデパッカ
・シーケンサ制御信号に応答して、デパッカ・シーケン
サ制御信号によって指定されるピクセル深さ変換スケー
ル・ファクタに対応するデパックド・ピクセル・データ
出力ポートのデパックド・ワード構成要素出力フィール
ド・サブポートをとおして、データ・ワードをデパック
ド・ピクセル・データ・ワード構成要素ごとに順次伝送
するようになされているパックド・ピクセル・データ・
デパッカ回路と、（ｂ）変換データ・ロード入力ポー
ト、ロード・データ制御信号入力ポート、複数個の変換
済データ読取り並列出力ポート、及び複数個の変換テー
ブル読取りテーブル・アドレス入力ポートを有してお
り、各変換テーブル読取りアドレス入力ポートが変換済
データ読取り並列出力ポートと関連づけられているピク
セル・データ変換テーブル記憶回路であって、変換デー
タ・ロード入力ポートにピクセル・データ変換データを
受け取り、ロード・データ制御信号入力ポートに印加さ
れたロード・データ制御信号によって指定されたデータ
・ロード記憶位置にピクセル・データ変換データを記憶
するようになされており、変換テーブル読取りアドレス
入力ポートに印加されたデパックド・ソース・ピクセル
・データ部分変換索引アドレスによって指定されたデー
タ読取り位置からの変換済ピクセル・データを、関連す
る変換済データ読取り並列出力ポートから読み取ること
ができるようになされており、複数個の変換済データ読
取り並列出力ポートと関連する変換テーブル読取りアド
レス入力ポートが互いに独立して有効に作動可能であ
り、したがって変換索引アドレスをピクセル・データ変
換テーブル記憶回路の複数個の変換テーブル読取りアド
レス入力ポートへ並列に独立して印加でき、かつアドレ
スによって指定されたデータ読取り記憶位置からの変換
済ピクセル・データを関連する変換済データ読取り並列
出力ポートから並列に読み取ることができるピクセル・
データ変換テーブル記憶回路と、（ｃ）各変換テーブル
・アドレス・セレクタ・マルチプレクサが複数個の変換
テーブル・アドレス・セレクタ・マルチプレクサ・デパ
ックド・ソース・ピクセル・データ部分入力ポート、変
換索引アドレス出力ポート及びアドレス・セレクタ・マ
ルチプレクサ制御信号入力ポートを有しており、変換テ
ーブル・アドレス・セレクタ・マルチプレクサの対応す
るデパックド・ソース・ピクセル・データ部分入力ポー
トがピクセル深さ変換スケール・ファクタと関連づけら
れており、デパックド・ソース・ピクセル・データ部分
入力ポートの各々が、関連するピクセル深さ変換スケー
ル・ファクタに対応するデパックド・ワード構成要素出
力フィールド・サブポートの対応するデパックド・ワー
ド構成要素出力フィールド・サブポート端子サブセット
に接続されており、変換テーブル・アドレス・セレクタ
・マルチプレクサの各々の変換索引アドレス出力ポート
がピクセル・データ変換テーブル記憶回路の関連する変
換テーブル読取りアドレス入力ポートに接続されてお
り、アドレス・セレクタ・マルチプレクサ制御信号入力
ポートが、所望のピクセル深さ変換スケール・ファクタ
を指定するスケール・ファクタ選択信号を受け取るため
のスケール・ファクタ選択信号バス、および対応するデ
パックド・ワード構成要素出力フィールド・サブポート
端子サブセットに接続可能であって、所望のピクセル・
データ変換のためのデパックド・ソース・ピクセル・デ
ータ部分変換索引アドレスを供給することができる、複
数個の変換テーブル・アドレス・セレクタ・マルチプレ
クサとからなる、 ピクセル深さコンバータ。1. A pixel depth for converting source pixel data having a source pixel depth to destination pixel data having a destination pixel depth that differs from the source pixel depth by a pixel depth conversion scale factor. A converter having a source pixel depth equal to one of a plurality of pixel depth values including values of at least 1, 2, and 4, and a destination pixel depth of at least 2, 4, and 8. A pixel depth converter equal to one of a plurality of included pixel depth values, comprising: (a) a packed pixel data parallel input port, a depacked pixel data parallel output port, and a depacker sequencer control signal input port. It has a packed pixel data input port
A data transfer connection can be provided to the source pixel data word to receive the source pixel data word from the pixel data memory, each source pixel data word having a packed pixel data format and a pixel depth conversion. Multiple depacked products corresponding to scale factors
Can be divided into pixel data word components, each depacked pixel data word component containing source pixel depth pixel data for a plurality of pixels, and a plurality of depacked pixel data components. · Can be divided into word component subfields,
Multiple groups of terminals of the depacked pixel data parallel output port define a depacked word component output field subport, each depacked word component output field subport being a pixel depth conversion scale factor. A packed pixel data depacker circuit in which the terminals of each depacked word constituent output field subport can be divided into a plurality of depacked word constituent output field subport terminal subsets, The packed pixel data parallel input port receives the source pixel data word and responds to the depacker sequencer control signal applied to the depacker sequencer control signal input port by the depacker sequencer control signal. Depacked Pixel Data Output Port Depacked Word Components Corresponding to Specified Pixel Depth Transform Scale Factors Output data sub-ports sequentially through depacked pixel data word components Packed pixel data that is adapted to be transmitted
It has a depacker circuit, (b) conversion data load input port, load data control signal input port, multiple converted data read parallel output ports, and multiple conversion table read table address input ports. Pixel data conversion table storage circuitry, each conversion table read address input port being associated with a converted data read parallel output port, receiving pixel data conversion data at a conversion data load input port and receiving load data A depacked source applied to the conversion table read address input port adapted to store the pixel data conversion data at the data load storage location specified by the load data control signal applied to the control signal input port.・ Pixel data partial conversion index The converted pixel data from the data read location specified by the address is read from the associated converted data read parallel output port and is associated with multiple converted data read parallel output ports. The translation table read address input ports are effectively operable independently of each other, and thus the translation index address can be independently applied in parallel to the plurality of translation table read address input ports of the pixel data translation table storage circuit, and A pixel whose converted pixel data from the data read storage location specified by the address can be read in parallel from the associated converted data read parallel output port.
A data conversion table storage circuit, and (c) a plurality of conversion table address selector multiplexers conversion table address selector multiplexer depacked source pixel data part input port, conversion index address output port and address Has a selector-multiplexer control signal input port, and the corresponding depacked source pixel data portion input port of the translation table address selector multiplexer is associated with the pixel depth translation scale factor Each source pixel data portion input port has a corresponding depacked word component output field corresponding to the associated pixel depth conversion scale factor.A corresponding depacked word component output field of the subport. Connected to a field subport terminal subset and each translation index address output port of each translation table address selector multiplexer is connected to an associated translation table read address input port of the pixel data translation table storage circuit, An address selector multiplexer control signal input port receives a scale factor select signal that specifies a desired pixel depth conversion scale factor and a corresponding depacked word component output field Sub-port terminal subset connectable to the desired pixel
A pixel depth converter comprising a plurality of translation table address selector multiplexers capable of supplying depacked source pixel data partial translation index addresses for data translation. 【請求項２】パックド・ピクセル・データ・デパッカ回
路が、（ａ．１）非シフト・プライマ・シフト・マルチ
プレクサ・データ入力ポート、第１シフト増分シフト・
マルチプレクサ・データ入力ポート、第２シフト増分シ
フト・マルチプレクサ入力ポート、シフト・マルチプレ
クサ・データ出力ポート、及びシフト増分制御信号入力
ポートを有しており、各シフト・マルチプレクサ・デー
タ入力ポートが複数個のシフト・マルチプレクサ入力端
子を有しており、シフト・マルチプレクサ出力ポートが
複数個のシフト・マルチプレクサ出力端子を有してお
り、データ・シフト・マルチプレクサがシフト増分制御
信号入力ポートに印加されたシフト増分制御信号に応じ
て、選択されたシフト・マルチプレクサ・データ入力ポ
ートをシフト・マルチプレクサ・データ出力ポートに接
続するようになされている、データ・シフト・マルチプ
レクサと、（ａ．２）複数個のリターン・レジスタ・セ
ルを有しており、各リターン・レジスタ・セルがタイプ
Ｄタイプであって、リターン・レジスタ入力端子、リタ
ーン・レジスタ出力端子、及びリターン・レジスタ・セ
ル・クロック入力端子を有しているデータ・リターン・
レジスタであって、リターン・レジスタ・セル・クロッ
ク入力端子に接続されたリターン・レジスタ・クロック
入力ポートを有しており、したがってリターン・レジス
タ・クロック入力ポートへリターン・レジスタ・クロッ
ク信号を印加することによって、リターン・レジスタ・
セルの入力端子に存在するデータがセルにロードされ、
各リターン・レジスタ入力端子が対応するシフト・マル
チプレクサ出力端子に接続されており、非シフト・プラ
イマ・シフト・マルチプレクサ・データ入力ポートがパ
ックド・ピクセル・データ・デパッカ回路のパックド・
ピクセル・データ並列入力ポートを構成し、第１シフト
増分データ入力ポートのシフト・マルチプレクサ・デー
タ入力端子が第１シフト増分シフト位置の態様でデータ
・リターン・レジスタのリターン・レジスタ出力端子に
接続されており、したがって、作動時に、第１シフト増
分シフト・マルチプレクサ・データ入力ポートがシフト
・マルチプレクサ・データ出力ポートに接続されたとき
に、データ・リターン・レジスタのリターン・レジスタ
出力端子に現れるデータ・ワードの少なくとも１部が、
第１シフト増分によってシフトされたシフト・マルチプ
レクサ・データ出力ポートに現れ、第２シフト増分デー
タ入力ポートのシフト・マルチプレクサ入力端子が第２
シフト増分シフト位置の態様でデータ・リターン・レジ
スタのリターン・レジスタ出力端子に接続されており、
したがって、作動時に、第２シフト増分シフト・マルチ
プレクサ・データ入力ポートがシフト・マルチプレクサ
・データ出力ポートに接続されたときに、データ・リタ
ーン・レジスタのリターン・レジスタ出力端子に現れる
データ・ワードの少なくとも１部が、第２シフト増分に
よってシフトされたシフト・マルチプレクサ・データ出
力ポートに現れ、第１シフト増分が第２シフト増分と異
なっており、シフト・マルチプレクサ・データ出力ポー
トのシフト・マルチプレクサ出力端子の少なくともデパ
ックド・ピクセル・データ部分が、パックド・ピクセル
・データ・デパックド回路のデパックド・ピクセル・デ
ータ並列出力ポートに接続されている、データ・リター
ン・レジスタからなっている、 請求項１記載のピクセル深さコンバータ。2. A packed pixel data depacker circuit comprising: (a.1) an unshifted primer shift multiplexer data input port, a first shift incremental shift.
A multiplexer data input port, a second shift increment shift multiplexer input port, a shift multiplexer data output port, and a shift increment control signal input port, each shift multiplexer data input port having a plurality of shifts. A shift increment control signal having a multiplexer input terminal, a shift multiplexer output port having a plurality of shift multiplexer output terminals, and a data shift multiplexer applied to the shift increment control signal input port And a data shift multiplexer adapted to connect the selected shift multiplexer data input port to the shift multiplexer data output port according to Have cells and each A turn-register cell type D-type, the data-return having return-register input terminal, return-register output terminals, and a return-register cell clock input terminal
A register having a return register clock input port connected to a return register cell clock input terminal, and thus applying a return register clock signal to the return register clock input port. By the return register
The data present at the cell's input terminal is loaded into the cell,
Each return register input terminal is connected to the corresponding shift multiplexer output terminal, and the non-shift primer shift multiplexer data input port is packed in the packed pixel data depacker circuit.
A pixel data parallel input port, wherein the shift multiplexer data input terminal of the first shift increment data input port is connected to the return register output terminal of the data return register in the manner of the first shift increment shift position. Therefore, in operation, the shift word of the data word that appears at the return register output terminal of the data return register when the first shift increment shift multiplexer data input port is connected to the shift multiplexer data output port. At least one copy
The shift multiplexer data output port shifted by the first shift increment appears at the second shift increment data input port at the second shift multiplexer input port.
Connected to the return register output terminal of the data return register in the form of shift increment shift position,
Thus, in operation, at least one of the data words appearing at the return register output terminal of the data return register when the second shift incremental shift multiplexer data input port is connected to the shift multiplexer data output port. At a shift multiplexer data output port shifted by the second shift increment, the first shift increment different from the second shift increment, and at least one of the shift multiplexer output terminals of the shift multiplexer data output port. The pixel depth converter of claim 1, wherein the depacked pixel data portion comprises a data return register connected to the depacked pixel data parallel output port of the packed pixel data depacked circuit. . 【請求項３】第１シフト増分が４であり、第２シフト増
分が８である、請求項２記載のピクセル深さコンバー
タ。3. The pixel depth converter of claim 2, wherein the first shift increment is four and the second shift increment is eight. 【請求項４】第１シフト増分データ入力ポートのシフト
・マルチプレクサ入力端子が右シフトの態様でリターン
・レジスタ出力端子に接続されており、したがって、作
動時に、第１シフト増分シフト・マルチプレクサ・デー
タ入力ポートがシフト・マルチプレクサ・データ出力ポ
ートに接続されたときに、リターン・レジスタ出力端子
に現れるデータ・ワードの少なくとも１部が右へシフト
されたシフト・マルチプレクサ・データ出力ポートに現
れ、第２シフト増分データ入力ポートのシフト・マルチ
プレクサ入力端子が右シフト態様でデータ・リターンの
レジスタのリターン・レジスタ出力端子に接続されてお
り、したがって、作動時に、第２シフト増分シフト・マ
ルチプレクサ・データ入力ポートがシフト・マルチプレ
クサ・データ出力ポートに接続されたときに、リターン
・レジスタ出力端子に現れるデータ・ワードの少なくと
も１部が右へシフトされたシフト・マルチプレクサ・デ
ータ出力ポートに現れる、 請求項３記載のピクセル深さコンバータ。4. The shift multiplexer input terminal of the first shift increment data input port is connected to the return register output terminal in a right shift manner, and thus, in operation, the first shift increment shift multiplexer data input. When the port is connected to the shift multiplexer data output port, at least a portion of the data word appearing at the return register output terminal appears at the right shifted shift multiplexer data output port and the second shift increment. The shift multiplexer input terminal of the data input port is connected to the return register output terminal of the register for the data return in a right shift manner, so that in operation the second shift incremental shift multiplexer data input port shifts Multiplexer data output When connected to over preparative, at least part appears to the shift-multiplexer data output port shifted to the right, according to claim 3, wherein the pixel-depth converter of a data word appearing at the return-register output terminals. 【請求項５】ピクセル・データ変換テーブル記憶回路
が、（ｂ．１）各変換テーブル・レジスタが複数個のレ
ジスタ入力端子及び同数の複数個のレジスタ出力端子を
有しており、さまざまな変換テーブル・レジスタのレジ
スタ入力端子の対応するものが並列に接続されて、ピク
セル・データ・テーブル記憶回路の変換データ・ロード
入力ポートを形成し、各変換テーブル・レジスタが変換
テーブル・ロード・レジスタ制御信号入力端子を有して
おり、変換テーブル・レジスタの変換テーブル・ロード
・レジスタ制御信号入力端子が総合的にピクセル・デー
タ変換テーブル記憶回路のロード・データ制御信号を構
成し、変換テーブル・レジスタのレジスタ出力端子がグ
ループ化されて、複数個の変換テーブル項目有効レジス
タ出力端子グループを画定する、複数個の変換テーブル
・レジスタと、（ｂ．２）各変換テーブル・リードアウ
ト・マルチプレクサが複数個の変換テーブル・マルチプ
レクサ・データ入力ポート、変換テーブル・マルチプレ
クサ・データ出力ポート、及び変換テーブル・リードア
ウト・マルチプレクサ有効レジスタ選択制御入力ポート
を有しており、各変換テーブル・リードアウト・マルチ
プレクサの変換テーブル・リードアウト・マルチプレク
サ有効レジスタ選択制御入力ポートがピクセル・データ
変換テーブル記憶回路の変換テーブル読取りアドレス入
力ポートを構成し、各変換テーブル・リードアウト・マ
ルチプレクサの変換テーブル・マルチプレクサ・データ
出力ポートがピクセル・データ変換テーブル記憶回路の
変換データ読取り並列出力ポートを構成し、変換テーブ
ル・リードアウト・マルチプレクサの変換テーブル・マ
ルチプレクサ・データ入力ポートの対応するものが、レ
ジスタ出力端子の関連する変換テーブル項目有効レジス
タ出力端子グループに並列に接続されており、したがっ
て、変換テーブル・リードアウト・マルチプレクサを変
換テーブル・レジスタのレジスタ出力端子の有効レジス
タ出力端子グループに現れるピクセル・データ変換デー
タと無関係に、有効に読み取ることができる、変換テー
ブル・リードアウト・マルチプレクサとを含んでいる、 請求項１記載のピクセル深さコンバータ。5. A pixel data conversion table storage circuit comprising: (b.1) each conversion table register having a plurality of register input terminals and the same number of a plurality of register output terminals. Corresponding ones of the register input terminals of the registers are connected in parallel to form the conversion data load input port of the pixel data table storage circuit, and each conversion table register inputs the conversion table load register control signal. It has a terminal and the conversion table load register control signal input terminal of the conversion table register comprehensively configures the load data control signal of the pixel data conversion table storage circuit, and the conversion table register register output Pins are grouped into multiple conversion table item valid register output pin group Defining a plurality of conversion table registers and (b.2) each conversion table readout multiplexer having a plurality of conversion table multiplexer data input ports, conversion table multiplexer data output ports, and conversion table -Readout-Multiplexer valid register selection control input port is provided for each conversion table-Readout-Multiplexer conversion table-Readout-multiplexer valid register selection control input port-Pixel data conversion table Storage circuit conversion table Configure the read address input port, and the conversion table multiplexer data output port of each conversion table readout multiplexer configures the conversion data read parallel output port of the pixel data conversion table storage circuit. And the corresponding one of the conversion table read-out multiplexer's conversion table multiplexer multiplexer data input port is connected in parallel to the associated conversion table entry valid register output terminal group of the register output terminal, and thus the conversion table Includes a conversion table read-out multiplexer that can be read effectively regardless of the pixel data conversion data appearing in the valid register output terminal group of the register output terminals of the conversion table register. A pixel depth converter according to claim 1. 【請求項６】ピクセル・データ変換テーブル記憶回路が
４つの３２ビット変換テーブル・レジスタ及び４つの変
換テーブル・リードアウト・マルチプレクサを含んでお
り、各変換テーブル・リードアウト・マルチプレクサが
８ビット幅であり、１６の変換テーブル・マルチプレク
サ・データ入力ポートを有しており、４つの変換テーブ
ル・レジスタの１２８のレジスタ出力端子が各々８つの
レジスタ出力端子の１６の変換テーブル項目有効レジス
タ出力端子グループを画定している、 請求項５記載のピクセル深さコンバータ。6. The pixel data conversion table storage circuit includes four 32-bit conversion table registers and four conversion table readout multiplexers, each conversion table readout multiplexer being eight bits wide. , 16 conversion table multiplexer data input ports, 128 register output terminals of 4 conversion table registers each defining 16 conversion table entry valid register output terminal groups of 8 register output terminals. The pixel depth converter according to claim 5. 【請求項７】ピクセル・データ変換テーブル記憶回路が
複数個の変換テーブル・ランダム・アクセス・メモリ回
路を含んでおり、各変換テーブル・ランダム・アクセス
・メモリ回路が変換テーブルＲＡＭロード・データ入力
ポート、変換テーブルＲＡＭ読取りデータ出力ポート及
び変換テーブルＲＡＭアドレス／制御入力ポートを有し
ており、変換テーブル・ランダム・アクセス・メモリ回
路の変換テーブルＲＡＭロード・データ入力ポートが並
列に接続されて、ピクセル・データ変換テーブル記憶回
路の変換データ・ロード入力ポートを構成し、各変換テ
ーブル・ランダム・アクセス・メモリ回路の変換テーブ
ルＲＡＭアドレス／制御入力ポートがロード・データ・
アドレス／制御入力端子を含んでおり、変換テーブル・
ランダム・アクセス・メモリ回路のロード・データ・ア
ドレス／制御入力端子が並列に接続されて、ピクセル・
データ変換テーブル記憶回路のロード・データ制御入力
ポートを構成し、各変換テーブルＲＡＭ読取りデータ出
力ポートがピクセル・データ変換テーブル記憶回路の変
換済データ読取り並列出力ポートを構成しており、各変
換テーブル・ランダム・アクセス・メモリ回路の変換テ
ーブルＲＡＭアドレス／制御入力ポートがピクセル変換
テーブル記憶回路の変換テーブル読取りアドレス入力ポ
ートを構成する読取りデータ・アドレス／制御入力端子
を含んでいて、したがって、複数個の変換テーブル・ラ
ンダム・アクセス・メモリ回路を同一のピクセル・デー
タ変換データとほぼ同時に並列にロードでき、かつほぼ
同時に、互いに無関係に独立して有効に読み取ることが
できる、 請求項１記載のピクセル深さコンバータ。7. The pixel data conversion table storage circuit includes a plurality of conversion table random access memory circuits, each conversion table random access memory circuit including a conversion table RAM load data input port. It has a conversion table RAM read data output port and a conversion table RAM address / control input port, and the conversion table RAM load data input port of the conversion table random access memory circuit is connected in parallel to obtain pixel data. The conversion data load input port of the conversion table storage circuit is configured, and the conversion table RAM address / control input port of each conversion table random access memory circuit is the load data load port.
Includes address / control input terminal, conversion table
Random access memory circuit load data address / control input terminals are connected in parallel
The load data control input port of the data conversion table storage circuit is configured, and each conversion table RAM read data output port constitutes the converted data read parallel output port of the pixel data conversion table storage circuit. The conversion table RAM address / control input port of the random access memory circuit includes a read data address / control input terminal that constitutes the conversion table read address input port of the pixel conversion table storage circuit, and thus a plurality of conversions. The pixel depth converter of claim 1, wherein the table random access memory circuit can be loaded in parallel with the same pixel data conversion data at about the same time and can be effectively read independently of each other at about the same time. . 【請求項８】ソース・ピクセル深さを有するソース・ピ
クセル・データを、ピクセル深さ変換スケール・ファク
タだけソース・ピクセル深さと異なる宛先ピクセル深さ
を有する宛先ピクセルに変換するためのピクセル深さコ
ンバータであって、ソース・ピクセル深さが少なくとも
２、４及び８という値を含んでいる複数のピクセル深さ
値の１つに等しく、宛先ピクセル深さが少なくとも１、
２及び４という値を含んでいる複数のピクセル深さ値の
１つに等しいピクセル深さコンバータにおいて、（ａ）
カスケード状に接続された複数個の奇偶ライン・セレク
タ・マルチプレクサであって、各奇偶ライン・セレクタ
・マルチプレクサが２対１マルチプレクサであって、奇
数パリティ入力ポート、偶数パリティ入力ポート、選択
パリティ出力ポート及びパリティ選択制御信号入力ポー
トを有しており、第１段奇偶ライン・セレクタ・マルチ
プレクサがソース・ピクセル・データ・メモリからソー
ス・ピクセル・データ・ワードを受け取るためにソース
・ピクセル・データ・バスによって該メモリに接続可能
であり、第１段奇偶ライン・セレクタ・マルチプレクサ
の奇数パリティ入力ポートの入力端子がそれぞれ、奇数
パリティ・ビット位置インデックスを有するソース・ピ
クセル・データ・バスの１つおきのラインに接続されて
おり、第１段奇偶ライン・セレクタ・マルチプレクサの
偶数パリティ入力ポートの入力端子がそれぞれ、偶数パ
リティ・ビット位置インデックスを有するソース・ピク
セル・データ・バスの１つおきのラインに接続されてお
り、第１段奇偶ライン・セレクタ・マルチプレクサの後
の各後続奇偶ライン・セレクタ・マルチプレクサの奇数
パリティ入力ポートの入力端子がそれぞれ、奇数パリテ
ィ・ビット位置インデックスを有する直前の奇偶ライン
・セレクタ・マルチプレクサの選択されたパリティ出力
ポートの１つおきの出力端子に接続されており、第１段
奇偶ライン・セレクタ・マルチプレクサの後の各後続奇
偶ライン・セレクタ・マルチプレクサの偶数パリティ入
力ポートの入力端子がそれぞれ、偶数パリティ・ビット
位置インデックスを有する直前の奇偶ライン・セレクタ
・マルチプレクサの選択されたパリティ出力ポートの１
つおきの出力端子に接続されており、奇偶ライン・セレ
クタ・マルチプレクサのパリティ選択制御信号入力ポー
トがピクセル深さコンバータの平面選択制御ワード信号
入力ポートに接続されている、奇偶ライン・セレクタ・
マルチプレクサと、（ｂ）複数個のステージ選択マルチ
プレクサであって、各ステージ選択マルチプレクサが複
数個のステージ選択マルチプレクサ・データ入力ポー
ト、ステージ選択マルチプレクサ・データ出力ポート、
及びステージ選択制御信号入力ポートを有しており、ス
テージ選択マルチプレクサのステージ選択マルチプレク
サ・データ入力ポートの入力端子がそれぞれ、奇偶ライ
ン選択マルチプレクサの選択されたパリティ出力ポート
の出力端子に接続されており、したがって、作動時に、
ステージ選択マルチプレクサのステージ選択制御信号入
力ポートに印加されたステージ選択制御信号によって指
定された奇偶ライン・セレクタ・マルチプレクサの１つ
の選択されたパリティ出力の出力端子のデータが、ステ
ージ選択マルチプレクサの１つまたは複数のステージ選
択マルチプレクサ出力ポートの対応する数に現れる、ス
テージ選択マルチプレクサとからなる、 ピクセル深さコンバータ。8. A pixel depth converter for converting source pixel data having a source pixel depth to a destination pixel having a destination pixel depth that differs from the source pixel depth by a pixel depth conversion scale factor. And the source pixel depth is equal to one of a plurality of pixel depth values including at least the values 2, 4, and 8, and the destination pixel depth is at least 1,
In a pixel depth converter equal to one of a plurality of pixel depth values containing the values 2 and 4, (a)
A plurality of odd-even line selector multiplexers connected in cascade, each odd-even line selector multiplexer being a 2 to 1 multiplexer, wherein an odd parity input port, an even parity input port, a selected parity output port, and A first stage odd-even line selector multiplexer for receiving a source pixel data word from the source pixel data memory by a source pixel data bus. Input terminals of the odd-parity input ports of the first-stage odd-even line-selector multiplexer, each connectable to a memory, connect to every other line of the source pixel data bus having an odd-parity bit-position index Has been done, 1st stage odd-even The input terminals of the even parity input port of the in-selector multiplexer are each connected to every other line of the source pixel data bus having an even parity bit position index, and a first stage odd-even line selector One of the selected parity output ports of the previous odd-even line selector multiplexer, each input terminal of the odd parity input port of each subsequent odd-even line selector multiplexer after the multiplexer has an odd parity bit position index Immediately before the input terminals of the even parity input ports of each subsequent even-even line selector multiplexer connected to every other output terminal have even parity bit position indexes. Strange Of the selected parity output port of the line-selector multiplexers 1
An odd-even line selector connected to every other output terminal and the parity select control signal input port of the odd-even line selector multiplexer connected to the plane select control word signal input port of the pixel depth converter.
A multiplexer, and (b) a plurality of stage selection multiplexers, each stage selection multiplexer having a plurality of stage selection multiplexers / data input ports, stage selection multiplexers / data output ports,
And a stage selection control signal input port, the input terminal of the stage selection multiplexer data input port of the stage selection multiplexer is respectively connected to the output terminal of the selected parity output port of the odd-even line selection multiplexer, Therefore, when activated,
The data at the output terminal of the selected parity output of one of the odd-even line selector multiplexers specified by the stage select control signal input port of the stage select multiplexer is the data of one of the stage select multiplexers or Pixel depth converter consisting of a stage select multiplexer that appears in a corresponding number of multiple stage select multiplexer output ports. 【請求項９】（ｃ．１）並列ロードＦＩＦＯデータ入力
ポート、選択ステージ・クリア制御信号入力ポート、ソ
ース・ビット・パー・ピクセル制御信号入力ポート、及
び複数個のＦＩＦＯ読取りデータ出力ポートを有してお
り、各ＦＩＦＯ読取りデータ出力ポートがＦＩＦＯステ
ージ内のデータの少なくとも１部を読み取るためにＦＩ
ＦＯステージの対応するものに接続されている、マルチ
ステージ・データ・コンソリデータ先入れ先出し装置
と、（ｃ．２）複数個のデータ統合入力ポート、統合デ
ータ出力ポート及びデータ統合グループ選択制御信号入
力ポートを有しており、データ統合入力ポートの各々が
１つまたは複数のＦＩＦＯ読取りデータ出力ポートのデ
ータ統合グループの統合出力端子に接続されており、し
たがって、作動時に、データ・コンソリデータ・マルチ
プレクサのデータ統合グループ選択制御信号入力ポート
に印加されたソース・ビット・パー・ピクセル制御信号
によって指定されたデータ・コンソリデータＦＩＦＯ装
置にロードされた１つまたは複数の連続したデータ・ワ
ードの少なくともデータ・ワード部分が、抽出データ・
コンソリデータのデータ・コンソリデータ・マルチプレ
クサの統合データ出力に統合された形式で現れる、デー
タ・コンソリデータ・マルチプレクサとからなる、
（ｃ）抽出データ・コンソリデータ回路をさらに含んで
いる、 請求項８記載のピクセル深さコンバータ。9. (c.1) A parallel load FIFO data input port, a selection stage clear control signal input port, a source bit per pixel control signal input port, and a plurality of FIFO read data output ports. Each FIFO read data output port to read at least a portion of the data in the FIFO stage.
A multi-stage data consolidator first-in first-out device connected to the corresponding one of the FO stages, and (c.2) a plurality of data integration input ports, integration data output ports, and data integration group selection control signal input ports. And each of the data integration input ports is connected to the integration output terminals of the data integration group of one or more FIFO read data output ports, and thus, when activated, the data integration of the data consolidator multiplexer. At least the data word portion of one or more consecutive data words loaded into the data consolidation data FIFO device specified by the source bit per pixel control signal applied to the group select control signal input port , Extracted data
Consolidator Data Consolidator Multiplexer Integrated Data Output Consists of a Data Consolidator Multiplexer that appears in integrated form on the data output.
The pixel depth converter of claim 8 further comprising (c) an extract data consolidator circuit. 【請求項１０】ソース・ピクセル深さを有するソース・
ピクセル・データを、ピクセル深さ変換スケール・ファ
クタだけソース・ピクセル深さと異なる宛先ピクセル深
さを有する宛先ピクセル・データに変換するためのピク
セル深さコンバータであって、ソース・ピクセル深さが
少なくとも１、２及び４という値を含んでいる複数のピ
クセル深さ値の１つに等しく、宛先ピクセル深さが少な
くとも２、４及び８という値を含んでいる複数のピクセ
ル深さ値の１つに等しいピクセル深さコンバータにおい
て、（ａ．１）パックド・ピクセル・データ並列入力ポ
ート、デパックド・ピクセル・データ並列出力ポート及
びデパッカ・シーケンサ制御信号入力ポートを有するパ
ックド・ピクセル・データ・デパッカ回路であって、パ
ックド・ピクセル・データ入力ポートがソース・ピクセ
ル・データ・メモリからソース・ピクセル・データ・ワ
ードを受け取るために、該メモリにデータ転送接続可能
であり、各ソース・ピクセル・データ・ワードがパック
ド・ピクセル・データ形式を有しており、かつピクセル
深さ変換スケール・ファクタに対応した複数個のデパッ
クド・ピクセル・データ構成要素に分割可能であり、各
パックド・ピクセル・データ・ワード構成要素は複数個
のピクセルに対するソース・ピクセル深さのピクセル・
データを含んでおり、かつ複数個のデパックド・ピクセ
ル・データ・ワード構成要素サブフィールドに分割可能
であり、デパックド・ピクセル・データのターミナルの
複数個のグループがデパックド・ワード構成要素出力フ
ィールド・サブポートを画定しており、各デパックド・
ワード構成要素フィールド・サブポートはピクセル深さ
変換スケール・ファクタに対応しており、各デパックド
・ワード構成要素出力フィールド・サブポートの端子が
複数個のデパックド・ワード構成要素出力フィールド・
サブポート端子サブセットに分割可能であり、デパッカ
回路がパックド・ピクセル・データ並列入力ポートにお
いてソース・ピクセル・データ・ワードを受け取るよう
になされており、かつデパッカ・シーケンサ制御信号入
力ポートに印加されるデパッカ・シーケンサ制御信号に
応じて、デパッカ・シーケンサ制御信号によって指定さ
れるピクセル深さ変換スケール・ファクタに対応するデ
パックド・ピクセル・データ出力ポートのデパックド・
ワード構成要素出力フィールド・サブポートをとおし
て、データ・ワードをデパックド・ピクセル・データ・
ワード構成要素ごとに順次伝送するようになされてい
る、パックド・ピクセル・データ・デパッカ回路、
（ａ．２）変換データ・ロード入力ポート、ロード・デ
ータ制御信号入力ポート、複数個の変換済データ読取り
並列出力ポート、及び複数個の変換テーブル読取りアド
レス入力ポートを有しているピクセル・データ変換テー
ブル記憶回路であって、各変換テーブル読取りアドレス
入力ポートが変換済データ読取り並列出力ポートと関連
づけられており、ピクセル・データ変換テーブル記憶回
路が変換データ・ロード入力ポートにピクセル・データ
変換データを受け取るようになされており、かつロード
・データ制御信号入力ポートに印加されたロード・デー
タ制御信号によって指定されるデータ・ロード記憶位置
にピクセル・データ変換データを記憶するようになされ
ており、ピクセル・データ変換テーブル記憶回路が変換
テーブル読取りアドレス入力ポートに印加されたデパッ
クド・ソース・ピクセル・データ部分変換索引アドレス
によって指定されるデータ読取り位置からの変換ピクセ
ル・データを、関連する変換済データ読取り並列出力ポ
ートから読み取ることができるようになされており、複
数個の変換済データ読取り並列出力ポート及び関連する
変換テーブル読取りアドレス入力ポートが、互いに独立
して、有効に作動可能であり、したがって変換索引アド
レスをピクセル・データ変換テーブル記憶回路の複数個
の変換テーブル読取りアドレス入力ポートへ並列に独立
して印加でき、かつアドレスによって指定されたデータ
読取り記憶位置からの変換済ピクセル・データを関連す
る変換済データ読取り並列出力ポートから並列に読み取
ることができるピクセル・データ変換テーブル記憶回
路、及び（ａ．３）複数個の変換テーブル・アドレス・
セレクタ・マルチプレクサであって、各変換テーブル・
アドレス・セレクタ・マルチプレクサが複数個の変換テ
ーブル・アドレス・セレクタ・マルチプレクサ・デパッ
クド・ソース・ピクセル・データ部分入力ポート、変換
索引アドレス出力ポート及びアドレス・セレクタ・マル
チプレクサ制御信号入力ポートを有しており、変換テー
ブル・アドレス・セレクタ・マルチプレクサの対応する
デパックド・ソース・ピクセル・データ部分入力ポート
がピクセル深さ変換スケール・ファクタと関連づけられ
ており、デパックド・ソース・ピクセル・データ部分入
力ポートの各々が、関連するピクセル深さ変換スケール
・ファクタに対応するデパックド・ワード構成要素出力
フィールド・サブポートの対応するデパックド・ワード
構成要素出力フィールド・サブポート端子サブセットに
接続されており、変換テーブル・アドレス・セレクタ・
マルチプレクサの各々の変換索引アドレス出力ポートが
ピクセル・データ変換テーブル記憶回路の関連する変換
テーブル読取りアドレス入力ポートに接続されており、
アドレス・セレクタ・マルチプレクサ制御信号入力ポー
トが、所望のピクセル深さ変換スケール・ファクタを指
定するスケール・ファクタ選択信号を受け取るためのス
ケール・ファクタ選択信号バス、ならびに対応するデパ
ックド・ワード構成要素出力フィールド・サブポート端
子サブセットに接続して、所望のピクセル・データ変換
のためのデパックド・ソース・ピクセル・データ部分変
換索引アドレスを供給することができる、変換テーブル
・アドレス・セレクタ・マルチプレクサとからなる、
（ａ）ピクセル深さ拡張回路と、（ｂ．１）カスケード
状に接続された複数個の奇偶ライン・セレクタ・マルチ
プレクサであって、各奇偶ライン・セレクタ・マルチプ
レクサが奇数パリティ入力ポート、偶数パリティ入力ポ
ート、選択パリティ出力ポート及びパリティ選択制御信
号入力ポートを有する２対１マルチプレクサであり、第
１段奇偶ライン・セレクタ・マルチプレクサがソース・
ピクセル・データ・メモリからソース・ピクセル・デー
タ・ワードを受け取るためにソース・ピクセル・データ
・バスによって該メモリに接続可能であり、第１段奇偶
ライン・セレクタ・マルチプレクサの奇数パリティ入力
ポートの入力端子がそれぞれ、奇数パリティ・ビット位
置インデックスを有するソース・ピクセル・データ・バ
スの１つおきのラインに接続されており、第１段奇偶ラ
イン・セレクタ・マルチプレクサの偶数パリティ入力ポ
ートの入力端子がそれぞれ、偶数パリティ・ビット位置
インデックスを有するソース・ピクセル・データ・バス
の１つおきのラインに接続されており、第１段奇偶ライ
ン・セレクタ・マルチプレクサの後の各後続奇偶ライン
・セレクタ・マルチプレクサの奇数パリティ入力ポート
の入力端子がそれぞれ、奇数パリティ・ビット位置イン
デックスを有する直前の奇偶ライン・セレクタ・マルチ
プレクサの選択されたパリティ出力ポートの１つおきの
出力端子に接続されており、第１段奇偶ライン・セレク
タ・マルチプレクサの後の各後続奇偶ライン・セレクタ
・マルチプレクサの偶数パリティ入力ポートがそれぞ
れ、偶数パリティ・ビット位置インデックスを有する直
前の奇偶ライン・セレクタ・マルチプレクサの選択され
たパリティ出力ポートの１つおきの出力端子に接続され
ており、奇偶ライン・セレクタ・マルチプレクサのパリ
ティ選択制御信号入力ポートがピクセル深さコンバータ
の平面選択制御ワード信号入力ポートに接続されてい
る、奇偶ライン・セレクタ・マルチプレクサ、及び
（ｂ．２）複数個のステージ選択マルチプレクサであっ
て、各ステージ選択マルチプレクサが複数個のステージ
選択マルチプレクサ・データ入力ポート、ステージ選択
マルチプレクサ・データ出力ポート、及びステージ選択
制御信号入力ポートを有しており、ステージ選択マルチ
プレクサのステージ選択マルチプレクサ・データ入力ポ
ートの入力端子がそれぞれ、奇偶ライン選択マルチプレ
クサの選択されたパリティ出力ポートの出力端子に接続
されており、したがって、作動時に、ステージ選択マル
チプレクサのステージ選択制御信号入力ポートに印加さ
れたステージ選択制御信号によって指定された奇偶ライ
ン・セレクタ・マルチプレクサの１つの選択されたパリ
ティ出力の出力端子のデータが、ステージ選択マルチプ
レクサの１つまたは複数のステージ選択マルチプレクサ
出力ポートの対応する数に現れるステージ選択マルチプ
レクサとからなる、（ｂ）平面エクストラクタ回路とか
らなる、 ピクセル深さコンバータ。10. A source having a source pixel depth.
A pixel depth converter for converting pixel data to destination pixel data having a destination pixel depth that differs from the source pixel depth by a pixel depth conversion scale factor, the source pixel depth being at least 1. Equal to one of a plurality of pixel depth values containing the values 2, 4 and 4, and the destination pixel depth is equal to one of a plurality of pixel depth values containing the values 2, 4, and 8. A pixel depth converter comprising: (a.1) a packed pixel data depacker circuit having a packed pixel data parallel input port, a depacked pixel data parallel output port and a depacker sequencer control signal input port, Packed pixel data input port is source pixel data memo A data transfer connection to the memory for receiving source pixel data words from the source pixel data words, each source pixel data word having a packed pixel data format, and a pixel depth conversion scale. Can be divided into multiple depacked pixel data components corresponding to the factors, each packed pixel data word component being a source pixel depth pixel for multiple pixels
It contains data and can be split into multiple depacked pixel data word component subfields, where multiple groups of terminals for depacked pixel data have depacked word component output field subports. Delimited and each depacked
The word component field subports support pixel depth conversion scale factors, and each depacked word component output field subport has multiple depacked word component output field terminals.
The depacker circuit is configured to receive the source pixel data word at the packed pixel data parallel input port and can be divided into subport terminal subsets, and the depacker circuit applied to the depacker sequencer control signal input port. Depacked pixel data output port depacked corresponding to the pixel depth conversion scale factor specified by the depacker sequencer control signal in response to the sequencer control signal.
Word component Decoded pixel data data through output field subport
A packed pixel data depacker circuit adapted to sequentially transmit each word component,
(A.2) Pixel data conversion having a conversion data load input port, a load data control signal input port, a plurality of converted data read parallel output ports, and a plurality of conversion table read address input ports A table store circuit, wherein each translation table read address input port is associated with a translated data read parallel output port, and a pixel data translation table store circuit receives pixel data translation data at a translation data load input port. And is adapted to store the pixel data conversion data at the data load storage location specified by the load data control signal applied to the load data control signal input port. The conversion table memory circuit converts the conversion table The converted pixel data from the data read location specified by the depacked source pixel data partial conversion index address applied to the corresponding input port can be read from the associated converted data read parallel output port. And a plurality of translated data read parallel output ports and associated translation table read address input ports are effectively operable independently of one another, thus providing a translation index address to a plurality of pixel data translation table storage circuits. Can be independently applied in parallel to each of the conversion table read address input ports, and the converted pixel data from the data read storage location specified by the address can be read in parallel from the associated converted data read parallel output port. Pixel data change Table storage circuit, and (a.3) a plurality of conversion-table address-
Selector / Multiplexer,
The address selector multiplexer has a plurality of conversion table address selector multiplexer depacked source pixel data portion input port, conversion index address output port and address selector multiplexer control signal input port, The corresponding depacked source pixel data portion input port of the translation table address selector multiplexer is associated with the pixel depth translation scale factor, and each depacked source pixel data portion input port has an associated Connected to the corresponding depacked word component output field subport terminal subset of the depacked word component output field subport corresponding to the pixel depth conversion scale factor Conversion table address-selector
Each translation look-up address output port of the multiplexer is connected to an associated translation table read address input port of the pixel data translation table storage circuit,
An address selector multiplexer control signal input port receives a scale factor select signal bus for specifying a desired pixel depth conversion scale factor, as well as a corresponding depacked word component output field A translation table address selector multiplexer capable of connecting to the subport terminal subset to provide a depacked source pixel data partial translation index address for the desired pixel data translation,
(A) a pixel depth extension circuit and (b.1) a plurality of odd-even line selector multiplexers connected in cascade, each odd-even line selector multiplexer having an odd parity input port and an even parity input A two-to-one multiplexer having a port, a selected parity output port, and a parity selection control signal input port, the first stage odd-even line selector multiplexer
An input terminal of an odd parity input port of a first stage odd-even line selector multiplexer connectable to the source pixel data bus to receive the source pixel data word from the pixel data memory. Are each connected to every other line of the source pixel data bus having an odd parity bit position index, and each input terminal of the even parity input ports of the first stage odd-even line selector multiplexer is Odd parity of each subsequent odd-even line selector multiplexer after the first stage odd-even line selector multiplexer connected to every other line of the source pixel data bus with even parity bit position index The input terminal of the input port is that Connected to every other output terminal of the selected parity output port of the previous odd-even line selector multiplexer having an odd parity bit position index, and after the first stage odd-even line selector multiplexer. Each even parity input port of each subsequent odd-even line selector multiplexer is connected to every other output terminal of the selected parity output port of the previous even-even line selector multiplexer having an even parity bit position index. An odd-even line selector multiplexer having a parity selection control signal input port of the odd-even line selector multiplexer connected to a plane selection control word signal input port of the pixel depth converter, and (b.2) a plurality of odd-even line selector multiplexers. Stage selection multiple Each stage selection multiplexer has a plurality of stage selection multiplexer / data input ports, a stage selection multiplexer / data output port, and a stage selection control signal input port. Each of the input terminals of the data input port is connected to the output terminal of the selected parity output port of the odd-even line select multiplexer, and thus, in operation, the stage select applied to the stage select control signal input port of the stage select multiplexer. The data at the output terminal of one selected parity output of the odd-even line selector multiplexer specified by the control signal is transferred to one or more stage select multiplexer output ports of the stage select multiplexer. Pixel depth converter consisting of (b) a planar extractor circuit consisting of stage select multiplexers appearing in a corresponding number of stages. 【請求項１１】ピクセル深さ拡張回路と平面エクストラ
クタ回路とが並列に接続されている、請求項１０記載の
ピクセル深さコンバータ。11. The pixel depth converter according to claim 10, wherein the pixel depth extension circuit and the planar extractor circuit are connected in parallel.