JPH0792491A - アクティブマトリクス表示装置用薄膜トランジスタ基板 - Google Patents
アクティブマトリクス表示装置用薄膜トランジスタ基板Info
- Publication number
- JPH0792491A JPH0792491A JP23517893A JP23517893A JPH0792491A JP H0792491 A JPH0792491 A JP H0792491A JP 23517893 A JP23517893 A JP 23517893A JP 23517893 A JP23517893 A JP 23517893A JP H0792491 A JPH0792491 A JP H0792491A
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- JP
- Japan
- Prior art keywords
- electrodes
- active matrix
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- film transistor
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 工程数を増やすことなく、開口率および電荷
蓄積用容量を大きくとることによって良好な画像表示特
性を実現するアクティブマトリクス液晶表示装置用薄膜
トランジスタ基板を提供することを目的とする。 【構成】 トランジスタ部の活性半導体層と同時に形成
された多結晶シリコンより成る第１の透明電極１１と、
画素電極となる第２の透明電極１０と、その間に挟み込
んだ絶縁膜５、７によって電荷蓄積用容量部を構成す
る。
蓄積用容量を大きくとることによって良好な画像表示特
性を実現するアクティブマトリクス液晶表示装置用薄膜
トランジスタ基板を提供することを目的とする。 【構成】 トランジスタ部の活性半導体層と同時に形成
された多結晶シリコンより成る第１の透明電極１１と、
画素電極となる第２の透明電極１０と、その間に挟み込
んだ絶縁膜５、７によって電荷蓄積用容量部を構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などのア
クティブマトリクス表示装置用薄膜トランジスタ基板に
関するものである。
クティブマトリクス表示装置用薄膜トランジスタ基板に
関するものである。
【０００２】
【従来の技術】従来のアクティブマトリクス液晶表示装
置の単位画素の構成例を図７、図８、図９に示す。図７
は単位画素構成例の平面図を、図８、図９は、それぞれ
図７のＥ−Ｅ’線とＦ−Ｆ’線に沿った略示断面図を示
す。その製造方法を以下に説明する。
置の単位画素の構成例を図７、図８、図９に示す。図７
は単位画素構成例の平面図を、図８、図９は、それぞれ
図７のＥ−Ｅ’線とＦ−Ｆ’線に沿った略示断面図を示
す。その製造方法を以下に説明する。
【０００３】まず、透光性ガラス基板１上に領域３、４
を含めて活性半導体層２を形成する。その上に、ゲート
絶縁層５およびゲート電極６、６’を形成する。次にフ
ォトレジストでマスクを形成してイオン注入法により不
純物を添加することによって、ソース領域３およびドレ
イン領域４を形成する。続いてフォトレジストを除去し
た後、層間絶縁層７を形成し、さらに開口を行った後、
ソース電極８、ドレイン電極９を形成する。最後に画素
電極１０、パッシベーション層を形成し、薄膜トランジ
スタ基板が完成する。パッシベーション層は本発明に直
接関係しないので省略する。画像信号等を保持するため
の電荷蓄積用容量は、前段のゲート電極６’と層間絶縁
層７と画素電極１０で構成されている。
を含めて活性半導体層２を形成する。その上に、ゲート
絶縁層５およびゲート電極６、６’を形成する。次にフ
ォトレジストでマスクを形成してイオン注入法により不
純物を添加することによって、ソース領域３およびドレ
イン領域４を形成する。続いてフォトレジストを除去し
た後、層間絶縁層７を形成し、さらに開口を行った後、
ソース電極８、ドレイン電極９を形成する。最後に画素
電極１０、パッシベーション層を形成し、薄膜トランジ
スタ基板が完成する。パッシベーション層は本発明に直
接関係しないので省略する。画像信号等を保持するため
の電荷蓄積用容量は、前段のゲート電極６’と層間絶縁
層７と画素電極１０で構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の薄膜トランジスタ基板の画素構成では、光を
遮閉する他行のゲート電極と画素電極で電荷蓄積用容量
を形成するため、表示として有効な画素面積即ち開口率
が減少してしまうという欠点があった。
うな従来の薄膜トランジスタ基板の画素構成では、光を
遮閉する他行のゲート電極と画素電極で電荷蓄積用容量
を形成するため、表示として有効な画素面積即ち開口率
が減少してしまうという欠点があった。
【０００５】本発明は、このような従来の問題を解決す
るものであり、工程数を特に増加することなく、開口率
が大きくとれ、かつ電荷蓄積用容量も大きく良好な画像
表示特性を持つアクティブマトリクス表示装置用薄膜ト
ランジスタ基板を提供することを目的とする。
るものであり、工程数を特に増加することなく、開口率
が大きくとれ、かつ電荷蓄積用容量も大きく良好な画像
表示特性を持つアクティブマトリクス表示装置用薄膜ト
ランジスタ基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、トランジスタ部の半導体層と同時に形成
された多結晶シリコンより成る第１の透明電極と、画素
電極となる第２の透明電極によって電荷蓄積用容量部を
構成するようにしたものである。
成するために、トランジスタ部の半導体層と同時に形成
された多結晶シリコンより成る第１の透明電極と、画素
電極となる第２の透明電極によって電荷蓄積用容量部を
構成するようにしたものである。
【０００７】
【作用】本発明は、上記構成により、電荷蓄積用容量部
は光を透過するので、開口率を大きくとることができ、
さらに電荷蓄積用容量も大きくでき、なおかつ工程数を
増やすことなく良好な画像表示特性を持たせることが出
来る。
は光を透過するので、開口率を大きくとることができ、
さらに電荷蓄積用容量も大きくでき、なおかつ工程数を
増やすことなく良好な画像表示特性を持たせることが出
来る。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】（第１の実施例）本発明の第１の実施例に
おけるアクティブマトリクス液晶表示装置の単位画素の
構成例を図１,図２,図３に示す。図１は単位画素構成例
の平面図を、図２,図３は、それぞれ図１のＡ−Ａ’線
とＢ−Ｂ’線に沿った略示断面図を示す。以下にその製
造方法を説明する。
おけるアクティブマトリクス液晶表示装置の単位画素の
構成例を図１,図２,図３に示す。図１は単位画素構成例
の平面図を、図２,図３は、それぞれ図１のＡ−Ａ’線
とＢ−Ｂ’線に沿った略示断面図を示す。以下にその製
造方法を説明する。
【００１０】まず、透光性ガラス基板１上に活性半導体
層２として、例えばＬＰ−ＣＶＤ(Low Pressure Chemic
al Vapor Deposition)法により多結晶シリコンを成膜
し、フォトリソグラフィーおよびエッチングを用いて島
状に加工する。その上にゲート絶縁層５として、例えば
常圧ＣＶＤ法により二酸化シリコンを形成する。さらに
ゲート電極６として例えばクロムを成膜し、フォトリソ
グラフィーおよびエッチングを用いて島状に加工する。
そしてゲート電極６をマスクとして、例えばイオン注入
法により燐を不純物として導入してソース領域３、ドレ
イン領域４、および電荷蓄積用容量部電極１１を形成す
る。その上に、層間絶縁層７として、例えば常圧ＣＶＤ
法により二酸化シリコンを形成した後フォトリソグラフ
ィーおよびエッチングによってコンタクトホールを形成
し、ソース電極８およびドレイン電極９を、例えば、チ
タン、アルミニウムの順で成膜し、加工する。その後、
画素電極１０としてＩＴＯを成膜、加工してアクティブ
マトリクス基板を完成する。さらにパッシベーション層
も形成される場合もある。
層２として、例えばＬＰ−ＣＶＤ(Low Pressure Chemic
al Vapor Deposition)法により多結晶シリコンを成膜
し、フォトリソグラフィーおよびエッチングを用いて島
状に加工する。その上にゲート絶縁層５として、例えば
常圧ＣＶＤ法により二酸化シリコンを形成する。さらに
ゲート電極６として例えばクロムを成膜し、フォトリソ
グラフィーおよびエッチングを用いて島状に加工する。
そしてゲート電極６をマスクとして、例えばイオン注入
法により燐を不純物として導入してソース領域３、ドレ
イン領域４、および電荷蓄積用容量部電極１１を形成す
る。その上に、層間絶縁層７として、例えば常圧ＣＶＤ
法により二酸化シリコンを形成した後フォトリソグラフ
ィーおよびエッチングによってコンタクトホールを形成
し、ソース電極８およびドレイン電極９を、例えば、チ
タン、アルミニウムの順で成膜し、加工する。その後、
画素電極１０としてＩＴＯを成膜、加工してアクティブ
マトリクス基板を完成する。さらにパッシベーション層
も形成される場合もある。
【００１１】このように作製したアクティブマトリクス
基板の電荷蓄積用容量部は、図３に示すように、トラン
ジスタ部の半導体層と同時に形成された多結晶シリコン
と絶縁層と画素電極から構成される。単位画素をこのよ
うな構成にすると、電荷蓄積用容量部は光を透過するの
で、開口率を下げることなく電荷蓄積用容量を大きくこ
とができ、工程数を増やすことなく良好な画像表示特性
を持つアクティブマトリクス液晶表示装置用基板を提供
することができる。トランジスタ部の半導体層と同時に
形成された単位画素の電荷蓄積用容量部の多結晶シリコ
ン電極は、他段のゲート電極と接続される場合と、他段
のゲート電極とは独立して共通配線として接続される場
合とがある。後者の場合、ゲート線の電位変化の影響を
考慮することなく変調駆動ができ、輝度調整、コントラ
スト調整等の表示特性の制御が可能となる。
基板の電荷蓄積用容量部は、図３に示すように、トラン
ジスタ部の半導体層と同時に形成された多結晶シリコン
と絶縁層と画素電極から構成される。単位画素をこのよ
うな構成にすると、電荷蓄積用容量部は光を透過するの
で、開口率を下げることなく電荷蓄積用容量を大きくこ
とができ、工程数を増やすことなく良好な画像表示特性
を持つアクティブマトリクス液晶表示装置用基板を提供
することができる。トランジスタ部の半導体層と同時に
形成された単位画素の電荷蓄積用容量部の多結晶シリコ
ン電極は、他段のゲート電極と接続される場合と、他段
のゲート電極とは独立して共通配線として接続される場
合とがある。後者の場合、ゲート線の電位変化の影響を
考慮することなく変調駆動ができ、輝度調整、コントラ
スト調整等の表示特性の制御が可能となる。
【００１２】（第２の実施例）次に、本発明の第２の実
施例におけるアクティブマトリクス液晶表示装置の単位
画素の構成例を図４、図５、図６に示す。図４は単位画
素構成例の平面図を、図５、図６は、それぞれ図４のＣ
−Ｃ’線とＤ−Ｄ’線に沿った略示断面図を示す。以下
に、その製造方法を説明する。
施例におけるアクティブマトリクス液晶表示装置の単位
画素の構成例を図４、図５、図６に示す。図４は単位画
素構成例の平面図を、図５、図６は、それぞれ図４のＣ
−Ｃ’線とＤ−Ｄ’線に沿った略示断面図を示す。以下
に、その製造方法を説明する。
【００１３】まず、透光性ガラス基板１上に活性半導体
層２として、例えばＬＰ−ＣＶＤ(Low Pressure Chemic
al Vapor Deposition)法により多結晶シリコンを成膜
し、フォトリソグラフィーおよびエッチングを用いて島
状に加工する。その上にゲート絶縁層５として例えば常
圧ＣＶＤ法により二酸化シリコンを形成する。さらにゲ
ート電極６として例えばクロムを成膜し、フォトリソグ
ラフィーおよびエッチングを用いて島状に加工する。そ
してゲート電極６をマスクとして、例えばイオン注入法
により燐を不純物として導入してソース領域３、ドレイ
ン領域４、および電荷蓄積用容量部電極１１を形成す
る。その上に、画素電極１０としてＩＴＯを成膜、加工
する。その後、層間絶縁層７として例えば常圧ＣＶＤ法
により二酸化シリコンを形成した後フォトリソグラフィ
ーおよびエッチングによってコンタクトホールを形成
し、ソース電極８およびドレイン電極９を、例えば、チ
タン、アルミニウムの順で成膜、加工し、アクティブマ
トリクス基板を完成する。さらにパッシベーション層も
形成される場合もある。
層２として、例えばＬＰ−ＣＶＤ(Low Pressure Chemic
al Vapor Deposition)法により多結晶シリコンを成膜
し、フォトリソグラフィーおよびエッチングを用いて島
状に加工する。その上にゲート絶縁層５として例えば常
圧ＣＶＤ法により二酸化シリコンを形成する。さらにゲ
ート電極６として例えばクロムを成膜し、フォトリソグ
ラフィーおよびエッチングを用いて島状に加工する。そ
してゲート電極６をマスクとして、例えばイオン注入法
により燐を不純物として導入してソース領域３、ドレイ
ン領域４、および電荷蓄積用容量部電極１１を形成す
る。その上に、画素電極１０としてＩＴＯを成膜、加工
する。その後、層間絶縁層７として例えば常圧ＣＶＤ法
により二酸化シリコンを形成した後フォトリソグラフィ
ーおよびエッチングによってコンタクトホールを形成
し、ソース電極８およびドレイン電極９を、例えば、チ
タン、アルミニウムの順で成膜、加工し、アクティブマ
トリクス基板を完成する。さらにパッシベーション層も
形成される場合もある。
【００１４】このように作製したアクティブマトリクス
基板の電荷蓄積用容量部は、図６に示すように、トラン
ジスタ部の半導体層と同時に形成された多結晶シリコン
と絶縁層と画素電極から構成される。この第２の実施例
により単位画素を構成すると、第１の実施例と同様な効
果に加えて、ソース、ドレイン電極形成時に、画素電極
であるＩＴＯが絶縁層を介して電気的に絶縁分離されて
いるために、ＩＴＯ−異種金属間の電気化学的反応によ
るＩＴＯの腐食を回避することができる。
基板の電荷蓄積用容量部は、図６に示すように、トラン
ジスタ部の半導体層と同時に形成された多結晶シリコン
と絶縁層と画素電極から構成される。この第２の実施例
により単位画素を構成すると、第１の実施例と同様な効
果に加えて、ソース、ドレイン電極形成時に、画素電極
であるＩＴＯが絶縁層を介して電気的に絶縁分離されて
いるために、ＩＴＯ−異種金属間の電気化学的反応によ
るＩＴＯの腐食を回避することができる。
【００１５】なお、第１、第２の実施例では画素電極と
なる第２の透明電極にＩＴＯを用いたが、多結晶シリコ
ンでもよく、また酸化亜鉛等の酸化物半導体をはじめと
する透光性の導電層なら任意の材料でよい。
なる第２の透明電極にＩＴＯを用いたが、多結晶シリコ
ンでもよく、また酸化亜鉛等の酸化物半導体をはじめと
する透光性の導電層なら任意の材料でよい。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
トランジスタ部の半導体層と同時に透光性の電荷蓄積用
容量部の電極を形成することができるので、工程数を増
やすことなく、開口率および電荷蓄積用容量も大きくす
ることができ、良好な画像表示特性を持つアクティブマ
トリクス表示装置用薄膜トランジスタ基板を実現でき
る。
トランジスタ部の半導体層と同時に透光性の電荷蓄積用
容量部の電極を形成することができるので、工程数を増
やすことなく、開口率および電荷蓄積用容量も大きくす
ることができ、良好な画像表示特性を持つアクティブマ
トリクス表示装置用薄膜トランジスタ基板を実現でき
る。
【図１】本発明の第１の実施例における単位画素構成を
示す平面図
示す平面図
【図２】図１のＡ−Ａ’線に沿った略示断面図
【図３】図１のＢ−Ｂ’線に沿った略示断面図
【図４】本発明の第２の実施例における単位画素構成を
示す平面図
示す平面図
【図５】図４のＣ−Ｃ’線に沿った略示断面図
【図６】図４のＤ−Ｄ’線に沿った略示断面図
【図７】従来の単位画素構成を示す平面図
【図８】図７のＥ−Ｅ’線に沿った略示断面図
【図９】図７のＦ−Ｆ’線に沿った略示断面図
１ 透光性ガラス基板 ２ 活性半導体層 ３ ソース領域 ４ ドレイン領域 ５ ゲート絶縁層 ６ ゲート電極 ６’前段のゲート電極 ７ 層間絶縁層 ８ ソース電極 ９ ドレイン電極 １０ 画素電極 １１ 電荷蓄積用容量部電極
Claims (4)
- 【請求項１】 少なくともトランジスタ部と電荷蓄積用
容量部とを有し、その電荷蓄積用容量部が、第１の透明
電極と、画素電極となる第２の透明電極と、その間に挟
み込まれた絶縁層とを有する、アクティブマトリクス表
示装置用薄膜トランジスタ基板において、前記第１の透
明電極が多結晶シリコンから成り、前記トランジスタ部
の半導体層と同時に形成されることを特徴とするアクテ
ィブマトリクス表示装置用薄膜トランジスタ基板。 - 【請求項２】 第２の透明電極が、多結晶シリコンであ
ることを特徴とする請求項１記載のアクティブマトリク
ス表示装置用薄膜トランジスタ基板。 - 【請求項３】 第２の透明電極が、酸化物半導体層であ
ることを特徴とする請求項１記載のアクティブマトリク
ス表示装置用薄膜トランジスタ基板。 - 【請求項４】 酸化物半導体層が、酸化インジウムある
いは酸化錫あるいはその両方を主体とする層を含むもの
であることを特徴とする請求項３記載のアクティブマト
リクス表示装置用薄膜トランジスタ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23517893A JPH0792491A (ja) | 1993-09-21 | 1993-09-21 | アクティブマトリクス表示装置用薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23517893A JPH0792491A (ja) | 1993-09-21 | 1993-09-21 | アクティブマトリクス表示装置用薄膜トランジスタ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0792491A true JPH0792491A (ja) | 1995-04-07 |
Family
ID=16982225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23517893A Pending JPH0792491A (ja) | 1993-09-21 | 1993-09-21 | アクティブマトリクス表示装置用薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792491A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313481B1 (en) | 1998-08-06 | 2001-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| KR100376338B1 (ko) * | 1999-06-28 | 2003-03-15 | 알프스 덴키 가부시키가이샤 | 액티브 매트릭스형 액정표시장치 |
| US6690031B1 (en) | 1998-04-28 | 2004-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2010156963A (ja) * | 2008-12-05 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013012774A (ja) * | 2009-10-21 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9660092B2 (en) | 2011-08-31 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor thin film transistor including oxygen release layer |
| US9941393B2 (en) | 2009-03-05 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2020031225A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11233132B2 (en) | 2009-03-05 | 2022-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-09-21 JP JP23517893A patent/JPH0792491A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6576504B2 (en) | 1998-08-06 | 2003-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a liquid crystal display device having an improved storage capacitance |
| KR100376338B1 (ko) * | 1999-06-28 | 2003-03-15 | 알프스 덴키 가부시키가이샤 | 액티브 매트릭스형 액정표시장치 |
| US11482624B2 (en) | 2004-09-15 | 2022-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10903367B2 (en) | 2004-09-15 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2020031225A (ja) * | 2004-09-15 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010156963A (ja) * | 2008-12-05 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8999750B2 (en) | 2008-12-05 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9201280B2 (en) | 2008-12-05 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9941393B2 (en) | 2009-03-05 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10326008B2 (en) | 2009-03-05 | 2019-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10686061B2 (en) | 2009-03-05 | 2020-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11233132B2 (en) | 2009-03-05 | 2022-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11955537B2 (en) | 2009-03-05 | 2024-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11961894B2 (en) | 2009-03-05 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10079307B2 (en) | 2009-10-21 | 2018-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method for the same |
| US8946700B2 (en) | 2009-10-21 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method for the same |
| JP2013012774A (ja) * | 2009-10-21 | 2013-01-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9660092B2 (en) | 2011-08-31 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor thin film transistor including oxygen release layer |
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