JPH0792203A - Comparator - Google Patents
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- JPH0792203A JPH0792203A JP23601093A JP23601093A JPH0792203A JP H0792203 A JPH0792203 A JP H0792203A JP 23601093 A JP23601093 A JP 23601093A JP 23601093 A JP23601093 A JP 23601093A JP H0792203 A JPH0792203 A JP H0792203A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＤ（コンパクトディ
スク）プレーヤのピックアップ部から得られる信号をデ
ジタル化（２値化）するデジタル化用コンパレータ等と
して用いて好適なコンパレータに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator suitable for use as a digitizing comparator for digitizing (binarizing) a signal obtained from a pickup section of a CD (Compact Disc) player.
【０００２】[0002]
【従来の技術】従来、例えばデジタル化用コンパレータ
は図６に示すように構成されており、１は抵抗負荷を用
いた差動回路で、差動対を成すＮＰＮ型のトランジスタ
Ｑ１、Ｑ２と、トランジスタＱ２のコレクタ側に接続さ
れた負荷としての抵抗Ｒと、トランジスタＱ１、Ｑ２の
エミッタ側に接続された定電流源２とから成っている。2. Description of the Related Art Conventionally, for example, a digitizing comparator is constructed as shown in FIG. 6, 1 is a differential circuit using a resistance load, and NPN type transistors Q1 and Q2 forming a differential pair, It is composed of a resistor R as a load connected to the collector side of the transistor Q2 and a constant current source 2 connected to the emitter sides of the transistors Q1 and Q2.
【０００３】そして、差動対を成す一方のトランジスタ
Ｑ１のベースに接続された入力端子３には、例えばＣＤ
プレーヤのピックアップ部からパルス状或いは正弦波状
の信号が入力され、他方のトランジスタＱ２のベースに
接続された入力端子４には基準電圧ＶREFが印加される
ようになっている。更に、差動回路１の出力点（トラン
ジスタＱ２と抵抗Ｒとの接続点）にはトランジスタＱ３
のベースが接続されている。そして、そのトランジスタ
Ｑ３のコレクタは直流電源ＶCCに接続され、エミッタに
は定電流源５と出力端子６とが接続されており、出力端
子６から例えばＣＭＯＳ構造のインバータ等に出力され
るようになっている。The input terminal 3 connected to the base of one transistor Q1 forming a differential pair has, for example, a CD
A pulsed or sinusoidal signal is input from the pickup section of the player, and the reference voltage V REF is applied to the input terminal 4 connected to the base of the other transistor Q2. Further, the output point of the differential circuit 1 (the connection point between the transistor Q2 and the resistor R) is connected to the transistor Q3.
The base of is connected. The collector of the transistor Q3 is connected to the DC power supply V CC , and the emitter is connected to the constant current source 5 and the output terminal 6, so that the output terminal 6 outputs the output to, for example, an inverter having a CMOS structure. Has become.
【０００４】従って、入力端子３に入力される信号電圧
の方が入力端子４に印加されている基準電圧ＶREFより
高くなった場合には、定電流Ｉ１は主にトランジスタＱ
１のコレクタ・エミッタ路を通じて流れることになり、
この差動回路１の出力点に接続されたトランジスタＱ３
のベース電位は高くなる。Therefore, when the signal voltage input to the input terminal 3 becomes higher than the reference voltage V REF applied to the input terminal 4, the constant current I1 is mainly the transistor Q.
Will flow through the collector-emitter path of 1,
Transistor Q3 connected to the output point of this differential circuit 1
Has a high base potential.
【０００５】逆に、入力端子３に入力される信号電圧の
方が入力端子４に印加されている基準電圧ＶREFより低
くなった場合には、定電流Ｉ１は主にトランジスタＱ２
のコレクタ・エミッタ路を通じて流れることになり、こ
の差動回路１の出力点に接続されたトランジスタＱ３の
ベース電位は低くなる。このように、入力端子３に入力
される信号電圧に対し基準電圧ＶREFを境にして、トラ
ンジスタＱ３のベース電位が変わることになるので、そ
れによってトランジスタＱ３の導通度が変わり、そのエ
ミッタ側の出力端子６から２値化された出力が得られる
ことになる。On the contrary, when the signal voltage input to the input terminal 3 becomes lower than the reference voltage V REF applied to the input terminal 4, the constant current I1 is mainly generated by the transistor Q2.
Of the transistor Q3 connected to the output point of the differential circuit 1, and the base potential of the transistor Q3 becomes low. In this way, the base potential of the transistor Q3 changes at the boundary of the reference voltage V REF with respect to the signal voltage input to the input terminal 3, so that the conductivity of the transistor Q3 changes and the emitter side of the transistor Q3 changes. A binarized output is obtained from the output terminal 6.
【０００６】[0006]
【発明が解決しようとする課題】ところが、このような
構成では、差動回路１の負荷に抵抗Ｒを使用しているた
め、その出力点での電位の立上りと立下りで傾斜が異な
り、入力されるパルス状或いは正弦波状の信号周波数が
変化した場合に、そのデューティーが変わってしまうと
云った不都合が生じていた。更に、その立上りカーブが
抵抗ＲとトランジスタＱ３のベース間浮遊容量により決
まる一次遅れのカーブになるので、立上がるにつれてそ
の傾斜が小さくなり、高速化しにくくなっていた。ここ
で、立上りカーブを改善するために抵抗Ｒの値を小さく
すると、出力電位の振幅が小さくなると云った不都合が
生じることになる。However, in such a configuration, since the resistor R is used as the load of the differential circuit 1, the slope at the output point differs between the rise and the fall of the potential, and When the pulsed or sinusoidal signal frequency is changed, the duty is changed, which is a disadvantage. Further, since the rising curve is a first-order lag curve determined by the resistance R and the floating capacitance between the bases of the transistors Q3, the inclination becomes smaller as it rises, and it is difficult to increase the speed. Here, if the value of the resistor R is reduced in order to improve the rising curve, the amplitude of the output potential becomes smaller, which is a disadvantage.
【０００７】そこで、差動回路１の負荷として能動負荷
を使用するようにした、例えば図７に示すように負荷と
してカレントミラー回路を成すトランジスタＱ４、Ｑ５
を用いるようにしたものが提案されている。このように
すると、その出力電位の立上り、立下りが直線的にな
り、信号周波数によるデューティーのズレも生じにくく
なる。然し乍ら、このような構成においては、入力され
る信号電圧が基準電圧ＶREFより高くなった場合にはト
ランジスタＱ５が飽和し、逆に入力される信号電圧が基
準電圧ＶREFより低くなった場合にはトランジスタＱ２
が飽和することになり、高速化の妨げになっていた。Therefore, an active load is used as the load of the differential circuit 1. For example, as shown in FIG. 7, transistors Q4 and Q5 forming a current mirror circuit as the load.
It has been proposed to use. In this case, the rising and falling of the output potential become linear, and the deviation of the duty due to the signal frequency hardly occurs. However, in such a configuration, when the input signal voltage becomes higher than the reference voltage V REF , the transistor Q5 is saturated, and conversely, when the input signal voltage becomes lower than the reference voltage V REF. Is the transistor Q2
Was saturated, which was an obstacle to speeding up.
【０００８】即ち、入力端子３に入力される信号電圧の
方が高くなった場合には、定電流Ｉ１はトランジスタＱ
４を通じて主にトランジスタＱ１に流れることになる。
そのため、トランジスタＱ４に流れる電流と同等の電流
がカレントミラー接続構成のトランジスタＱ５にも流れ
始め、差動回路１の出力点（トランジスタＱ２、Ｑ５の
コレクタ同志の接続点）の電位が上昇し始めることにな
る。この時、トランジスタＱ５の電流が流れ出る電流路
がないために、トランジスタＱ５のコレクタとエミッタ
電位が等しくなって飽和し、逆に信号電圧の方が低くな
った際の差動出力の立下りが遅れることになる。That is, when the signal voltage input to the input terminal 3 becomes higher, the constant current I1 is applied to the transistor Q.
4 will flow mainly to the transistor Q1.
Therefore, a current equivalent to the current flowing in the transistor Q4 starts to flow in the transistor Q5 having the current mirror connection structure, and the potential at the output point of the differential circuit 1 (the connection point between the collectors of the transistors Q2 and Q5) starts to rise. become. At this time, since there is no current path through which the current of the transistor Q5 flows out, the collector and emitter potentials of the transistor Q5 become equal and saturated, and conversely, the fall of the differential output when the signal voltage becomes lower is delayed. It will be.
【０００９】同様に、入力端子３に入力される信号電圧
の方が低くなった場合には、定電流Ｉ１は主にトランジ
スタＱ２に流れることになるが、この時そのコレクタ側
に電流が流れ込む電流路がないために、トランジスタＱ
２のコレクタとエミッタ電位が等しくなって飽和し、逆
に信号電圧の方が高くなった際の差動出力の立上りが遅
れることになる。Similarly, when the signal voltage input to the input terminal 3 becomes lower, the constant current I1 mainly flows through the transistor Q2. At this time, the current flows into the collector side. Transistor Q because there is no path
The collector and emitter potentials of 2 are equalized and saturated, and conversely, the rise of the differential output is delayed when the signal voltage becomes higher.
【００１０】本発明はこのような点に鑑み成されたもの
であって、差動出力の立下り、立上りが直線的で、入力
信号周波数によるデューティーのズレが生じにくく、高
速化することができるコンパレータを提供することを目
的とするものである。The present invention has been made in view of the above points, and the trailing and rising edges of the differential output are linear, the deviation of the duty due to the input signal frequency hardly occurs, and the speed can be increased. It is intended to provide a comparator.
【００１１】[0011]
【課題を解決するための手段】上記した目的を達成する
ため本発明では、差動対を成す第１、第２トランジスタ
と、第１トランジスタのコレクタに入力側が接続され第
２トランジスタのコレクタに出力側が接続されたカレン
トミラー回路と、前記第１、第２トランジスタのコレク
タ間に接続された第１の一方向導電手段と、前記第１、
第２トランジスタのコレクタ間に前記第１の一方向導電
手段とは逆極性で接続された第２の一方向導電手段と、
前記第２トランジスタのコレクタに接続された出力手段
とから構成するようにしたものである。In order to achieve the above object, according to the present invention, the first and second transistors forming a differential pair and the collector of the first transistor are connected to the input side to output to the collector of the second transistor. A current mirror circuit whose sides are connected to each other, a first unidirectional conductive means connected between collectors of the first and second transistors, and the first,
Second unidirectional conducting means connected between the collectors of the second transistors with a polarity opposite to that of the first unidirectional conducting means,
The output means is connected to the collector of the second transistor.
【００１２】また、差動対を成す第１、第２トランジス
タと、第１トランジスタのコレクタに入力側が接続され
第２トランジスタのコレクタに出力側が接続されたカレ
ントミラー回路と、前記第２トランジスタのコレクタに
一端が接続され他端が所定電位点に接続された第１の一
方向導電手段と、前記第１の一方向導電手段と逆の極性
で前記第２トランジスタのコレクタに一端が接続され他
端が前記所定電位点に接続された第２の一方向導電手段
と、前記第２トランジスタのコレクタに接続された出力
手段とから構成するようにしたものである。Further, first and second transistors forming a differential pair, a current mirror circuit in which an input side is connected to a collector of the first transistor and an output side is connected to a collector of the second transistor, and a collector of the second transistor. A first one-way conductive means having one end connected to and a other end connected to a predetermined potential point, and one end connected to the collector of the second transistor with the opposite polarity to the first one-way conductive means and the other end. Is composed of a second one-way conductive means connected to the predetermined potential point and an output means connected to the collector of the second transistor.
【００１３】また、一対のトランジスタから成るカレン
トミラー回路と、前記一対のトランジスタのコレクタに
出力電極がそれぞれ接続され差動的電流を出力する第
３、第４トランジスタと、前記一対のトランジスタのコ
レクタ間に接続された第１の一方向導電手段と、前記一
対のトランジスタのコレクタ間に前記第１の一方向導電
手段とは逆極性で接続された第２の一方向導電手段と、
前記カレントミラー回路の一対のトランジスタのうち出
力側のトランジスタのコレクタに接続された出力手段と
から構成するようにしたものである。Further, between a current mirror circuit composed of a pair of transistors, third and fourth transistors for outputting differential currents, whose output electrodes are respectively connected to collectors of the pair of transistors, and collectors of the pair of transistors. A first unidirectional conducting means connected to the first unidirectional conducting means, and a second unidirectional conducting means connected between the collectors of the pair of transistors with a polarity opposite to that of the first unidirectional conducting means.
The current mirror circuit is composed of an output means connected to the collector of the transistor on the output side of the pair of transistors.
【００１４】また、一対のトランジスタから成るカレン
トミラー回路と、前記一対のトランジスタのうち出力側
のトランジスタのコレクタに出力電極が接続され差動的
電流を出力する第３トランジスタと、前記一対のトラン
ジスタのうち入力側のトランジスタのコレクタに出力電
極が接続され差動的電流を出力する第４トランジスタ
と、前記出力側のトランジスタのコレクタに一端が接続
され他端が所定電位点に接続された第１の一方向導電手
段と、前記第１の一方向導電手段と逆の極性で前記出力
側のトランジスタのコレクタに一端が接続され他端が前
記所定電位点に接続された第２の一方向導電手段と、前
記カレントミラー回路の出力側のトランジスタのコレク
タに接続された出力手段とから構成するようにしたもの
である。Further, a current mirror circuit comprising a pair of transistors, a third transistor having an output electrode connected to the collector of an output side transistor of the pair of transistors to output a differential current, and a pair of the transistors A fourth transistor that has an output electrode connected to the collector of the input-side transistor and outputs a differential current, and a first transistor having one end connected to the collector of the output-side transistor and the other end connected to a predetermined potential point A unidirectional conducting means and a second unidirectional conducting means having a polarity opposite to that of the first unidirectional conducting means, one end of which is connected to the collector of the output side transistor and the other end of which is connected to the predetermined potential point. , Output means connected to the collector of the transistor on the output side of the current mirror circuit.
【００１５】また、差動対を構成する第１、第２トラン
ジスタと、前記第１トランジスタのコレクタに入力側が
接続された第１のカレントミラー回路と、前記第２トラ
ンジスタのコレクタに入力側が接続された第２のカレン
トミラー回路と、前記第１カレントミラー回路の出力側
にコレクタが接続されるとともに第３のカレントミラー
回路の出力側を成す第３トランジスタと、前記第２のカ
レントミラー回路の出力側にコレクタが接続されるとと
もに第３のカレントミラー回路の入力側を成す第４トラ
ンジスタと、前記第３トランジスタのコレクタに一端が
接続され他端が第１トランジスタのコレクタに接続され
た第１の一方向導電手段と、前記第１の一方向導電手段
と逆の極性で前記第３トランジスタのコレクタに一端が
接続され他端が前記第４トランジスタのコレクタに接続
された第２の一方向導電手段と、前記第３トランジスタ
のコレクタに接続された出力手段とから構成するように
したものである。Further, first and second transistors forming a differential pair, a first current mirror circuit having an input side connected to the collector of the first transistor, and an input side connected to the collector of the second transistor. A second current mirror circuit, a third transistor having a collector connected to the output side of the first current mirror circuit and forming an output side of the third current mirror circuit, and an output of the second current mirror circuit. A fourth transistor having a collector connected to the side and forming an input side of the third current mirror circuit, and a first transistor having one end connected to the collector of the third transistor and the other end connected to the collector of the first transistor. One-way conductive means and one end connected to the collector of the third transistor with a polarity opposite to that of the first one-way conductive means and the other end forward. A second unidirectional conducting means connected to the collector of the fourth transistor, in which so as to constitute and an output means connected to the collector of the third transistor.
【００１６】[0016]
【作用】請求項１に記載の構成によると、例えば第１ト
ランジスタがＯＮで第２トランジスタがＯＦＦの時は、
カレントミラー回路の出力側から電流が第１の一方向導
電手段を通じて第１トランジスタのコレクタ側に流れ出
ることになり、カレントミラー回路の出力側の電位、即
ち第２トランジスタのコレクタ電位が一方向導電手段に
てクランプされることになる。逆に、第１トランジスタ
がＯＦＦで第２トランジスタがＯＮの時は、第２トラン
ジスタの電流が第２の一方向導電手段を通じてカレント
ミラー回路の入力側からそのコレクタ側に流れ込むこと
になり、第２トランジスタのコレクタ電位が第２の一方
向導電手段にてクランプされることになる。According to the structure of claim 1, for example, when the first transistor is ON and the second transistor is OFF,
A current flows from the output side of the current mirror circuit to the collector side of the first transistor through the first unidirectional conducting means, and the output side potential of the current mirror circuit, that is, the collector potential of the second transistor is unidirectional conducting means. Will be clamped at. On the contrary, when the first transistor is OFF and the second transistor is ON, the current of the second transistor flows from the input side of the current mirror circuit to its collector side through the second one-way conductive means. The collector potential of the transistor will be clamped by the second unidirectional conducting means.
【００１７】請求項２に記載の構成によると、例えば第
１トランジスタがＯＮで第２トランジスタがＯＦＦの時
は、カレントミラー回路の出力側からの電流が第１の一
方向導電手段を通じて所定電位点側に流れ出ることにな
り、カレントミラー回路の出力側の電位、即ち第２トラ
ンジスタのコレクタ電位が第１の一方向導電手段にてク
ランプされることになる。逆に、第１トランジスタがＯ
ＦＦで第２トランジスタがＯＮの時は、第２トランジス
タの電流が第２の一方向導電手段を通じて所定電位点か
ら第２トランジスタのコレクタ側に流れ込むことにな
り、第２トランジスタのコレクタ電位が第２の一方向導
電手段にてクランプされることになる。According to the second aspect of the present invention, for example, when the first transistor is ON and the second transistor is OFF, the current from the output side of the current mirror circuit passes through the first unidirectional conducting means to the predetermined potential point. Therefore, the potential on the output side of the current mirror circuit, that is, the collector potential of the second transistor is clamped by the first one-way conductive means. Conversely, the first transistor is O
When the second transistor is ON in FF, the current of the second transistor flows into the collector side of the second transistor from the predetermined potential point through the second one-way conductive means, and the collector potential of the second transistor becomes the second potential. It will be clamped by the one-way conductive means.
【００１８】請求項３に記載の構成によると、例えば第
３トランジスタから差動的電流が出力される時は、その
差動的電流が第１の一方向導電手段を通じて、カレント
ミラー回路の一対のトランジスタのうち第３トランジス
タの出力電極と接続されていない方のトランジスタのコ
レクタ側にも流れ込むことになり、カレントミラー回路
の出力側のトランジスタのコレクタ電位が第１の一方向
導電手段にてクランプされることになる。逆に、第４ト
ランジスタから差動的電流が出力される時は、その差動
的電流が第２の一方向導電手段を通じて、カレントミラ
ー回路の一対のトランジスタのうち第４トランジスタの
出力電極と接続されていない方のトランジスタのコレク
タ側にも流れ込むことになり、カレントミラー回路の出
力側のトランジスタのコレクタ電位が第２の一方向導電
手段にてクランプされることになる。According to the structure of claim 3, for example, when a differential current is output from the third transistor, the differential current is transmitted through the first unidirectional conducting means to the pair of current mirror circuits. It flows into the collector side of one of the transistors that is not connected to the output electrode of the third transistor, and the collector potential of the output side transistor of the current mirror circuit is clamped by the first one-way conductive means. Will be. On the contrary, when the differential current is output from the fourth transistor, the differential current is connected to the output electrode of the fourth transistor of the pair of transistors of the current mirror circuit through the second one-way conductive means. The current also flows into the collector side of the transistor that is not turned on, and the collector potential of the output side transistor of the current mirror circuit is clamped by the second one-way conductive means.
【００１９】請求項４に記載の構成によると、例えば第
３トランジスタから差動的電流が出力される時は、その
差動的電流が第１の一方向導電手段を通じて所定電位点
側に流れ出ることになり、カレントミラー回路の出力側
のトランジスタのコレクタ電位が第１の一方向導電手段
にてクランプされることになる。逆に、第４トランジス
タから差動的電流が出力される時は、その差動的電流に
応じて所定電位点から電流が第２の一方向導電手段を通
じてカレントミラー回路の出力側のトランジスタに流れ
込むことになり、カレントミラー回路の出力側のトラン
ジスタのコレクタ電位が第２の一方向導電手段にてクラ
ンプされることになる。According to the structure described in claim 4, for example, when the differential current is output from the third transistor, the differential current flows out to the side of the predetermined potential point through the first one-way conductive means. Therefore, the collector potential of the transistor on the output side of the current mirror circuit is clamped by the first one-way conductive means. On the contrary, when the differential current is output from the fourth transistor, the current flows from the predetermined potential point to the transistor on the output side of the current mirror circuit through the second one-way conductive means in accordance with the differential current. Therefore, the collector potential of the transistor on the output side of the current mirror circuit is clamped by the second one-way conductive means.
【００２０】請求項５に記載の構成によると、例えば第
１トランジスタがＯＮで第２トランジスタがＯＦＦの時
は、第１のカレントミラー回路の出力側からの電流が第
１の一方向導電手段を通じて第１トランジスタのコレク
タ側に流れ出ることになり、第３トランジスタのコレク
タ電位が第１の一方向導電手段にてクランプされること
になる。逆に、第１トランジスタがＯＦＦで第２トラン
ジスタがＯＮの時は、第２のカレントミラー回路の出力
側からの電流が第２の一方向導電手段を通じて第３トラ
ンジスタのコレクタ側に流れ込むことになり、第３トラ
ンジスタのコレクタ電位が第２の一方向導電手段にてク
ランプされることになる。According to the structure of claim 5, for example, when the first transistor is ON and the second transistor is OFF, the current from the output side of the first current mirror circuit passes through the first unidirectional conducting means. It flows out to the collector side of the first transistor, and the collector potential of the third transistor is clamped by the first one-way conductive means. On the contrary, when the first transistor is OFF and the second transistor is ON, the current from the output side of the second current mirror circuit flows into the collector side of the third transistor through the second one-way conductive means. , The collector potential of the third transistor is clamped by the second one-way conductive means.
【００２１】[0021]
【実施例】以下、本発明の一実施例について図面と共に
説明する。尚、従来と同一部品については同一符号を付
すと共にその説明を省略する。本実施例では、差動回路
を構成する差動対のトランジスタやその能動負荷である
カレントミラー接続構成のトランジスタが飽和しないよ
うに、それらトランジスタの電流を分路するようにした
ものである。具体的には、図１に示すように差動対のト
ランジスタＱ１とカレントミラー回路の入力側のトラン
ジスタＱ４のコレクタ間にダイオードＤ１を接続し、そ
のダイオードＤ１とトランジスタＱ１の接続点Ａと出力
点Ｂ間にダイオードＤ２とそれとは逆極性になったダイ
オ−ドＤ３、Ｄ４を接続したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. It should be noted that the same parts as those of the related art are designated by the same reference numerals and the description thereof will be omitted. In this embodiment, the current of these transistors is shunted so that the transistors of the differential pair forming the differential circuit and the transistors of the current mirror connection configuration that is the active load thereof are not saturated. Specifically, as shown in FIG. 1, a diode D1 is connected between the collector of the differential pair transistor Q1 and the input side transistor Q4 of the current mirror circuit, and the connection point A and the output point of the diode D1 and the transistor Q1 are connected. A diode D2 and diodes D3 and D4 having the opposite polarity are connected between B and B.
【００２２】このようにすると、入力端子３に入力され
る信号電圧の方が入力端子４に印加されている基準電圧
ＶREFより高くなった場合には、定電流Ｉ１は主にトラ
ンジスタＱ１のコレクタ・エミッタ路を通じて流れるこ
とになる。即ち、定電流Ｉ１がダイオードＤ１、トラン
ジスタＱ４を通じてトランジスタＱ１に流れ始めると、
接続点Ａは直流電源ＶCCよりもトランジスタＱ４とダイ
オードＤ１による電圧降下分（ＶBEとＶFで、ＶBE＝
ＶF）だけ低くなった、ＶCC−２×ＶFの電位にクランプ
されることになる。In this way, when the signal voltage input to the input terminal 3 becomes higher than the reference voltage V REF applied to the input terminal 4, the constant current I1 is mainly the collector of the transistor Q1. -It will flow through the emitter path. That is, when the constant current I1 starts to flow in the transistor Q1 through the diode D1 and the transistor Q4,
The connection point A is a voltage drop due to the transistor Q4 and the diode D1 rather than the DC power supply V CC (V BE and V F , V BE =
It will be clamped to the potential of V CC −2 × V F , which is lowered by V F ).
【００２３】そして、この時トランジスタＱ４に流れる
電流と同等の電流がカレントミラー回路の出力側のトラ
ンジスタＱ５にも流れ始め、その電流はダイオードＤ２
を通じてトランジスタＱ１のコレクタ側に流れ出ること
になる。そのため、出力点ＢはダイオードＤ２によりそ
の電圧降下分ＶFだけＡ点の電位よりも高くなったＶCC
−ＶFにクランプされることになり、トランジスタＱ５
は飽和しないことになる。At this time, a current equivalent to the current flowing through the transistor Q4 also begins to flow through the output side transistor Q5 of the current mirror circuit, and the current flows through the diode D2.
Through to the collector side of the transistor Q1. Therefore, V CC output point B became higher than the potential of only the point A and the voltage drop V F by the diode D2
Will be clamped to -V F and transistor Q5
Will not be saturated.
【００２４】逆に、入力端子３に入力される信号電圧の
方が入力端子４に印加されている基準電圧ＶREFよりも
低くなった場合には、定電流Ｉ１は主にトランジスタＱ
２のコレクタ・エミッタ路を通じて流れることになり、
その際そのトランジスタＱ２のコレクタ側には接続点Ａ
側からダイオードＤ３、Ｄ４を通じて電流が流れ込むこ
とになる。そのため、出力点ＢはダイオードＤ３、Ｄ４
の電圧降下分２×ＶFだけ接続点Ａの電位よりも低くな
ったＶCC−４×ＶFにクランプされることになり、トラ
ンジスタＱ２は飽和しないことになる。On the contrary, when the signal voltage input to the input terminal 3 becomes lower than the reference voltage V REF applied to the input terminal 4, the constant current I1 is mainly the transistor Q.
2 through the collector-emitter path,
At that time, a connection point A is provided on the collector side of the transistor Q2.
Current flows from the side through the diodes D3 and D4. Therefore, the output point B is the diodes D3 and D4.
Therefore, the transistor Q2 is not saturated because it is clamped at V CC -4 × V F , which is lower than the potential of the connection point A by 2 × V F.
【００２５】尚、トランジスタＱ１、Ｑ４のコレクタ間
に１個のダイオードＤ１を、またその接続点Ａと出力点
Ｂ間に１個のダイオードＤ２を接続するようにしている
が、Ｌ≧Ｍの関係でダイオードＤ１をＬ個にまたダイオ
ードＤ２をＭ個に増やしても同様の効果が得られること
になる。更に、接続点Ａと出力点Ｂ間にはトランジスタ
Ｑ２の飽和を防ぐために２個のダイオードＤ３、Ｄ４を
接続するようにしているが、その数（Ｎ個）はトランジ
スタＱ２のベース電位を考慮してＶCC−（Ｌ＋１＋Ｎ）
×ＶF≧ＶREF−ＶFの関係になるように設定されること
になり、これらダイオード数によって差動出力の振幅が
決定されることになる。Although one diode D1 is connected between the collectors of the transistors Q1 and Q4 and one diode D2 is connected between the connection point A and the output point B of the transistors Q1 and Q4, the relationship of L ≧ M is satisfied. Therefore, even if the number of diodes D1 is increased to L and the number of diodes D2 is increased to M, the same effect can be obtained. Further, two diodes D3 and D4 are connected between the connection point A and the output point B in order to prevent the saturation of the transistor Q2. However, the number (N) of these diodes is taken into consideration in the base potential of the transistor Q2. V CC- (L + 1 + N)
It is set so as to have a relationship of × V F ≧ V REF −V F , and the amplitude of the differential output is determined by the number of these diodes.
【００２６】次に、図２乃至図５はその第２乃至第５の
実施例を示し、先ず図２は直流電源ＶCCと接地間にダイ
オードＤ５、Ｄ６と定電流源７とを直列接続し、そのダ
イオードＤ６と定電流源７との接続点（所定電位点）Ｃ
と出力点Ｂ間にダイオードＤ７、Ｄ８、Ｄ９を接続した
ものである。このようにすると、入力端子３に入力され
る信号電圧の方が入力端子４に印加される基準電圧Ｖ
REFより高くなった場合には、カレントミラー回路の出
力側のトランジスタＱ５の電流がダイオードＤ９を通じ
て流れ出ることになる。そのため、出力点Ｂはダイオー
ドＤ９によりその電圧降下分ＶFだけ接続点Ｃの電位よ
りも高くなったＶCC−ＶBEにクランプされることにな
り、トランジスタＱ５は飽和しないことになる。Next, FIGS. 2 to 5 show the second to fifth embodiments. First, FIG. 2 shows that diodes D5 and D6 and a constant current source 7 are connected in series between the DC power source V CC and the ground. , The connection point (predetermined potential point) C between the diode D6 and the constant current source 7
And diodes D7, D8, D9 are connected between the output point B and the output point B. With this configuration, the signal voltage input to the input terminal 3 is the reference voltage V applied to the input terminal 4 more.
When it becomes higher than REF , the current of the transistor Q5 on the output side of the current mirror circuit flows out through the diode D9. Therefore, the output point B is clamped by the diode D9 to V CC -V BE higher than the potential at the connection point C by the voltage drop V F , and the transistor Q5 is not saturated.
【００２７】逆に、入力端子３に入力される信号電圧の
方が入力端子４に印加されている基準電圧ＶREFよりも
低くなった場合には、トランジスタＱ２の電流が接続点
Ｃ側からダイオードＤ７、Ｄ８を通じてそのコレクタ側
に流れ込むことになる。そのため、出力点Ｂはダイオー
ドＤ７、Ｄ８の電圧降下分２×ＶFだけ接続点Ｃの電位
よりも低くなったＶCC−４×ＶFにクランプされること
になり、トランジスタＱ２は飽和しないことになる。On the contrary, when the signal voltage input to the input terminal 3 becomes lower than the reference voltage V REF applied to the input terminal 4, the current of the transistor Q2 is a diode from the connection point C side to the diode. It will flow into the collector side through D7 and D8. Therefore, the output point B is clamped to V CC −4 × V F , which is lower than the potential of the connection point C by the voltage drop of 2 × V F of the diodes D7 and D8, and the transistor Q2 is not saturated. become.
【００２８】尚、直流電源ＶCCと接続点Ｃ間に接続され
るダイオード数Ｘ個と、接続点Ｃと出力点Ｂ間に接続さ
れるダイオード数Ｙ個は、この場合Ｄ５、Ｄ６とＤ９の
３個になっているが、Ｘ≧Ｙ＋１の関係であれば良い。
また、トランジスタＱ２の飽和防止のために接続点Ｃと
出力点Ｂ間に接続されるダイオード数Ｚ個も、この場合
Ｄ７、Ｄ８の２個になっているが、トランジスタＱ２の
ベ−ス電位を考慮してＶCC−（Ｘ＋Ｚ）×ＶF≧ＶREF−
ＶFの関係であれば良い。In this case, the number X of diodes connected between the DC power source V CC and the connection point C and the number Y of diodes connected between the connection point C and the output point B are D5, D6 and D9. Although there are three, any relationship may be satisfied as long as X ≧ Y + 1.
Also, in order to prevent saturation of the transistor Q2, the number of diodes Z connected between the connection point C and the output point B is also D7 and D8 in this case, but the base potential of the transistor Q2 is Considering V CC − (X + Z) × V F ≧ V REF −
Any relationship of V F will do.
【００２９】また、図３は差動対を成すトランジスタＱ
１、Ｑ２のコレクタ側に、トランジスタＱ６、Ｑ７と夫
々カレントミラー回路を成すトランジスタＱ８、Ｑ９を
負荷として接続すると共に、両トランジスタＱ６、Ｑ７
のコレクタ側にカレントミラー回路を成すトランジスタ
Ｑ１０、Ｑ１１を一方にはダイオードＤ１０を介して接
続している。そして、トランジスタＱ６、Ｑ１０のコレ
クタ同志の接続点Ｅから差動出力を得るようにし、その
接続点ＥとダイオードＤ１０のアノード間にダイオード
Ｄ１１、Ｄ１２、Ｄ１３を接続している。Further, FIG. 3 shows a transistor Q forming a differential pair.
To the collector side of 1 and Q2, transistors Q6 and Q7 and transistors Q8 and Q9 forming a current mirror circuit, respectively, are connected as loads, and both transistors Q6 and Q7 are connected.
Transistors Q10 and Q11 that form a current mirror circuit are connected to the collector side of the one side through a diode D10. A differential output is obtained from a connection point E of the collectors of the transistors Q6 and Q10, and diodes D11, D12, and D13 are connected between the connection point E and the anode of the diode D10.
【００３０】このようにすると、入力端子３に入力され
る信号電圧の方が入力端子４に印加される基準電圧Ｖ
REFよりも高くなった場合には、トランジスタＱ６の電
流がダイオードＤ１１、Ｄ１２を通じてダイオードＤ１
０のアノード側に流れ出ることになる。そして、逆に、
入力端子３に入力される信号電圧の方が入力端子４に印
加される基準電圧ＶREFより低くなった場合には、トラ
ンジスタＱ１０の電流がダイオードＤ１０のアノード側
からダイオードＤ１３を通じてそのコレクタ側に流れ込
むことになり、トランジスタＱ６、Ｑ１０の飽和が防止
されることになる。In this way, the signal voltage input to the input terminal 3 is the reference voltage V applied to the input terminal 4 more.
When it becomes higher than REF , the current of the transistor Q6 passes through the diodes D11 and D12 and the diode D1
It will flow out to the anode side of 0. And, conversely,
When the signal voltage input to the input terminal 3 becomes lower than the reference voltage V REF applied to the input terminal 4, the current of the transistor Q10 flows from the anode side of the diode D10 to the collector side thereof through the diode D13. As a result, the saturation of the transistors Q6 and Q10 is prevented.
【００３１】この場合、トランジスタＱ６の電流が２個
のダイオードＤ１１、Ｄ１２を通じて流れ出るようにし
ているが、そのダイオード数を多くすれば差動出力の振
幅を大きくできることになる。尚、トランジスタＱ６の
電流が図４に示すようにダイオードＤ１４を通じて、ト
ランジスタＱ１のコレクタ側に流れ出るようにしてもよ
い。この場合、トランジスタＱ１、Ｑ８のコレクタ間に
１個のダイオードＤ１５を、またそのダイオードＤ１５
のカソード側とＥ点間に１個のダイオードＤ１４を接続
するようにしているが、その数をＳ≧Ｔの関係でダイオ
ードＤ１５をＳ個にまたダイオードＤ１４をＴ個に増や
しても同様の効果が得られることになる。In this case, the current of the transistor Q6 flows out through the two diodes D11 and D12, but if the number of the diodes is increased, the amplitude of the differential output can be increased. The current of the transistor Q6 may flow out to the collector side of the transistor Q1 through the diode D14 as shown in FIG. In this case, one diode D15 is provided between the collectors of the transistors Q1 and Q8, and
Although one diode D14 is connected between the cathode side of E and point E, the same effect can be obtained by increasing the number of diodes D15 to S and the number of diode D14 to T in the relationship of S ≧ T. Will be obtained.
【００３２】更に、図５は図３のようなカレントミラー
接続構成のものにおいて、その直流電源ＶCCと接地間に
定電流源８とダイオードＤ１６、Ｄ１７とを直列接続
し、その定電流源８とダイオードＤ１６の接続点Ｆと接
続点Ｅ間にダイオードＤ１８、Ｄ１９、Ｄ２０を接続し
たものである。このようにすると、トランジスタＱ６の
電流がダイオードＤ１８、Ｄ１９を通じてダイオードＤ
１６のアノード側に流れ出て、またトランジスタＱ１０
の電流がダイオードＤ２０を通じてそのコレクタ側に流
れ込むことになり、同様にトランジスタＱ６、Ｑ１０の
飽和が防止されることになる。尚、各実施例の定電流源
は抵抗に置き替えても良い。Further, FIG. 5 shows a current mirror connection configuration as shown in FIG. 3, in which a constant current source 8 and diodes D16 and D17 are connected in series between the DC power source V CC and ground, and the constant current source 8 is connected. The diodes D18, D19, and D20 are connected between the connection point F and the connection point E of the diode D16. By doing so, the current of the transistor Q6 is passed through the diodes D18 and D19 to the diode D6.
16 and the transistor Q10
Current flows into the collector side through the diode D20, and the saturation of the transistors Q6 and Q10 is similarly prevented. The constant current source of each embodiment may be replaced with a resistor.
【００３３】[0033]
【発明の効果】上述した如く本発明のコンパレータに依
れば、差動対を成すトランジスタのコレクタ側の負荷と
して、カレントミラー回路を成すトランジスタを用いる
ようにしているので、差動出力の立下り、立上りが直線
的になり、入力信号周波数によるデューティーのズレも
生じにくくなる。そして、カレントミラー接続構成のト
ランジスタ或いは差動対のトランジスタの電流を、一方
向導電手段を通じて確実に流すことができるので、それ
らトランジスタの飽和が防止され、差動出力の立上り立
下りが素早く行なえることになる。そのため、例えばＣ
Ｄプレーヤのピックアップ部からの信号をデジタル化す
るデジタル化用コンパレータとして用いた場合には、そ
の処理を高速化できることになる。As described above, according to the comparator of the present invention, since the transistor forming the current mirror circuit is used as the load on the collector side of the transistor forming the differential pair, the falling of the differential output is caused. , The rising is linear, and the deviation of the duty due to the input signal frequency is less likely to occur. Then, the current of the transistor of the current mirror connection configuration or the transistor of the differential pair can be surely passed through the one-way conductive means, so that the saturation of these transistors is prevented and the differential output can rise and fall quickly. It will be. So, for example, C
When it is used as a digitizing comparator that digitizes the signal from the pickup section of the D player, the processing speed can be increased.
【図１】 本発明の第１の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】 その第２の実施例を示す図。FIG. 2 is a diagram showing the second embodiment.
【図３】 その第３の実施例を示す図。FIG. 3 is a diagram showing the third embodiment.
【図４】 その第４の実施例を示す図。FIG. 4 is a diagram showing the fourth embodiment.
【図５】 その第５の実施例を示す図。FIG. 5 is a diagram showing the fifth embodiment.
【図６】 従来の構成例を示す図。FIG. 6 is a diagram showing a conventional configuration example.
【図７】 他の構成例を示す図。FIG. 7 is a diagram showing another configuration example.
１ 差動回路 ３、４ 入力端子 ６ 出力端子 Ｑ１、Ｑ２ 差動対のトランジスタ Ｑ４、Ｑ５ カレントミラー接続構成のトランジスタ Ｄ１〜Ｄ２０ ダイオード 1 differential circuit 3 and 4 input terminal 6 output terminal Q1 and Q2 differential pair transistor Q4 and Q5 current mirror connection configuration transistor D1 to D20 diode
Claims (5)
と、第１トランジスタのコレクタに入力側が接続され第
２トランジスタのコレクタに出力側が接続されたカレン
トミラー回路と、前記第１、第２トランジスタのコレク
タ間に接続された第１の一方向導電手段と、前記第１、
第２トランジスタのコレクタ間に前記第１の一方向導電
手段とは逆極性で接続された第２の一方向導電手段と、
前記第２トランジスタのコレクタに接続された出力手段
とから成ることを特徴とするコンパレータ。1. A first and second transistor forming a differential pair, a current mirror circuit in which an input side is connected to a collector of the first transistor and an output side is connected to a collector of a second transistor, and the first and second transistors. A first unidirectional conducting means connected between the collectors of the transistors, said first,
Second unidirectional conducting means connected between the collectors of the second transistors with a polarity opposite to that of the first unidirectional conducting means,
A comparator comprising an output means connected to the collector of the second transistor.
と、第１トランジスタのコレクタに入力側が接続され第
２トランジスタのコレクタに出力側が接続されたカレン
トミラー回路と、前記第２トランジスタのコレクタに一
端が接続され他端が所定電位点に接続された第１の一方
向導電手段と、前記第１の一方向導電手段と逆の極性で
前記第２トランジスタのコレクタに一端が接続され他端
が前記所定電位点に接続された第２の一方向導電手段
と、前記第２トランジスタのコレクタに接続された出力
手段とから成ることを特徴とするコンパレータ。2. A first and a second transistor forming a differential pair, a current mirror circuit in which an input side is connected to a collector of the first transistor and an output side is connected to a collector of the second transistor, and a collector of the second transistor. A first one-way conductive means having one end connected to and a other end connected to a predetermined potential point, and one end connected to the collector of the second transistor with the opposite polarity to the first one-way conductive means and the other end. Is composed of a second one-way conductive means connected to the predetermined potential point and an output means connected to the collector of the second transistor.
ラー回路と、前記一対のトランジスタのコレクタに出力
電極がそれぞれ接続され差動的電流を出力する第３、第
４トランジスタと、前記一対のトランジスタのコレクタ
間に接続された第１の一方向導電手段と、前記一対のト
ランジスタのコレクタ間に前記第１の一方向導電手段と
は逆極性で接続された第２の一方向導電手段と、前記カ
レントミラー回路の一対のトランジスタのうち出力側の
トランジスタのコレクタに接続された出力手段とから成
ることを特徴とするコンパレータ。3. A current mirror circuit comprising a pair of transistors, a third and a fourth transistor for outputting a differential current with output electrodes respectively connected to the collectors of the pair of transistors, and between the collectors of the pair of transistors. A first unidirectional conducting means connected to the first unidirectional conducting means, a second unidirectional conducting means connected between the collectors of the pair of transistors with a polarity opposite to that of the first unidirectional conducting means, and the current mirror circuit. A pair of transistors, and an output means connected to the collector of the transistor on the output side.
ラー回路と、前記一対のトランジスタのうち出力側のト
ランジスタのコレクタに出力電極が接続され差動的電流
を出力する第３トランジスタと、前記一対のトランジス
タのうち入力側のトランジスタのコレクタに出力電極が
接続され差動的電流を出力する第４トランジスタと、前
記出力側のトランジスタのコレクタに一端が接続され他
端が所定電位点に接続された第１の一方向導電手段と、
前記第１の一方向導電手段と逆の極性で前記出力側のト
ランジスタのコレクタに一端が接続され他端が前記所定
電位点に接続された第２の一方向導電手段と、前記カレ
ントミラー回路の出力側のトランジスタのコレクタに接
続された出力手段とから成ることを特徴とするコンパレ
ータ。4. A current mirror circuit comprising a pair of transistors, a third transistor having an output electrode connected to the collector of an output-side transistor of the pair of transistors to output a differential current, and a pair of the transistors. A fourth transistor that has an output electrode connected to the collector of the input-side transistor and outputs a differential current, and a first transistor having one end connected to the collector of the output-side transistor and the other end connected to a predetermined potential point One-way conductive means,
A second one-way conductive means having one end connected to the collector of the output side transistor and the other end connected to the predetermined potential point with a polarity opposite to that of the first one-way conductive means; A comparator comprising output means connected to the collector of a transistor on the output side.
タと、前記第１トランジスタのコレクタに入力側が接続
された第１のカレントミラー回路と、前記第２トランジ
スタのコレクタに入力側が接続された第２のカレントミ
ラー回路と、前記第１カレントミラー回路の出力側にコ
レクタが接続されるとともに第３のカレントミラー回路
の出力側を成す第３トランジスタと、前記第２のカレン
トミラー回路の出力側にコレクタが接続されるとともに
第３のカレントミラー回路の入力側を成す第４トランジ
スタと、前記第３トランジスタのコレクタに一端が接続
され他端が第１トランジスタのコレクタに接続された第
１の一方向導電手段と、前記第１の一方向導電手段と逆
の極性で前記第３トランジスタのコレクタに一端が接続
され他端が前記第４トランジスタのコレクタに接続され
た第２の一方向導電手段と、前記第３トランジスタのコ
レクタに接続された出力手段とから成ることを特徴とす
るコンパレータ。5. A first and second transistor forming a differential pair, a first current mirror circuit having an input side connected to the collector of the first transistor, and an input side connected to the collector of the second transistor. A second current mirror circuit, a third transistor having a collector connected to the output side of the first current mirror circuit and forming an output side of the third current mirror circuit, and an output of the second current mirror circuit. A fourth transistor having a collector connected to the side and forming an input side of the third current mirror circuit, and a first transistor having one end connected to the collector of the third transistor and the other end connected to the collector of the first transistor. One-way conductive means and one end of which is connected to the collector of the third transistor and has the opposite polarity to the first one-way conductive means and the other end of which is the fourth one. A comparator comprising a second unidirectional conducting means connected to the collector of the transistor and an output means connected to the collector of the third transistor.
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| JP2011204164A (en) * | 2010-03-26 | 2011-10-13 | Rohm Co Ltd | Constant voltage circuit, comparator, and voltage monitoring circuit using the same |
-
1993
- 1993-09-22 JP JP23601093A patent/JP3323295B2/en not_active Expired - Fee Related
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| US8519782B2 (en) | 2010-03-26 | 2013-08-27 | Rohm Co., Ltd. | Constant voltage circuit |
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