JPH0789323B2 - Multiple interrupt control method - Google Patents
Multiple interrupt control methodInfo
- Publication number
- JPH0789323B2 JPH0789323B2 JP60288781A JP28878185A JPH0789323B2 JP H0789323 B2 JPH0789323 B2 JP H0789323B2 JP 60288781 A JP60288781 A JP 60288781A JP 28878185 A JP28878185 A JP 28878185A JP H0789323 B2 JPH0789323 B2 JP H0789323B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- priority
- request
- unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置の割込処理に関し、特に割込
処理中にさらに割込を行う多重割込処理における優先順
位の判定と制御の方式に関する。Description: TECHNICAL FIELD The present invention relates to an interrupt process of a data processing device, and more particularly, to determination and control of a priority order in a multiple interrupt process that further interrupts during the interrupt process. Regarding the scheme.
割込とは優先度が高い処理要求がある時、データ処理装
置が実行中のプログラムを中断して処理要求に対応する
プログラムの処理を開始し、そのプログラム処理が終了
したならば中断したデータ処理を再開することである。When a processing request with a high priority is given, an interrupt interrupts the program being executed by the data processing device, starts processing of the program corresponding to the processing request, and interrupts data processing when the program processing ends Is to restart.
一般に割込を実現するには、ｉ）処理の優先度を判定し
て割込の起動と保留を制御する手段と、ii）実行プログ
ラムの中断と再開させる手段が必要で、本発明は、前者
ｉ）の制御に関する。Generally, in order to realize an interrupt, i) a means for determining the priority of processing and controlling activation and suspension of the interrupt, and ii) a means for interrupting and resuming the execution program are necessary. i) regarding control.
後者ii）に関しては、中断するときプログラムのアドレ
ス情報やステータス情報をスタックに記憶させ割込プロ
グラムの終了時にスタックから復帰させるなど各種の方
式が提供されている。Regarding the latter ii), various methods such as storing address information and status information of the program in the stack at the time of interruption and returning from the stack at the end of the interrupt program are provided.
マイクロコンピュータなど集積回路化されたデータ処理
装置は、プログラムにより演算・判断など多様な処理が
可能で、種々の分野で演算・判断に基く制御を行うコン
トローラに応用されている。この制御への応用では、機
能系からの検出信号などリアルタイムで何らかの制御を
必要とする信号に対して割込により時間応答が問題とな
る処理を実行している。また割込処理によれば、単一の
データ処理装置で、複数の作業を優先度に応じて切替え
ながら実行でき、即時性を損うことなく並列処理が可能
である。このため、制御の応用では、割込を起動する信
号数の増加が望まれており、さらに割込プログラムの処
理中により優先度の高い処理を割込させる多重割込の制
御が必要とされている。A data processing device integrated into a circuit such as a microcomputer is capable of performing various processes such as calculation and judgment by a program, and is applied to a controller that performs control based on the calculation and judgment in various fields. In the application to this control, a signal that requires some control in real time, such as a detection signal from a functional system, is interrupted to perform a process in which time response becomes a problem. Further, according to the interrupt processing, a single data processing device can execute a plurality of operations while switching according to the priority, and parallel processing can be performed without impairing the immediacy. For this reason, in the application of control, it is desired to increase the number of signals for activating interrupts, and moreover, it is necessary to control multiple interrupts for interrupting higher priority processing during the processing of the interrupt program. There is.
従来、割込の優先順位は割込要求を発生するハードウェ
アに対応して決められていたが、割込信号数が増加し、
種々の分野にデータ処理装置が応用されることもない、
優先順位をプログラムにより任意に設定できる多種割込
制御が必要となった。一例として、タイマによる割込と
外部入力による割込の場合で説明すると、タイマの設定
時間ごとに外部に信号を出力しリアルタイムで外部装置
を駆動する応用では、タイマの割込要求を優先に判定
し、タイマの割込要求が発生したら直ちに外部に駆動信
号を出力するプログラムを起動しなけれ設定時間どおり
に外部装置を駆動できない。Conventionally, the priority of interrupts has been determined according to the hardware that generates the interrupt request, but the number of interrupt signals increases,
Data processing equipment is not applied to various fields,
Multi-level interrupt control that can arbitrarily set the priority by a program is required. As an example, the case of interrupt by timer and interrupt by external input will be explained.In an application that outputs a signal to the outside every time the timer is set to drive an external device in real time, the interrupt request of the timer is determined with priority. However, the external device cannot be driven in accordance with the set time unless a program that outputs a drive signal to the outside is started immediately after the timer interrupt request is generated.
逆に、外部信号に同期してデータ入出力する応用では、
外部の割込要求を優先に判定しなければ外部信号に対す
るデータ入出力の応答に遅れが生じデータ転送速度が低
下してしまう。On the other hand, in applications that input and output data in synchronization with external signals,
If the external interrupt request is not prioritized, the response of the data input / output to the external signal will be delayed and the data transfer rate will be reduced.
このように、応用の形態と要求される性能に応じて割込
の優先度が決まり、任意の優先順位が設定できるものが
必要とされる。特にマイクロコンピュータなど集積回路
のデータ処理装置では、回路接続などは固定であるた
め、レジスタなどプログラムにより書き替え可能なハー
ドウェアを使用して優先順位指定する多重割込の制御方
式が望まれている。In this way, the priority of the interrupt is determined according to the form of application and the required performance, and it is necessary to set an arbitrary priority. In particular, in a data processing device of an integrated circuit such as a microcomputer, circuit connection and the like are fixed, so that a control system of multiple interrupts in which priorities are designated using hardware that can be rewritten by a program such as a register is desired. .
従来、割込の優先順位を指定する技術として第３図に示
す構成のものが知られている。第３図の従来装置は、２
レベル（上位または下位）の割込優先度があり、ｎ個
（ｎは整数）の割込発生源のそれぞれに優先度を指定で
きるものである。Conventionally, as a technique for designating the priority order of interrupts, the configuration shown in FIG. 3 is known. The conventional device shown in FIG.
There is a level (upper or lower) interrupt priority, and a priority can be designated for each of n (n is an integer) interrupt generation source.
各割込発生激の優先順位を指定する優先順位指定レジス
タ301があり、その出力をもとに切替回路302が動作し
て、各割込発生源からの信号を上位優先度の割込受付回
路303に供給するか下位優先度の割込受付回路304に供給
するかの切替を行っている。There is a priority designation register 301 for designating the priority of each interrupt generation, and the switching circuit 302 operates based on the output of the priority designation register 301 so that the signal from each interrupt generation source receives the interrupt of higher priority. It is switched whether the data is supplied to 303 or to the low-priority interrupt acceptance circuit 304.
上位優先度の割込受付回路303は、中央処理305が実行し
ているプログラムの優先度が上位の割込サービス中で無
いことを判定し、さらに供給される割込信号がアクティ
ブとなったことを検知して割込の起動を促す。同様に、
下位優先度の割込受付回路304は、実行プログラムの優
先度が上位および下位の割込サービス中で無いことを判
定して割込信号の発生検知で割込の起動を促す。The higher priority interrupt acceptance circuit 303 determines that the priority of the program executed by the central processing unit 305 is not higher than the higher priority interrupt service, and the supplied interrupt signal is activated. Is detected to prompt the activation of the interrupt. Similarly,
The lower priority interrupt acceptance circuit 304 determines that the priority of the execution program is not in the upper and lower interrupt services, and prompts the activation of the interrupt by detecting the occurrence of the interrupt signal.
上述した従来技術では、優先順位を指定するレジスタ内
容によって割込発生源からの信号の供給先を切替えて優
先度毎に受付制御している。先に述べた様に、多重割込
が必要とされる背景に割込信号数の増加があり、割込信
号数を容易に増せる構造のものが望まれているが、従来
の多重割込制御方式は、割込発生源から割込受付回路の
間で優先度に応じた信号供給の切替えを行っており、優
先度が２レベルの第３図装置であっても切替回路の入出
力信号数が割込信号数の４倍であり、割込信号数の増加
にともなう配線量の増加がはげしい欠点がある。In the above-mentioned conventional technique, the destination of the signal from the interrupt generation source is switched according to the contents of the register designating the priority order, and reception control is performed for each priority level. As mentioned above, there is an increase in the number of interrupt signals behind the need for multiple interrupts, and a structure that can easily increase the number of interrupt signals is desired. In the control method, the signal supply is switched between the interrupt generation source and the interrupt acceptance circuit according to the priority, and even in the device of FIG. Since the number of interrupt signals is four times the number of interrupt signals, there is a drawback that the amount of wiring increases remarkably as the number of interrupt signals increases.
また、データ処理装置の応用からは割込の優先順位の数
を増しきめ細かな多重割込処理が行えることが望まれて
いるが、従来の多重割込制御方式では各優先度毎に割込
受付回路を持つため、優先順位数の増加にともない割込
受付回路の回路量が増加する欠点がある。Also, from the application of data processing devices, it is desired to increase the number of interrupt priorities and perform fine multiple interrupt processing, but in the conventional multiple interrupt control method, interrupt acceptance is performed for each priority. Since it has a circuit, there is a drawback that the amount of the interrupt accepting circuit increases as the number of priorities increases.
本発明は、かかる欠点を排除し、割込信号数の増加や優
先順位数の増加の影響を受けにくい新たな多重割込制御
方式を提供することを目的とする。It is an object of the present invention to eliminate such drawbacks and provide a new multiple interrupt control system that is less susceptible to an increase in the number of interrupt signals and an increase in the number of priorities.
本発明は、割込処理するのは単一のデータ処理装置であ
り、その実行プログラムの優先度に対する割込発生源の
優先順位を判定して起動要求を発生すれば優先度に対応
した多数の割込受付回路および割込信号の切替回路も不
要となることに鑑みなされたものである。According to the present invention, a single data processing device performs an interrupt process, and if a priority request of an interrupt generation source is determined with respect to the priority of its execution program and a start request is issued, a large number of devices corresponding to the priority are executed. This is done in view of the fact that the interrupt acceptance circuit and the interrupt signal switching circuit are unnecessary.
本発明の多重割込制御方式は、 割込の優先順位を指定する優先順位指定部と， 中央処理装置が実行しているプログラムの優先度記憶部
と， その優先順位指定部と優先度記憶部の情報を大小比較す
る判定部と， 割込要求が発生したことを記憶する割込要求記憶部と， 割込要求を許可又は禁止状態にする割込要求制御部と， 割込要求記憶部に要求発生が記憶され割込要求制御部で
許可状態が指定され且つ判定部が優先順位指定部の指定
優先順位が優先度記憶部のプログラムの優先度より高い
ことを検出すると起動要求信号を発生する起動要求発生
部と， 起動要求信号の発生を検知して中央処理装置に伝達する
と共に起動要求を発生した複数の要求源から単一の要求
源を選択して受付応答信号を出力する制御部を有し、受
付応答信号をもとに受付けられた割込の優先順位指定部
の内容を優先度記憶部に転送して中央処理装置が割込プ
ログラム処理を開始することを特徴としている。The multiple interrupt control method of the present invention includes a priority designation unit for designating an interrupt priority, a priority storage unit for a program executed by the central processing unit, and the priority designation unit and priority storage unit. Of the interrupt request, the interrupt request storage unit that stores that an interrupt request has occurred, the interrupt request control unit that enables or disables the interrupt request, and the interrupt request storage unit. When a request is stored, the enable state is designated by the interrupt request control unit, and the determination unit detects that the designated priority of the priority designation unit is higher than the priority of the program in the priority storage unit, a start request signal is generated. A start request generation unit and a control unit that detects the generation of the start request signal and transmits it to the central processing unit, and selects a single request source from a plurality of request sources that generated the start request and outputs an acceptance response signal. Have and receive based on the acceptance response signal It is characterized in that the content of the assigned priority ordering section of the interrupt is transferred to the priority storage section and the central processing unit starts the interrupt program processing.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図で、ここで割込
発生源はA,B,Cの３種として説明する。図中の番号の添
字A,B,Cは、それぞれ発生源A,B,Cからの割込要求を処理
するのに関与する部分であることを示し、発生源に対応
する部分を破線で囲んでいる。各割込発生源からの割込
要求を処理する部分の構成は同様であり、 以下、割込発生源Ａに対応する部分を代表にして説明す
る。FIG. 1 is a block diagram of an embodiment of the present invention, in which the interrupt sources are described as three kinds of A, B and C. The subscripts A, B, and C in the figure indicate the parts involved in processing interrupt requests from the sources A, B, and C, respectively, and the parts corresponding to the sources are surrounded by broken lines. I'm out. The configuration of the part that processes an interrupt request from each interrupt source is the same, and hereinafter, the part corresponding to the interrupt source A will be described as a representative.
優先順位指定部10−Ａには、各々の割込の受付優先順位
をプログラム操作により書き込んでおく。The reception priority of each interrupt is written in the priority designation section 10-A by a program operation.
判定部11−Ａは、優先度記憶部２からの中央処理装置が
実行しているプログラムの優先度情報100と各優先順位
指定部10−Ａに記憶される優先順位指定情報とを比較
し、優先順位指定が実行プログラムの優先度より高いと
判定すると判定信号101−Ａを出力する。The determination unit 11-A compares the priority information 100 of the program executed by the central processing unit from the priority storage unit 2 with the priority designation information stored in each priority designation unit 10-A, When it is determined that the priority designation is higher than the priority of the execution program, the determination signal 101-A is output.
起動要求発生部12−Ａは、判定信号101−Ａが出力さ
れ、且つ割込要求制御部13−Ａが割込要求を許可状態に
し、且つ割込要求記憶部14−Ａが割込信号102−Ａの発
生を記憶していることを検出すると、割込の起動要求信
号103−Ａを出力する。The activation request generation unit 12-A outputs the determination signal 101-A, the interrupt request control unit 13-A puts the interrupt request in the permitted state, and the interrupt request storage unit 14-A outputs the interrupt signal 102. When it is detected that the occurrence of -A is stored, the interrupt activation request signal 103-A is output.
尚、割込発生源B,Cに対応する部分も同様の動作する。
制御部３は、各割込発生源の起動要求信号103−A,B,Cを
もとに割込起動信号104を発生して中央処理装置１に割
込装置１に割込処理を開始させるとともに、起動要求を
出力している割込発生源のうち１つを選択して中央処理
装置１からの割込開始信号105に同期した割込起動応答
信号（106−A,B,Cのいずれか）を発生する。優先順位導
出部15−Ａは、起動応答信号106−Ａが発生されると、
優先順位指定部10−Ａの内容をデータ線107に導出し、
起動された割込プログラムの優先度情報として送り出
す。Incidentally, the portions corresponding to the interrupt generation sources B and C operate in the same manner.
The control unit 3 generates an interrupt activation signal 104 based on the activation request signal 103-A, B, C of each interrupt generation source, and causes the central processing unit 1 to start the interrupt processing in the interrupt device 1. At the same time, one of the interrupt generation sources outputting the activation request is selected and an interrupt activation response signal (any one of 106-A, B, and C is synchronized with the interrupt start signal 105 from the central processing unit 1). Or) occurs. When the activation response signal 106-A is generated, the priority derivation unit 15-A
The contents of the priority designation unit 10-A are derived to the data line 107,
It is sent as priority information of the activated interrupt program.
優先度記憶部２は、この情報を中央処理装置からの割込
起動の完了信号108が発生される時に記憶する。The priority storage unit 2 stores this information when the interrupt activation completion signal 108 from the central processing unit is generated.
これによって、実行中のプログラムの優先度が優先度記
憶部２に保持されることになり、以後の各判定部11−A,
B,Cにおける優先順位判定の条件が変化し多重割込の起
動制御がなされることになる。As a result, the priority of the program being executed is held in the priority storage unit 2, and the determination units 11-A,
The conditions for determining the priority order in B and C change, and multiple interrupt activation control is performed.
つまり、割込信号が発生してその割込要求が割込要求記
憶部14−A,B,Cに保持され、割込要求制御部13−A,B,Cが
割込許可状態であっても、優先順位記憶部11−A,B,Cの
指定内容が、実行中プログラムの優先度より高ければ判
定信号101−A,B,Cおよび起動要求信号103−A,B,Cが発生
され割込を起動できるが、実行中プログラムの優先度よ
り低ければ判定信号101A,B,Cおよび起動要求信号103−
A,B,Cが発生されず、割込起動信号104も出力されないた
め割込処理は開始されないで割込要求が保留されること
になる。That is, an interrupt signal is generated and the interrupt request is held in the interrupt request storage unit 14-A, B, C, and the interrupt request control unit 13-A, B, C is in the interrupt enable state. Also, if the specified contents of the priority storage units 11-A, B, C are higher than the priority of the program being executed, the determination signals 101-A, B, C and the activation request signals 103-A, B, C are generated. Interrupt can be started, but if it is lower than the priority of the program being executed, judgment signals 101A, B, C and start request signal 103-
Since A, B and C are not generated and the interrupt activation signal 104 is not output, the interrupt process is not started and the interrupt request is suspended.
中央処理装置１が、一連の割込プログラム処理を終了し
て中断したプログラム処理を再開する時に、優先度記憶
部２の優先度を、割込プログラム開始前つまり再開プロ
グラムの優先度状態に復帰させる。ここで保留されてい
た割込要求は割込要求記憶部11−A,B,Cに保持されてお
り復帰された優先度によって新たな割込起動の判定がな
されることになる。When the central processing unit 1 finishes a series of interrupt program processing and restarts the interrupted program processing, the priority of the priority storage unit 2 is returned to that before the start of the interrupt program, that is, the priority state of the restart program. . The interrupt request held here is held in the interrupt request storage units 11-A, B, C, and a new interrupt activation is determined based on the restored priority.
次に本発明の第１図に示す実施例の具体的な回路例を第
２図に示す。FIG. 2 shows a concrete circuit example of the embodiment shown in FIG. 1 of the present invention.
第２図は第１図の優先順位指定部10−A,判定部11−A,起
動要求発生部12−A,割込要求制御部13−A,割込要求記憶
部14−A,優先順位導出部15−Ａと優先度記憶部2,制御部
３の論理回路図である。FIG. 2 shows the priority designation unit 10-A, the determination unit 11-A, the activation request generation unit 12-A, the interrupt request control unit 13-A, the interrupt request storage unit 14-A, and the priority order of FIG. 3 is a logic circuit diagram of a derivation unit 15-A, a priority storage unit 2, and a control unit 3. FIG.
ラッチ回路201,202は、それぞれ優先順位を２ビットで
表現した時の上記ビット、下位ビットの指定データを記
憶し、一組となって優先順位指定部10−Ａを構成する。
優先順位の値は、中央処理装置１がプログラムを実行し
てラッチ信号241を発生する時に優先順位データ221,222
がラッチ回路201,202に格納されることにより設定され
る。The latch circuits 201 and 202 store the designated data of the above-mentioned bit and the lower bit when the priority is expressed by 2 bits, respectively, and configure a priority designating section 10-A as a set.
The priority value is the priority data 221,222 when the central processing unit 1 executes the program and generates the latch signal 241.
Is set by being stored in the latch circuits 201 and 202.
同様に、ラッチ回路203,204は、優先度記憶部２を構成
し、それぞれ実行中のプログラム優先度の上位ビット、
下位ビット情報を記憶し、中央処理装置１が割込起動の
完了信号108を発生する時に第１図の優先度情報107に相
当する223,224をラッチする。Similarly, the latch circuits 203 and 204 configure the priority storage unit 2, and the upper bits of the priority of the program being executed,
The lower bit information is stored, and when the central processing unit 1 generates the interrupt activation completion signal 108, it latches 223 and 224 corresponding to the priority information 107 in FIG.
判定部11−Ａは、３個のAND回路205,206,207とOR回路20
8で構成されラッチ回路201〜204の出力をもとに表１に
示す真理値の判定信号101−Ａを出力する。The determination unit 11-A includes three AND circuits 205, 206, 207 and an OR circuit 20.
The determination signal 101-A having the truth value shown in Table 1 is output based on the outputs of the latch circuits 201 to 204.
表１に示した判定信号101−Ａの論理は、優先順位指定
部10−Ａに記憶される２進データが優先度記憶部２に記
憶される２進データより大きな場合に論理値“1"が出力
されるので，従って優先順位指定部10−Ａの指定が実行
中のプログラムの優先度より高い時に発生される。 The logic of the determination signal 101-A shown in Table 1 is a logical value "1" when the binary data stored in the priority designation section 10-A is larger than the binary data stored in the priority storage section 2. Is output, and therefore is issued when the designation of the priority designation section 10-A is higher than the priority of the program being executed.
ラッチ回路209は、割込要求制御部13−Ａに対応し、中
央処理装置１からラッチ信号242が発生される時、中央
処理装置１からの割込許可信号225を記憶する。割込を
許可したい場合には許可信号225を論理値“1"にし、禁
止したい場合には論理値“0"にしてラッチ信号242を発
生する。The latch circuit 209 corresponds to the interrupt request control unit 13-A and stores the interrupt permission signal 225 from the central processing unit 1 when the latch signal 242 is generated from the central processing unit 1. If the interrupt is to be permitted, the enable signal 225 is set to the logical value "1", and if it is desired to be disabled, the logical value "0" is set to generate the latch signal 242.
フリップフロップ10は、割込要求記憶部14−Ａに対応
し、割込信号102−Ａが発生する時にセットされ割込要
求があったことを記憶し、制御部３が割込要求を受付け
起動応答信号106−Ａを発生する時にリセットされる。The flip-flop 10 corresponds to the interrupt request storage unit 14-A, stores the fact that there is an interrupt request that is set when the interrupt signal 102-A is generated, and the control unit 3 accepts and activates the interrupt request. It is reset when the response signal 106-A is generated.
起動要求発生回路12−Ａは、AND回路であり、判定信号1
01−Ａと割込制御部のラッチ回路209出力と割込要求記
憶部のフリップフロップ210出力の全てが論理値“1"で
ある時に割込起動要求信号103−Ａを出力する。The start request generation circuit 12-A is an AND circuit, and the determination signal 1
When all of 01-A, the output of the latch circuit 209 of the interrupt control unit and the output of the flip-flop 210 of the interrupt request storage unit have the logical value "1", the interrupt activation request signal 103-A is output.
制御部３は、３個のOR回路211,212,213と３個のAND回路
214,215,216で構成され、各割込要求源からの割込起動
要求信号103−A,B,Cと中央処理部１からの割込保留信号
243、割込開始信号105を入力として表２に示す真理値で
起動信号104と起動応答信号106−A,B,Cを発生して出力
する。The control unit 3 includes three OR circuits 211, 212, 213 and three AND circuits.
It is composed of 214, 215 and 216, and interrupt activation request signals 103-A, B and C from each interrupt request source and an interrupt hold signal from the central processing unit 1.
The start signal 104 and the start response signals 106-A, B, and C are generated and output with the truth values shown in Table 2 by inputting the interrupt start signal 105.
割込保留信号243は、中央処理装置１が割込を受付けら
れない状態であることを示す信号で、論理値“1"を伝達
することにより制御部３の動作を禁止し制御信号104と
起動応答信号106−A,B,Cに論理値“0"を出力させる。The interrupt hold signal 243 is a signal indicating that the central processing unit 1 is in a state in which it cannot accept an interrupt. By transmitting a logical value "1", the operation of the control unit 3 is prohibited and the control signal 104 is activated. A logical value "0" is output to the response signals 106-A, B, C.
割込保留信号243が論理値“0"のとき制御部３は動作
し、割込起動要求信号103−A,B,Cのうちいずれかが発生
され論理値“1"となれば起動信号104を論理値“1"にし
て中央処理部１に知らせる。さらに、中央処理部１が開
始信号105を論理値“1"にして割込処理を始めたことを
示すと要求源Ａを優先にして、要求源B,要求源Ｃの順番
で割込起動要求を選択して単一の要求源に対して起動応
答信号を論理値“1"にして答える。 When the interrupt hold signal 243 has the logical value "0", the control unit 3 operates, and if any of the interrupt activation request signals 103-A, B, C is generated and the logical value is "1", the activation signal 104 is generated. To the central processing unit 1 with the logical value "1". Further, when the central processing unit 1 sets the start signal 105 to the logical value "1" to indicate that the interrupt processing is started, the request source A is prioritized and the request source B and the request source C are issued in this order. Is selected and the start response signal is answered with a logical value “1” for a single request source.
優先順位導出部15−Ａは、２個のバッファ回路217,218
で構成され、起動応答信号106−Ａが発生される時バッ
ファ回路217,218が動作しそれぞれラッチ回路201,202の
内容を優先度情報として信号線223,224に送り出す。The priority derivation unit 15-A has two buffer circuits 217 and 218.
When the activation response signal 106-A is generated, the buffer circuits 217 and 218 operate to send the contents of the latch circuits 201 and 202 to the signal lines 223 and 224 as priority information.
ベクタ発生部４は、起動応答信号106−A,B,Cが発生する
と応答を受けた要求源に対するベクタ番地を発生して中
央処理装置１に知らせ割込プログラムの処理を開始させ
る。When the activation response signals 106-A, B, C are generated, the vector generation section 4 generates a vector address for the request source that received the response and notifies the central processing unit 1 to start the processing of the interrupt program.
以上説明したように本発明は、中央処理部のプログラム
操作により任意の値に設定できる優先順位指定部を割込
要求源に対応して持っており、データ処理装置の応用に
最適な多重割込の優先順位を設定でき、プログラムの実
行状況に応じて優先順位の変更も可能となる。As described above, the present invention has the priority order designating unit which can be set to an arbitrary value by the program operation of the central processing unit, corresponding to the interrupt request source, and the multiple interruption suitable for the application of the data processing device. The priority order can be set, and the priority order can be changed according to the execution status of the program.
また、実行中のプログラムの優先度と指定される優先順
位との比較に基き割込の起動要求を発生するため、中央
処理装置の割込受付のための制御回路も１個で済み優先
順位に応じた割込信号の供給先を切替る回路を不用であ
り回路量、配線数の少い経済的な多重割込制御装置を実
現できる効果がある。Also, since the interrupt activation request is generated based on the comparison between the priority of the program being executed and the designated priority, only one control circuit for accepting the interrupt of the central processing unit is sufficient. A circuit for switching the supply destination of the corresponding interrupt signal is unnecessary, and there is an effect that an economical multiple interrupt control device with a small circuit amount and a small number of wires can be realized.
第１図は本発明の一実施例の多重割込制御装置のブロッ
ク構成図、第２図は第１図実施例の要部を示す論理回路
図、第３図は従来装置の多重割込制御に関する部分を示
すブロック図である。 1,305……中央処理装置、２……優先度記憶部、３……
制御部、４……ベクタ発生部、10−A,B,C……優先順位
指定部、11−A,B,C……判定部、12−A,B,C……起動要求
発生部、13−A,B,C……割込要求制御部、14−A,B,C……
割込要求記憶部、15−A,B,C……割込要求記憶部、15−
A,B,C……優先順位導出部、101−A,B,C……判定信号、1
02−A,B,C……割込信号、103−A,B,C……起動要求信
号、104……割込起動信号、105……割込開始信号、106
−A,BB,C……起動応答信号、107,223,224……優先度デ
ータ線、108……割込起動の完了信号、201,202,203,20
4,209……ラッチ回路。205,206,207,214,215,……AND回
路、208,211,212,213……OR回路、210……SRフリップフ
ロップ、221,222,225……データ線、241,242……ラッチ
信号、243……割込保留信号、301……優先順位指定レジ
スタ、302……切替回路、303,304……割込受付回路を示
す。FIG. 1 is a block diagram of a multiple interrupt control device according to an embodiment of the present invention, FIG. 2 is a logic circuit diagram showing a main part of the embodiment of FIG. 1, and FIG. 3 is a multiple interrupt control of a conventional device. It is a block diagram which shows the part regarding. 1,305 ... Central processing unit, 2 ... Priority storage unit, 3 ...
Control unit, 4 ... Vector generation unit, 10-A, B, C ... Priority order designation unit, 11-A, B, C ... Judgment unit, 12-A, B, C ... Activation request generation unit, 13-A, B, C ... interrupt request control unit, 14-A, B, C ...
Interrupt request storage unit, 15-A, B, C ... Interrupt request storage unit, 15-
A, B, C ... Priority derivation unit, 101-A, B, C ... Judgment signal, 1
02−A, B, C …… Interrupt signal, 103−A, B, C …… Start request signal, 104 …… Interrupt start signal, 105 …… Interrupt start signal, 106
−A, BB, C …… Start response signal, 107,223,224 …… Priority data line, 108 …… Interrupt start completion signal, 201,202,203,20
4,209 …… Latch circuit. 205,206,207,214,215, …… AND circuit, 208,211,212,213 …… OR circuit, 210 …… SR flip-flop, 221,222,225 …… data line, 241,242 …… latch signal, 243 …… interruption pending signal, 301 …… priority designation register, 302… ... Switching circuit, 303, 304 ... Indicates an interrupt acceptance circuit.
Claims (1)
先度情報を格納する優先度記憶部と、複数の割込要求源
にそれぞれ対応して設けられた複数の割込要求処理装置
であって、各々が、割込優先順位を可変可能に指定する
優先順位指定部、前記優先順位指定部で指定された割込
優先順位と前記優先度記憶部の情報を大小比較する判定
部、割込要求が発生したことを記憶する割込要求記憶
部、割込要求を許可又は禁止状態にする割込要求制御
部、ならびに前記割込要求記憶部に割込要求の発生が記
憶され前記割込要求制御部で割込要求の許可状態が指定
され且つ前記判定部が前記優先順位指定部の指定優先順
位が前記優先度記憶部の優先度情報より高いことを検出
すると割込の起動要求信号を発生する起動要求発生部を
有する複数の割込要求処理装置と、発生された前記起動
要求信号に応答して前記中央処理装置に割込処理を要求
すると共に、複数の起動要求信号が発生されたときは予
じめ定まった順序に従って選択した起動要求信号を発生
している前記割込要求処理装置に受付応答信号を出力す
る制御部とを備え、前記複数の割込要求処理装置の各々
は、その出力が前記優先度記憶部に接続されその入力が
対応する前記優先順位指定部に接続され、前記受付応答
信号に応答して前記優先順位指定部の内容を前記優先度
記憶部に転送する優先順位導出部をさらに有することを
特徴とする多重割込制御方式。1. A priority storage unit for storing priority information corresponding to a process being executed by a central processing unit, and a plurality of interrupt request processing devices provided respectively corresponding to a plurality of interrupt request sources. Each of them has a priority designation unit that variably designates the interrupt priority, a determination unit that compares the interrupt priority designated by the priority designation unit and the information of the priority storage unit, An interrupt request storage unit that stores the occurrence of an interrupt request, an interrupt request control unit that enables or disables the interrupt request, and the interrupt request storage unit that stores the occurrence of an interrupt request When the request control unit specifies the permission state of the interrupt request and the determination unit detects that the designated priority of the priority designation unit is higher than the priority information of the priority storage unit, an interrupt start request signal is issued. Multiple interrupt requests with activation request generators And the central processing unit in response to the generated activation request signal, requesting the interrupt processing, and when a plurality of activation request signals are generated, the activation request selected in accordance with a predetermined order. A control unit that outputs an acceptance response signal to the interrupt request processing device that is generating a signal, and each of the plurality of interrupt request processing devices has its output connected to the priority storage unit and its input. Is connected to the corresponding priority order designating section, and further comprises a priority order deriving section for transferring the contents of the priority order designating section to the priority storage section in response to the acceptance response signal. Embedded control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288781A JPH0789323B2 (en) | 1985-12-20 | 1985-12-20 | Multiple interrupt control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288781A JPH0789323B2 (en) | 1985-12-20 | 1985-12-20 | Multiple interrupt control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145433A JPS62145433A (en) | 1987-06-29 |
| JPH0789323B2 true JPH0789323B2 (en) | 1995-09-27 |
Family
ID=17734633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288781A Expired - Lifetime JPH0789323B2 (en) | 1985-12-20 | 1985-12-20 | Multiple interrupt control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789323B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322142A (en) * | 1989-06-20 | 1991-01-30 | Matsushita Electric Ind Co Ltd | Interruption control device for microprocessor |
| JP3105554B2 (en) * | 1990-02-20 | 2000-11-06 | 日本電気株式会社 | Interrupt controller |
| JP2007188398A (en) | 2006-01-16 | 2007-07-26 | Seiko Epson Corp | Multiprocessor system, and program for making computer execute control method of multiprocessor system |
| CN111359232B (en) * | 2020-03-11 | 2021-09-14 | 上海电子信息职业技术学院 | Intelligent model car |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999553A (en) * | 1982-11-29 | 1984-06-08 | Nec Corp | Interruption control system |
| JPS60175149A (en) * | 1984-02-21 | 1985-09-09 | Nec Corp | Interruption control device |
| JPS6022248A (en) * | 1983-07-19 | 1985-02-04 | Nec Corp | Interruption controller |
-
1985
- 1985-12-20 JP JP60288781A patent/JPH0789323B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145433A (en) | 1987-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06261052A (en) | Flow control device of shared bus | |
| US6141713A (en) | Bus arbitrator with a hierarchical control structure | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| EP1063594B1 (en) | An interrupt controller and a microcomputer incorporating this controller | |
| JPH0789323B2 (en) | Multiple interrupt control method | |
| JP3769428B2 (en) | Information processing apparatus capable of holding floating interrupt and interrupt condition change instruction execution method | |
| US5797040A (en) | Computer system having system bus which couples adapter and processing units and requires acquisition for data transmission thereover | |
| JP3082297B2 (en) | Task control method | |
| JP2004213666A (en) | Dma module and its operating method | |
| JPH1196108A (en) | Computer system and bus control device | |
| JPS63231661A (en) | Precedence controller | |
| JPS6239792B2 (en) | ||
| JP2972557B2 (en) | Data transfer control device and control method | |
| JP2000244585A (en) | Bus interface circuit | |
| JP2723412B2 (en) | Main memory pre-port control method | |
| JPS6252342B2 (en) | ||
| EP0602916A2 (en) | Cross-bar interconnect apparatus | |
| JP2879854B2 (en) | Address conversion value setting processing method | |
| JP3126129B2 (en) | Priority control device | |
| JPH03237549A (en) | Memory access control system | |
| JPH09265446A (en) | Bus controller | |
| JPS6059464A (en) | Bus request control system | |
| JPS60123954A (en) | Stack processing system | |
| JPS6149270A (en) | Input/output control system of multiprocessor | |
| JPH06309179A (en) | Interrupt controller |