JPH0786525A - C-mos output circuit and semiconductor integrated circuit employing the same - Google Patents
C-mos output circuit and semiconductor integrated circuit employing the sameInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ出力回路及び
それを用いた半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS output circuit and a semiconductor integrated circuit using the same.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】図４
は、従来の半導体集積回路において用いられているＣＭ
ＯＳ出力回路の回路図である。図４において、ＰＭＯＳ
はｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎ
チャネルＭＯＳトランジスタであり、ＩＮは内部回路か
らの信号入力端であり、ＯＵＴは外部への信号出力端で
あり、ＶDDは電源電圧である。Prior Art and Problems to be Solved by the Invention FIG.
Is a CM used in a conventional semiconductor integrated circuit.
It is a circuit diagram of an OS output circuit. In FIG. 4, the PMOS
Is a p-channel MOS transistor, and NMOS is n
A channel MOS transistor, IN is a signal input terminal from an internal circuit, OUT is a signal output terminal to the outside, and V DD is a power supply voltage.
【０００３】図示されている様に、ＰＭＯＳ及びＮＭＯ
Ｓでは、ソース−基板間及びドレイン−基板間に寄生ダ
イオード（ｐｎ接合）Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が存在す
る。このため、ＰＭＯＳでは基板を電源に接続し、ＮＭ
ＯＳでは基板をグラウンドに接続し、実際の使用時に寄
生ダイオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされ
る様にして、これら寄生ダイオードを電流が流れない様
にしている。As shown, PMOS and NMO
In S, parasitic diodes (pn junctions) D 1 , D 2 , D 3 and D 4 exist between the source and the substrate and between the drain and the substrate. Therefore, in the PMOS, the substrate is connected to the power source,
In the OS, the substrate is connected to the ground so that the parasitic diodes D 1 , D 2 , D 3 and D 4 are reverse-biased in actual use so that no current flows through these parasitic diodes.
【０００４】ところで、半導体集積回路においては、該
集積回路を複数の半導体回路ブロックに分け、各ブロッ
ク毎に独立の電源を用いて個別電源制御する場合があ
る。この様な個別電源制御において、図５に示す様に、
異なる半導体回路ブロックＡ，ＢのＣＭＯＳ出力回路の
出力端どうしを互いに接続し入出力共通端として利用す
る場合にあっては、一方のブロックＡがハイレベル（電
源電圧ＶDDA ）を出力中に他方のブロックＢの電源電圧
ＶDDB が０［Ｖ］となった場合には、出力電圧がブロッ
クＢの電源電圧より高くなるので、ブロックＢの寄生ダ
イオードＤ2 がＯＮし、図中矢印Ｆで示す様な経路で過
電流が流れ、回路を損傷するおそれがある。By the way, in a semiconductor integrated circuit, the integrated circuit may be divided into a plurality of semiconductor circuit blocks, and an individual power source may be used for each block to control an individual power source. In such individual power supply control, as shown in FIG.
When the output terminals of the CMOS output circuits of the different semiconductor circuit blocks A and B are connected to each other and are used as the common input / output terminals, one block A is outputting a high level (power supply voltage V DDA ) while the other is being output. When the power supply voltage V DDB of the block B becomes 0 [V], the output voltage becomes higher than the power supply voltage of the block B, so that the parasitic diode D 2 of the block B is turned on and is shown by an arrow F in the figure. Overcurrent may flow through such a route, damaging the circuit.
【０００５】この様なことは、個別電源制御以外の場合
であっても、電源電圧が０［Ｖ］またはそれに近い時
に、何らかの原因でＣＭＯＳ出力回路の出力端に電圧が
印加されれば、同様に生じ得る。This is the same as in the case other than the individual power supply control, if the voltage is applied to the output terminal of the CMOS output circuit for some reason when the power supply voltage is 0 [V] or close thereto. Can occur in
【０００６】そこで、本発明は、以上の様な従来技術の
問題点に鑑み、出力端に電源電圧より高い電圧が印加さ
れたとしても、過電流が生ずることのないＣＭＯＳ出力
回路を提供することを目的とするものである。In view of the above-mentioned problems of the prior art, the present invention provides a CMOS output circuit in which overcurrent does not occur even when a voltage higher than the power supply voltage is applied to the output terminal. The purpose is.
【０００７】また、本発明は、この様なＣＭＯＳ出力回
路を用いた半導体集積回路を提供することをも目的とし
ている。Another object of the present invention is to provide a semiconductor integrated circuit using such a CMOS output circuit.
【０００８】[0008]
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、ｐチャネルＭＯＳトラ
ンジスタの基板電位を電源から抵抗を介して与える様に
してなることを特徴とする、ＣＭＯＳ出力回路、が提供
される。According to the present invention, in order to achieve the above object, a substrate potential of a p-channel MOS transistor is applied from a power source through a resistor. A CMOS output circuit is provided.
【０００９】また、本発明によれば、以上の如き目的を
達成するものとして、個別電源により駆動される複数の
半導体回路ブロックを有し、該半導体回路ブロックのう
ちの少なくとも１つがＣＭＯＳ出力回路を有し、且つ該
ＣＭＯＳ出力回路の出力端が他の半導体回路ブロックと
接続されている半導体集積回路において、前記ＣＭＯＳ
出力回路のｐチャネルＭＯＳトランジスタの基板電位を
当該ＣＭＯＳ出力回路の属する半導体回路ブロックの電
源から抵抗を介して与える様にしてなることを特徴とす
る、半導体集積回路、が提供される。According to the present invention, in order to achieve the above object, a plurality of semiconductor circuit blocks driven by an individual power source are provided, and at least one of the semiconductor circuit blocks is a CMOS output circuit. A semiconductor integrated circuit having an output terminal of the CMOS output circuit connected to another semiconductor circuit block;
There is provided a semiconductor integrated circuit, characterized in that the substrate potential of a p-channel MOS transistor of an output circuit is supplied from a power source of a semiconductor circuit block to which the CMOS output circuit belongs via a resistor.
【００１０】以上本発明においては、前記抵抗の抵抗値
は、出力端の電位が電源電位より高くなっても、前記ｐ
チャネルＭＯＳトランジスタのドレインと基板との間の
寄生ダイオード及び前記抵抗を通る過電流が発生しない
程度に、大きく設定されているのが好ましい。As described above, in the present invention, the resistance value of the resistor is the p
It is preferably set large enough to prevent an overcurrent from passing through the parasitic diode and the resistor between the drain of the channel MOS transistor and the substrate.
【００１１】[0011]
【実施例】以下、図面を参照しながら本発明の具体的実
施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１は本発明によるＣＭＯＳ出力回路の一
実施例を示す回路図である。図１において、ＰＭＯＳは
ｐチャネルＭＯＳトランジスタであり、ＮＭＯＳはｎチ
ャネルＭＯＳトランジスタであり、ＩＮは内部回路から
の信号入力端であり、ＯＵＴは外部への信号出力端であ
り、ＶDDは電源電圧である。Ｄ1 はＰＭＯＳのソース−
基板間の寄生ダイオードであり、Ｄ2 はＰＭＯＳのドレ
イン−基板間の寄生ダイオードであり、Ｄ3 はＮＭＯＳ
のドレイン−基板間の寄生ダイオードであり、Ｄ4 はＮ
ＭＯＳのソース−基板間の寄生ダイオードである。FIG. 1 is a circuit diagram showing an embodiment of a CMOS output circuit according to the present invention. In FIG. 1, PMOS is a p-channel MOS transistor, NMOS is an n-channel MOS transistor, IN is a signal input terminal from the internal circuit, OUT is a signal output terminal to the outside, and V DD is a power supply voltage. Is. D 1 is the PMOS source
It is a parasitic diode between the substrates, D 2 is a parasitic diode between the drain of the PMOS and the substrate, and D 3 is an NMOS
Is a parasitic diode between the drain and the substrate, and D 4 is N
It is a parasitic diode between the source and the substrate of the MOS.
【００１３】本実施例では、ＰＭＯＳの基板を抵抗Ｒを
介して電源に接続しており、ＮＭＯＳの基板をグラウン
ドに接続している。このため、通常の動作時には寄生ダ
イオードＤ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 が逆バイアスされる。In this embodiment, the PMOS substrate is connected to the power supply via the resistor R, and the NMOS substrate is connected to the ground. Therefore, the parasitic diodes D 1 , D 2 , D 3 and D 4 are reverse biased during normal operation.
【００１４】図２は、本実施例によるＣＭＯＳ出力回路
の出力特性を示すグラフであり、縦軸に出力電流（Ｉ
OUT ）をとり、横軸に出力電圧（ＶOUT ）−電源電圧
（ＶDD）をとっている。Ｘは本発明実施例の特性を示す
ものであり、Ｙは比較のための図４に示される従来のＣ
ＭＯＳ出力回路の特性を示すものである。図２から分か
る様に、ＶOUT −ＶDDが寄生ダイオードＤ2 の順方向Ｏ
Ｎ電圧ＶF よりも大きくなると、従来のものではインピ
ーダンスが低下して上記図５に関し説明した様な過電流
が流れるのに対し、本発明実施例ではこの様なことがな
く、高抵抗値の抵抗Ｒの存在に基づきインピーダンスが
低下せず、寄生ダイオードＤ2 を通る過電流が流れるこ
とはない。FIG. 2 is a graph showing the output characteristics of the CMOS output circuit according to this embodiment, in which the vertical axis represents the output current (I
OUT ) and the horizontal axis represents the output voltage (V OUT ) -power supply voltage (V DD ). X represents the characteristics of the embodiment of the present invention, and Y represents the conventional C shown in FIG. 4 for comparison.
It shows the characteristics of the MOS output circuit. As can be seen from FIG. 2, V OUT −V DD is the forward direction O of the parasitic diode D 2.
When the voltage becomes higher than the N voltage V F , the impedance decreases in the conventional device and the overcurrent as described with reference to FIG. 5 flows. Due to the presence of the resistor R, the impedance does not decrease, and no overcurrent flows through the parasitic diode D 2 .
【００１５】上記抵抗Ｒの抵抗値は、出力端の電圧Ｖ
OUT が電源電圧ＶDDより高くなっても、寄生ダイオード
Ｄ2 及び抵抗Ｒを通る過電流が発生しない程度に、大き
く設定するのが好ましい。例えば、電源電圧ＶDDが５
［Ｖ］であって、１［μＡ］の以上の過電流を防止する
場合には、５［ＭΩ］以上の抵抗値とする。The resistance value of the resistor R is the voltage V at the output end.
Even if OUT becomes higher than the power supply voltage V DD , it is preferable to set the voltage so large that an overcurrent passing through the parasitic diode D 2 and the resistor R does not occur. For example, if the power supply voltage V DD is 5
To prevent an overcurrent of 1 [μA] or more at [V], the resistance value is 5 [MΩ] or more.
【００１６】図３は、以上の様な実施例のＣＭＯＳ出力
回路を有する半導体回路ブロックを複数用いた半導体集
積回路を示す回路図である。ここでは、２つのブロック
Ａ，Ｂが用いられており、各ブロックＡ，ＢのＣＭＯＳ
出力回路の出力端どうしを互いに接続し入出力共通端と
して利用している。FIG. 3 is a circuit diagram showing a semiconductor integrated circuit using a plurality of semiconductor circuit blocks having the CMOS output circuits of the above embodiments. Here, two blocks A and B are used, and CMOS of each block A and B is used.
The output terminals of the output circuit are connected to each other and are used as common terminals for input and output.
【００１７】図３において、ブロックＡがＶF より大き
なハイレベル（電源電圧ＶDDA ）を出力中に他方のブロ
ックＢの電源電圧ＶDDB が何らかの原因で０［Ｖ］とな
った場合でも、ブロックＢの寄生ダイオードＤ2 及び抵
抗Ｒを通って矢印ｆで示す様な経路で流れる電流は、図
２にＸで示される特性により、過大となることはなく許
容値の範囲内である。従って、回路を損傷することがな
い。In FIG. 3, even if the power supply voltage V DDB of the other block B becomes 0 [V] for some reason while the block A is outputting a high level (power supply voltage V DDA ) larger than V F , the block is blocked. The current flowing through the parasitic diode D 2 of B and the resistance R in the path as shown by the arrow f does not become excessive due to the characteristic shown by X in FIG. 2 and is within the allowable value range. Therefore, the circuit is not damaged.
【００１８】個別電源制御以外の場合であっても、電源
電圧が０［Ｖ］またはそれに近い時に何らかの原因でＣ
ＭＯＳ出力回路の出力端に電圧が印加されれば同様に寄
生ダイオードＤ2 を通って電流が流れるが、抵抗Ｒが存
在するので電流値は過大となることはない。Even in cases other than individual power supply control, when the power supply voltage is 0 [V] or close to it, C
When a voltage is applied to the output terminal of the MOS output circuit, a current similarly flows through the parasitic diode D 2 , but the resistance R does not cause the current value to become excessive.
【００１９】[0019]
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＭＯＳ出力回路のｐチャネルＭＯＳトランジス
タの基板電位を電源から抵抗を介して与えているので、
出力電圧が電源電圧より高くなっても過電流が生ずるの
を防止することができる。かくして、本発明のＣＭＯＳ
出力回路の個別電源制御される半導体集積回路に適用す
ることにより、各種原因による過電流の発生を防止して
集積回路の信頼性を向上させることができる。As described in detail above, according to the present invention, since the substrate potential of the p-channel MOS transistor of the CMOS output circuit is applied from the power source through the resistor,
Even if the output voltage becomes higher than the power supply voltage, overcurrent can be prevented. Thus, the CMOS of the present invention
By applying the semiconductor integrated circuit in which the individual power supply of the output circuit is controlled, it is possible to prevent the occurrence of overcurrent due to various causes and improve the reliability of the integrated circuit.
【図１】本発明によるＣＭＯＳ出力回路の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a CMOS output circuit according to the present invention.
【図２】図１のＣＭＯＳ出力回路の出力特性を示すグラ
フである。FIG. 2 is a graph showing output characteristics of the CMOS output circuit of FIG.
【図３】図１のＣＭＯＳ出力回路を各半導体回路ブロッ
クに有する半導体集積回路を示す回路図である。FIG. 3 is a circuit diagram showing a semiconductor integrated circuit having the CMOS output circuit of FIG. 1 in each semiconductor circuit block.
【図４】従来のＣＭＯＳ出力回路の回路図である。FIG. 4 is a circuit diagram of a conventional CMOS output circuit.
【図５】図４のＣＭＯＳ出力回路を各半導体回路ブロッ
クに有する半導体集積回路を示す回路図である。5 is a circuit diagram showing a semiconductor integrated circuit having the CMOS output circuit of FIG. 4 in each semiconductor circuit block.
Claims (5)
位を電源から抵抗を介して与える様にしてなることを特
徴とする、ＣＭＯＳ出力回路。1. A CMOS output circuit, wherein a substrate potential of a p-channel MOS transistor is applied from a power supply through a resistor.
源電位より高くなっても、前記ｐチャネルＭＯＳトラン
ジスタのドレインと基板との間の寄生ダイオード及び前
記抵抗を通る過電流が発生しない程度に、大きく設定さ
れていることを特徴とする、請求項１に記載のＣＭＯＳ
出力回路。2. The resistance value of the resistor does not cause an overcurrent passing through a parasitic diode between the drain of the p-channel MOS transistor and the substrate and the resistor even when the potential of the output terminal becomes higher than the power source potential. The CMOS according to claim 1, wherein the CMOS is set to a relatively large value.
Output circuit.
回路ブロックを有し、該半導体回路ブロックのうちの少
なくとも１つがＣＭＯＳ出力回路を有し、且つ該ＣＭＯ
Ｓ出力回路の出力端が他の半導体回路ブロックと接続さ
れている半導体集積回路において、前記ＣＭＯＳ出力回
路のｐチャネルＭＯＳトランジスタの基板電位を当該Ｃ
ＭＯＳ出力回路の属する半導体回路ブロックの電源から
抵抗を介して与える様にしてなることを特徴とする、半
導体集積回路。3. A plurality of semiconductor circuit blocks driven by an individual power source, at least one of the semiconductor circuit blocks having a CMOS output circuit, and the CMO.
In a semiconductor integrated circuit in which the output terminal of the S output circuit is connected to another semiconductor circuit block, the substrate potential of the p-channel MOS transistor of the CMOS output circuit is set to C
A semiconductor integrated circuit characterized by being supplied from a power source of a semiconductor circuit block to which a MOS output circuit belongs via a resistor.
とも２つがＣＭＯＳ出力回路を有し、これら２つのＣＭ
ＯＳ出力回路の出力端どうしが接続されていることを特
徴とする、請求項３に記載の半導体集積回路。4. At least two of the semiconductor circuit blocks have CMOS output circuits, and these two CMs are provided.
4. The semiconductor integrated circuit according to claim 3, wherein the output terminals of the OS output circuit are connected to each other.
回路の出力端の電位が当該ＣＭＯＳ出力回路の属する半
導体回路ブロックの電源電位より高くなっても、前記ｐ
チャネルＭＯＳトランジスタのドレインと基板との間の
寄生ダイオード及び前記抵抗を通る過電流が発生しない
程度に、大きく設定されていることを特徴とする、請求
項３または４に記載の半導体集積回路。5. The resistance value of the resistor is the p value even if the potential at the output end of the CMOS output circuit becomes higher than the power supply potential of the semiconductor circuit block to which the CMOS output circuit belongs.
5. The semiconductor integrated circuit according to claim 3, wherein the semiconductor integrated circuit is set to a large value such that an overcurrent passing through a parasitic diode between the drain of the channel MOS transistor and the substrate and the resistance does not occur.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177510A JP2765439B2 (en) | 1993-06-25 | 1993-06-25 | CMOS output circuit and semiconductor integrated circuit using the same |
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|---|---|
| JPH0786525A true JPH0786525A (en) | 1995-03-31 |
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| JP (1) | JP2765439B2 (en) |
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1993
- 1993-06-25 JP JP5177510A patent/JP2765439B2/en not_active Expired - Fee Related
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| JP2765439B2 (en) | 1998-06-18 |
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