JPH0786507A

JPH0786507A - 半導体装置及びその製造方法

Info

Publication number: JPH0786507A
Application number: JP23212293A
Authority: JP
Inventors: Takeshi Matsutani; 毅松谷; Takao Miura; 隆雄三浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】アナログ回路等のコイルや、マイクロマシー
ニングのバネや、ベン毛モータ等に利用できる微小なス
パイラルパターンを有する半導体装置及びその製造方法
を提供する。【構成】半導体基板１上に絶縁層２が形成され、絶縁
層２上に第１の配線層３が形成され、第１の配線層３上
に層間絶縁層５が形成され、層間絶縁層５上に、層間絶
縁層５を取り囲むように、互いに隣接する第１の配線層
３の一端と第１の配線層３の他端とを接続する第２の配
線層７が形成されている。第１の配線層３と第２の配線
層７によりスパイラルパターンが形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微小なスパイラルパター
ンを有する半導体装置及びその製造方法に関する。微小
なスパイラルパターンは、アナログ回路等のコイルや、
マイクロマシーニングのバネや、ベン毛モータ等に利用
することができる。

【０００２】

【従来の技術】近年、アナログＬＳＩの高集積化への要
求が高まり、アナログ素子の微細化が検討されている。
アナログＬＳＩに用いられる素子には容量と抵抗とコイ
ルがある。これらのうち、容量と抵抗については微細化
が進んでいるが、コイルについては微細化されていなか
った。このため、素子としてコイルを用いる場合には外
付け部品としなければならない。

【０００３】したがって、従来のアナログ回路では、Ｌ
ＳＩチップよりも大きなサイズのコイル部品を外付けす
る必要があるので、アナログＬＳＩを微細化してもアナ
ログ回路全体を小形化することができなかった。このた
め、例えば電源回路では、トランスやコア等の外付け部
品を薄く小さくするために、動作周波数を高くするよう
な無理な回路構成をして小形化を図っていた。しかし、
無理にスイッチング周波数を高くすると電力損失が増大
し、トランスやコアからの発熱が大きな問題となる。

【０００４】しかも、このような無理な回路構成をして
小形化を図っても、現状では、１ＭＨｚ向けに開発中の
Ｍｎ−Ｚｎ系フェライトや、Ｃｏ系アモルファス合金箔
帯を用いたとして、トランスのコアを直径５ｍｍφで高
さ５ｍｍ程度までしか小形化することができず、スイッ
チングレギュレータ用ＬＳＩチップ並みの大きさにする
のが限界であった。

【０００５】また、電源回路における電力損失の大部分
は、スイッチング損失とトランスのコアに用いる磁性体
の鉄損である。鉄損において、高周波動作時にはヒステ
リシス損よりも渦電流損の方が支配的になる。これは、
周波数が高くなると材料の電気抵抗が低下して渦電流が
流れやすくなるためにである。このような渦電流損に対
する対策として、Ｍｎ−Ｚｎ系フェライトや、Ｃｏ系ア
モルファス合金箔帯では、箔帯の板厚の薄膜化や、材料
を構成する粒子を小さくして粒子の表面積を増やし、電
気抵抗を上げる等の工夫を行っている。その結果、現在
では１〜５μｍの膜厚の試作に成功している。

【０００６】また、医療用マイクロマシーニングにおい
ては、数十μｍ以下の大きさのバネやアクチュエータが
必要とされている。数十μｍの大きさのアクチュエータ
では、慣性よりも抵抗の方が大きくなるために、従来の
モータやピストンでは駆動できなくなる。そこで、細菌
類が行っているようなベン毛モータの利用が検討されて
いる。

【０００７】

【発明が解決しようとする課題】このように、従来のア
ナログ回路技術では、最先端の技術を駆使して、コイル
やトランスやコア等の外付け部品の小形化を図っている
ものの、外付け部品を用いている限り、アナログ回路全
体を小形化するには限界があった。したがって、微小な
スパイラルパターンをＬＳＩチップ上に形成することが
期待されていた。

【０００８】また、マイクロマシーニングにおいてはベ
ン毛モータの利用が検討されているものの、それには微
小なスパイラルパターンが必要であり、そのような微小
なスパイラルパターンを簡単に製造することが求められ
ていた。本発明は、上記事情を考慮してなされたもの
で、微小なスパイラルパターンを有する半導体装置及び
その製造方法を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された絶縁層と、前記絶縁
層上に形成された複数の第１の配線層と、前記第１の配
線層上方に形成され、互いに隣接する前記第１の配線層
の一端と前記第１の配線層の他端とを接続する第２の配
線層とを有し、前記第１の配線層と前記第２の配線層に
よりスパイラルパターンが形成されていることを特徴と
する半導体装置によって達成される。

【００１０】上述した半導体装置において、前記第１の
配線層と前記第２の配線層間に形成された層間絶縁層を
更に有し、前記第１の配線層と前記第２の配線層により
前記層間絶縁層を取り囲むスパイラルパターンが形成さ
れていることが望ましい。上述した半導体装置におい
て、前記層間絶縁層中に形成され、前記スパイラルパタ
ーンを貫通する磁性体層を更に有し、前記第１の配線層
と前記第２の配線層により前記磁性体層を取り囲むスパ
イラルパターンが形成されていることが望ましい。

【００１１】上述した半導体装置において、前記絶縁層
が凹状に形成され、前記絶縁層の凹部上に、前記第１の
配線層が凹状に形成されていることが望ましい。上述し
た半導体装置において、前記層間絶縁層の上面に凸部が
形成され、前記層間絶縁層の凸部上に、前記第２の配線
層が凹状に形成されていることが望ましい。

【００１２】上述した半導体装置において、前記第１の
配線層と前記第２の配線層とは、前記層間絶縁層に形成
された接続穴又は溝を介して接続されていることが望ま
しい。上記目的は、半導体基板上に絶縁層を形成する工
程と、前記絶縁層上に複数の第１の配線層を形成する工
程と、前記第１の配線層上に層間絶縁層を形成する工程
と、前記層間絶縁層上に、前記層間絶縁層を取り囲むよ
うに、互いに隣接する前記第１の配線層の一端と前記第
１の配線層の他端とを接続する第２の配線層を形成する
工程とを有することを特徴とする半導体装置の製造方法
によって達成される。

【００１３】上述した半導体装置の製造方法において、
前記第１の配線層と前記第２の配線層により取り囲まれ
た前記層間絶縁層を除去する工程を更に有することが望
ましい。上記目的は、半導体基板上に絶縁層を形成する
工程と、前記絶縁層上に複数の第１の配線層を形成する
工程と、前記第１の配線層上に第１の層間絶縁層を形成
する工程と、前記第１の層間絶縁層上に、前記第１の配
線層に交差する方向に延在する磁性体層を形成する工程
と、前記磁性体層上に第２の層間絶縁層を形成する工程
と、前記第２の層間絶縁層上に、前記磁性体層を取り囲
むように、互いに隣接する前記第１の配線層の一端と前
記第１の配線層の他端とを接続する第２の配線層を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。

【００１４】上述した半導体装置の製造方法において、
前記絶縁層をエッチングして上面に凹部を形成する工程
を更に有し、前記絶縁層の凹部上に、複数の第１の配線
層を凹状に形成することが望ましい。上述した半導体装
置の製造方法において、前記層間絶縁層の上面であっ
て、前記第２の配線層が形成される予定の領域に凸部を
形成する工程を更に有し、前記層間絶縁層の凸部上に、
前記第２の配線層を凹状に形成することが望ましい。上
述した半導体装置の製造方法において、前記層間絶縁層
の前記第１の配線層の両端上に接続穴又は溝を形成する
工程を更に有し、前記層間絶縁層上に前記第２の配線層
を形成して、前記層間絶縁層の前記接続穴又は溝を介し
て前記第１の配線層と接続することが望ましい。

【００１５】

【作用】本発明によれば、半導体基板と、半導体基板上
に形成された絶縁層と、絶縁層上に形成された複数の第
１の配線層と、第１の配線層上方に形成され、互いに隣
接する第１の配線層の一端と第１の配線層の他端とを接
続する第２の配線層とを有しているので、第１の配線層
と第２の配線層によりスパイラルパターンが形成されて
いる。

【００１６】また、本発明によれば、半導体基板上に絶
縁層を形成し、絶縁層上に複数の第１の配線層を形成
し、第１の配線層上に層間絶縁層を形成し、層間絶縁層
上に、層間絶縁層を取り囲むように、互いに隣接する第
１の配線層の一端と第１の配線層の他端とを接続する第
２の配線層を形成したので、第１の配線層と第２の配線
層によりスパイラルパターンを形成することができる。

【００１７】

【実施例】本発明の第１の実施例による半導体装置及び
その製造方法について図１乃至図４を用いて説明する。
まず、半導体基板１上にＣＶＤ法により約１μｍ厚のシ
リコン酸化膜からなる絶縁層２を形成する。続いて、ス
パッタ法により約０．５μｍ厚のＡｌ薄膜又はＣｕ薄膜
を堆積する。続いて、通常のフォトリソグラフィ技術に
よりレジスト（図示せず）をパターニングし、パターニ
ングされたレジストをマスクとしてＲＩＥ法によりＡｌ
薄膜又はＣｕ薄膜をパターニングして、スパイラルパタ
ーンの下部となる下部配線層３を形成する。約１μｍ幅
の下部配線層３が、約１μｍ間隔で多数本（例えば１０
００本）形成されている（図１（ａ））。

【００１８】次に、下部配線層３上にＣＶＤ法により約
１μｍ厚のシリコン酸化膜からなる層間絶縁層５を堆積
する。なお、層間絶縁層５としては、ＣＶＤ法による約
１．５μｍ厚のシリコン酸化膜を堆積した後、約１μｍ
厚のＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）膜を塗布し、
その後、表面を平坦化し、約１μｍ厚になるようにエッ
チバックしてもよい。また、ＣＶＤ法による約１．０μ
ｍ厚のシリコン酸化膜を堆積した後、約０．５μｍ厚の
ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）膜を塗布し、そ
の後、表面を平坦化しただけでもよい。

【００１９】続いて、層間絶縁膜５上に複数の下部配線
層３に直交する方向に延在する磁性体層１１を形成する
（図１（ｂ））。磁性体層１１として、約０．５μｍ厚
のＭｏパーマロイや、フェライト、５％以下のＳｉを含
むＦｅ等を形成する。次に、磁性体層１１上にＣＶＤ法
により約１μｍ厚のシリコン酸化膜からなる層間絶縁層
１２を堆積する。続いて、下部配線層３の両端部上の層
間絶縁膜５、１２にコンタクトホール６を形成する。

【００２０】次に、スパッタ法により約０．５μｍ厚の
Ａｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフォ
トリソグラフィ技術によりレジスト（図示せず）をパタ
ーニングし、パターニングされたレジストをマスクとし
てＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニング
して、スパイラルパターンの上部となる上部配線層７を
形成する。上部配線層７は、隣接する下部配線層３の一
端と下部配線層３の他端とをコンタクトホール６中の接
続部９を介して接続する（図２（ａ））。

【００２１】これにより、上部配線層７の長手方向に沿
った断面図の図２（ｂ）に示すように、上部配線層７
は、層間絶縁層５、磁性体層１１、層間絶縁層１２から
なる凸部１３上を横切って、隣接する下部配線層３の一
端と他端とを接続している。したがって、コアである磁
性体層１１を下部配線層３と上部配線層７により巻回し
たスパイラルパターン１０が形成される。

【００２２】また、本実施例の製造方法によれば、ＣＭ
ＯＳやバイポーラ等を製造する標準的な製造プロセスに
整合しているので、従来の製造プロセスに容易に組み込
むことができる。下部配線層を１層目の配線層、上部配
線層を２層目の配線層とすれば、多層配線層のパターニ
ングや層間絶縁膜のエッチングや平坦化工程を兼ねるこ
とができ、従来の製造プロセスの工程数を増加させるこ
となくスパイラルパターンを形成することができる。

【００２３】スパイラルパターンとしては、図３（ａ）
に示すように、磁性体層１１を環状として、環状の磁性
体層１１を下部配線層３と上部配線層７により巻回する
ようにして、トロイド状（円環状）コイルとしてもよい
し、図３（ｂ）に示すように、磁性体層１１を直線状と
して、直線状の磁性体層１１を下部配線層３と上部配線
層７により巻回するようにして、円筒状コイルとしても
よい。

【００２４】本実施例のスパイラルパターンを、図３
（ａ）に示すようなトロイド状パターンとした場合の磁
界Ｈについて検討する。一般に、トロイド状コイルでは
磁界Ｈは次式で表される。Ｈ＝ＮＩ／２πｒただし、Ｎはコイルの巻き数、Ｉは電流値、ｒはトロイ
ド状コイルの半径である。

【００２５】本実施例の構造によれば、半径ｒを最小限
に抑えながら、巻き数Ｎを多くすることが容易に可能で
あるので、小さな素子面積で大きな磁場を得ることがで
きる。また、コアである磁性体層１１を薄膜化すると共
に細くすることが簡単にできるので、高周波動作時に問
題となる渦電流損も容易に低減することができる。本実
施例の磁界Ｈと磁束密度Ｂを数値計算した。

【００２６】１０００本の下部配線層３と１０００本の
上部配線層７により半径が３１８μｍのトロイド状コイ
ルを形成した。１ｍＡの電流を流すものとすれば、磁界
Ｈは、Ｈ＝１０００・１×１０^-3／２π・３１８×１０^-6＝５００［Ａ／ｍ］となる。

【００２７】また、磁束密度Ｂは、コアである磁性体層
１１がＭｏパーマロイであると約８３０［ｍＴ］とな
り、Ｎｉ−Ｚｎフェライトであると約４００［ｍＴ］と
なり、４％Ｓｉ−Ｆｅでは約１９８０［ｍＴ］となる。
なお、このときのトロイド状コイルの専有面積はわずか
に０．３２ｍｍ²である。

【００２８】図１乃至図３に示す半導体装置では、層間
絶縁層５、１２中にコアとして磁性体層１１を設けた
が、図４に示すように、磁性体層１１を設けずコアなし
のスパイラルパターン１０としてもよい。図４（ｂ）は
上部配線層７の長手方向に沿った断面図である。スパイ
ラルパターンの下部となる下部配線層３上にＣＶＤ法に
より約２μｍ厚のシリコン酸化膜からなる層間絶縁層５
を堆積する。続いて、下部配線層３の両端部上の層間絶
縁膜５にコンタクトホール６を形成する。

【００２９】次に、層間絶縁膜５上にスパイラルパター
ンの上部となる上部配線層７を形成する。上部配線層７
は、隣接する下部配線層３の一端と下部配線層３の他端
とをコンタクトホール６中の接続部９を介して接続して
いる。図１乃至図３に示す半導体装置と同じ構造とし
て、コアなしのトロイド状コイルの磁束密度Ｂを求め
た。

【００３０】層間絶縁膜５であるシリコン酸化膜の比誘
電率ε＝３．９、屈折率（＝εμ／ε₀μ₀）^1/2＝
１．４６であるから、シリコン酸化膜の比透磁率μ＝
０．５５、透磁率μμ₀＝０．５５×１．２５×１０^-6
＝６．８×１０^-7［Ｈ／ｍ］となる。本実施例の構造の
トロイド状コイルの磁界Ｈ＝５００［Ａ／ｍ］であるの
で、磁束密度Ｂは、Ｂ＝μμ₀Ｈ＝３．４×１０^-4［Ｗｂ／ｍ²］＝３４［ｍＴ］となり、仮にコアがなくとも十分実用的な磁束密度を得
ることができる。

【００３１】本発明の第２の実施例による半導体装置及
びその製造方法について図５乃至図７を用いて説明す
る。図１乃至図４に示す第１の実施例の半導体装置と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。本実施例による半導体装置は絶縁層に凹部を
形成し、この凹部上に下部配線層を形成したものであ
る。本実施例による半導体装置の製造方法を図５を用い
て説明する。図５は下部配線層３の長手方向に沿った断
面図である本実施例では、半導体基板１上にＣＶＤ法に
より約３μｍ厚のシリコン酸化膜からなる厚い絶縁層２
を形成する。続いて、厚い絶縁層２にＨＦにより約２μ
ｍ深さエッチングして凹部１４を形成する（図５
（ａ））。

【００３２】次に、スパッタ法により約０．５μｍ厚の
Ａｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフォ
トリソグラフィ技術によりレジスト（図示せず）をパタ
ーニングし、パターニングされたレジストをマスクとし
てＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニング
して、スパイラルパターンの下部となる下部配線層３を
形成する（図５（ａ））。

【００３３】次に、下部配線層３上にＣＶＤ法により約
１．５μｍ厚のシリコン酸化膜からなる層間絶縁層５を
堆積する。続いて、層間絶縁膜５上に複数の下部配線層
３に直交する方向に延在する磁性体層１１を形成する
（図５（ｂ））。磁性体層１１として、例えば、約０．
５μｍ厚のＭｏパーマロイを形成する。次に、磁性体層
１１上にＣＶＤ法により約１．５μｍ厚のシリコン酸化
膜からなる層間絶縁層１２を堆積する。続いて、下部配
線層３の両端部上の層間絶縁膜５、１２にコンタクトホ
ール６を形成する。

【００３４】次に、スパッタ法により約０．５μｍ厚の
Ａｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフォ
トリソグラフィ技術によりレジスト（図示せず）をパタ
ーニングし、パターニングされたレジストをマスクとし
てＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニング
して、スパイラルパターンの上部となる上部配線層７を
形成する。上部配線層７は、隣接する下部配線層３の一
端と下部配線層３の他端とをコンタクトホール６中の接
続部９を介して接続する（図５（ｃ））。

【００３５】これにより、上部配線層７は、隣接する下
部配線層３の一端と他端とを接続している。したがっ
て、コアである磁性体層１１を取り囲むように下部配線
層３と上部配線層７により巻回したスパイラルパターン
が形成される。なお、厚い絶縁層２に形成する凹部１４
としては、図６（ａ）に示すように、下部配線層３が形
成される領域のみが凹むように形成してもよいし、図６
（ｂ）に示すように、下部配線層３が形成される領域を
含み、磁性体層１１に沿って連続した細長い領域が凹む
ように形成してもよい。

【００３６】また、図４においては、下部配線層３の両
端部が絶縁層２の凹部１４周囲の平坦部に達するように
形成し、その平坦部で接続部９により接続した。しか
し、図７（ａ）に示すように、下部配線層３の片側の端
部のみを絶縁層２の凹部１４周囲の平坦部に達するよう
に形成してもよい。また、図７（ｂ）に示すように、下
部配線層３の両端部とも絶縁層２の凹部１４内に形成し
てもよい。

【００３７】本発明の第３の実施例による半導体装置及
びその製造方法について図８及び図９を用いて説明す
る。図５乃至図７に示す第２の実施例の半導体装置と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。本実施例による半導体装置は絶縁層に凹部を
形成し、この凹部上に下部配線層を形成し、層間絶縁層
の凸部上に上部配線層を形成したものである。本実施例
による半導体装置の製造方法を図８を用いて説明する。
図８は下部配線層３の長手方向に沿った断面図である本
実施例では、第２の実施例と同様に、半導体基板１上に
厚い絶縁層２を形成し、厚い絶縁層２表面に凹部１４を
形成する。続いて、厚い絶縁層２の凹部１４上に下部配
線層３を形成する（図８（ａ））。

【００３８】次に、下部配線層３上にＣＶＤ法による約
１．０μｍ厚のシリコン酸化膜を堆積した後、約０．５
μｍ厚のＳＯＧ膜を塗布し、その後、表面を平坦化して
層間絶縁層５を形成する（図８（ｂ））。なお、層間絶
縁層５としては、ＣＶＤ法による約１．５μｍ厚のシリ
コン酸化膜を堆積した後、約１μｍ厚のＳＯＧ膜を塗布
し、その後、表面を平坦化し、約１μｍ厚になるように
エッチバックしてもよい。

【００３９】続いて、層間絶縁膜５上に複数の下部配線
層３に直交する方向に延在する磁性体層１１を形成する
（図８（ｂ））。磁性体層１１として、約０．５μｍ厚
のＭｏパーマロイや、フェライト、５％以下のＳｉを含
むＦｅ等を形成する。次に、磁性体層１１上にＣＶＤ法
により約１．５μｍ厚のシリコン酸化膜からなる層間絶
縁層１２を堆積する。続いて、下部配線層３の両端部上
の層間絶縁膜５、１２にコンタクトホール６を形成す
る。

【００４０】次に、磁性体層１１、層間絶縁層１２から
なる凸部１３上を横切って湾曲した上部配線層７を形成
し、隣接する下部配線層３の一端と他端とをコンタクト
ホール６中の接続部９を介して接続する（図８
（ｃ））。したがって、本実施例によれば、図９に示す
ように、下部配線層３も上部配線層７も共に湾曲して、
コアである磁性体層１１を取り囲むように巻回したスパ
イラルパターンが形成される。

【００４１】本発明の第４の実施例による半導体装置及
びその製造方法について図１０を用いて説明する。図８
及び図９に示す第３の実施例の半導体装置と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。本実施例による半導体装置では磁性体層下の層間絶
縁膜は平坦化せず、磁性体層１１上の層間絶縁膜を平坦
化したものである。本実施例による半導体装置の製造方
法を図１０を用いて説明する。図１０は下部配線層の長
手方向に沿った断面図である。

【００４２】本実施例では、第３の実施例と同様に、半
導体基板１上に厚い絶縁層２を形成し、厚い絶縁層２表
面に凹部１４を形成する。続いて、厚い絶縁層２の凹部
１４上に下部配線層３を形成する（図１０（ａ））。次
に、下部配線層３上にＣＶＤ法による約１．５μｍ厚の
シリコン酸化膜からなる層間絶縁層５を形成する（図１
０（ｂ））。ここでは、層間絶縁層５を平坦化しない。
続いて、層間絶縁膜５上に複数の下部配線層３に直交す
る方向に延在する磁性体層１１を形成する（図１０
（ｂ））。

【００４３】次に、磁性体層１１上に、ＣＶＤ法による
約１．０μｍ厚のシリコン酸化膜を堆積した後、約０．
５μｍ厚のＳＯＧ膜を塗布し、その後、表面を平坦化し
て層間絶縁層１２を形成する（図１０（ｂ））。なお、
層間絶縁層１２としては、ＣＶＤ法による約１．５μｍ
厚のシリコン酸化膜を堆積した後、約１μｍ厚のＳＯＧ
膜を塗布し、その後、表面を平坦化し、約１μｍ厚にな
るようにエッチバックしてもよい。

【００４４】次に、層間絶縁層１２の平坦化された表面
上に上部配線層７を形成し、隣接する下部配線層３の一
端と他端とをコンタクトホール６中の接続部９を介して
接続する（図１０（ｃ））。したがって、本実施例によ
れば、下部配線層３と上部配線層７によりコアである磁
性体層１１を取り囲むように巻回したスパイラルパター
ンが形成される。本発明の第５の実施例による半導体装
置及びその製造方法について図１１及び図１２を用いて
説明する。図１乃至図４に示す第１の実施例の半導体装
置と同一の構成要素には同一の符号を付して説明を省略
又は簡略にする。

【００４５】本実施例による半導体装置は絶縁層上の下
部配線層間のスペース部に凸部を形成し、この凸部上に
層間絶縁膜を介して上部配線層を形成したものである。
本実施例では、半導体基板１上にＣＶＤ法により約２μ
ｍ厚のシリコン酸化膜からなる絶縁層２を形成する。続
いて、下部配線層が形成される予定領域間のスペース部
１５以外の部分を約１μｍだけエッチングして、スペー
ス部１５に凸部１６を形成する（図１１（ａ））。

【００４６】次に、スパッタ法により約０．５μｍ厚の
Ａｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフォ
トリソグラフィ技術によりレジスト（図示せず）をパタ
ーニングし、パターニングされたレジストをマスクとし
てＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニング
して、凸部１６間の平坦部１７上に下部配線層３を形成
する（図１１（ｂ））。

【００４７】次に、下部配線層３上にＣＶＤ法により約
１μｍ厚のシリコン酸化膜からなる層間絶縁層５を堆積
する。続いて、下部配線層３の両端部上の層間絶縁膜５
にコンタクトホール６を形成する（図１２（ａ））。次
に、スパッタ法により約０．５μｍ厚のＡｌ薄膜又はＣ
ｕ薄膜を堆積する。続いて、通常のフォトリソグラフィ
技術によりレジスト（図示せず）をパターニングし、パ
ターニングされたレジストをマスクとしてＲＩＥ法によ
りＡｌ薄膜又はＣｕ薄膜をパターニングして、スパイラ
ルパターンの上部となる上部配線層７を形成する。上部
配線層７は、隣接する下部配線層３の一端と下部配線層
３の他端とをコンタクトホール６中の接続部９を介して
接続する（図１２（ａ））。

【００４８】これにより、層間絶縁層５を取り囲むよう
に下部配線層３と上部配線層７により巻回したコアなし
のスパイラルパターンが形成される。なお、コアを形成
する場合には、図１２（ｂ）に示すように、層間絶縁層
５の凸部１６の磁性体層が形成される部分をエッチング
して凹部１９を形成し、この凹部１９に磁性体層１１を
形成する。図１２（ｂ）は上部配線層７を斜めに横切る
ように切断した断面図である。

【００４９】また、上述した第２乃至第４の実施例のよ
うに、絶縁層２の下部配線層の形成予定領域をエッチン
グして凹部を形成し、絶縁層２の凹部に下部配線層を形
成するようにしてもよい。本発明の第６の実施例による
半導体装置及びその製造方法について図１３及び図１４
を用いて説明する。図１１及び図１２に示す第５の実施
例の半導体装置と同一の構成要素には同一の符号を付し
て説明を省略又は簡略にする。

【００５０】本実施例による半導体装置は、下部配線層
及び磁性体層の形成後に、層間絶縁層上の下部配線層間
のスペース部に凸部を形成し、この凸部上に上部配線層
を形成したものである。本実施例では、半導体基板１上
にＣＶＤ法により約１μｍ厚のシリコン酸化膜からなる
絶縁層２を形成する。続いて、スパッタ法により約０．
５μｍ厚のＡｌ薄膜又はＣｕ薄膜を堆積する。続いて、
通常のフォトリソグラフィ技術によりレジスト（図示せ
ず）をパターニングし、パターニングされたレジストを
マスクとしてＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパ
ターニングして、下部配線層３を形成する（図１３
（ａ））。

【００５１】次に、下部配線層３上にＣＶＤ法により約
１μｍ厚のシリコン酸化膜からなる層間絶縁層５を堆積
する（図１３（ｂ））。なお、層間絶縁層５としては、
ＣＶＤ法による約１．５μｍ厚のシリコン酸化膜を堆積
した後、約１μｍ厚のＳＯＧ膜を塗布し、その後、表面
を平坦化し、約１μｍ厚になるようにエッチバックして
もよい。また、ＣＶＤ法による約１．０μｍ厚のシリコ
ン酸化膜を堆積した後、約０．５μｍ厚のＳＯＧ膜を塗
布し、その後、表面を平坦化しただけでもよい。

【００５２】次に、層間絶縁膜５上に複数の下部配線層
３に直交する方向に延在する磁性体層１１を形成する
（図１３（ｂ））。磁性体層１１として、約０．５μｍ
厚のＭｏパーマロイや、フェライト、５％以下のＳｉを
含むＦｅ等を形成する。次に、磁性体層１１上にＣＶＤ
法により約２μｍ厚のシリコン酸化膜からなる層間絶縁
層１２を堆積する。なお、層間絶縁層１２としては、Ｃ
ＶＤ法による約１．５μｍ厚のシリコン酸化膜を堆積し
た後、約１μｍ厚のＳＯＧ膜を塗布し、その後、表面を
平坦化し、約１μｍ厚になるようにエッチバックしても
よい。また、ＣＶＤ法による約１．０μｍ厚のシリコン
酸化膜を堆積した後、約０．５μｍ厚のＳＯＧ膜を塗布
し、その後、表面を平坦化してもよい。

【００５３】続いて、下部配線層３間のスペース部１５
以外の部分を約１μｍだけエッチングして、層間絶縁層
１２のスペース部１５に凸部１６を形成する（図１４
（ａ））。次に、下部配線層３の両端部上の層間絶縁膜
５、１２にコンタクトホール６を形成する。

【００５４】続いて、スパッタ法により約０．５μｍ厚
のＡｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフ
ォトリソグラフィ技術によりレジスト（図示せず）をパ
ターニングし、パターニングされたレジストをマスクと
してＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニン
グして、スパイラルパターンの上部となる上部配線層７
を形成する。上部配線層７は、隣接する下部配線層３の
一端と下部配線層３の他端とをコンタクトホール６中の
接続部９を介して接続する（図１４（ｂ））。

【００５５】これにより、層間絶縁層５を取り囲むよう
に下部配線層３と上部配線層７により巻回した磁性体層
１１をコアとするスパイラルパターンが形成される。本
発明の第７の実施例による半導体装置及びその製造方法
について図１５乃至図１７を用いて説明する。図１乃至
図４に示す第１の実施例の半導体装置と同一の構成要素
には同一の符号を付して説明を省略又は簡略にする。

【００５６】本実施例による半導体装置は、コンタクト
ホールを形成することなく上部配線層と下部配線層を接
続してスパイラルパターンを形成したものである。本実
施例では、半導体基板１上にＣＶＤ法により約４μｍ厚
のシリコン酸化膜からなる厚い絶縁層２を形成する。続
いて、厚い絶縁層２をＨＦにより約２μｍ深さエッチン
グして凹部１４を形成する（図１５（ａ））。

【００５７】次に、スパッタ法により約０．５μｍ厚の
Ａｌ薄膜又はＣｕ薄膜を堆積する。続いて、通常のフォ
トリソグラフィ技術によりレジスト（図示せず）をパタ
ーニングし、パターニングされたレジストをマスクとし
てＲＩＥ法によりＡｌ薄膜又はＣｕ薄膜をパターニング
して、絶縁層２の凹部１４内面上に、スパイラルパター
ンの下部となる下部配線層３を形成する（図１５
（ａ））。

【００５８】次に、下部配線層３上にＣＶＤ法により約
１．５μｍ厚のシリコン酸化膜をを堆積した後、約１μ
ｍ厚のＳＯＧ膜を塗布し、表面を平坦化した後、下部配
線層３の両端部が露出するまでエッチバックして層間絶
縁層５を形成する（図１５（ｂ）。次に、層間絶縁膜５
上に、例えば、約０．５μｍ厚のＭｏパーマロイからな
る磁性体層１１形成し、その後、磁性体層１１上に約
１．５μｍ厚のシリコン酸化膜からなる層間絶縁層１２
を堆積する。続いて、磁性体層１１及び層間絶縁層１２
を、複数の下部配線層３に直交する方向に延在する幅１
μｍの帯状にパターニングする（図１５（ｃ））。

【００５９】次に、全面に約１．５μｍ厚のシリコン酸
化膜を堆積した後、異方性エッチングし、磁性体層１１
と層間絶縁層１２の側壁に層間絶縁層２０を形成する。
層間絶縁膜２０の直ぐ外側で下部配線層３の両端部が露
出している（図１６（ａ））。次に、スパッタ法により
約０．５μｍ厚のＡｌ薄膜又はＣｕ薄膜を堆積する。続
いて、通常のフォトリソグラフィ技術によりレジスト
（図示せず）をパターニングし、パターニングされたレ
ジストをマスクとしてＲＩＥ法によりＡｌ薄膜又はＣｕ
薄膜をパターニングして、層間絶縁層１２とその側壁に
形成された層間絶縁層２０を横切ってスパイラルパター
ンの上部となる上部配線層７を形成する。上部配線層７
は、隣接する下部配線層３の一端と下部配線層３の他端
とをコンタクトホールを介すことなく直接接続する（図
１６（ｂ））。

【００６０】これにより、図１７に示すように、コアと
しての磁性体層１１と、層間絶縁層５、１２を取り囲む
ように下部配線層３と上部配線層７により巻回したスパ
イラルパターンが形成される。なお、パターニングのた
めに上部配線層７をエッチングする際に、露出した下部
配線層３をもエッチングしないようにするため、下部配
線層３と上部配線層７に異なる材質を用い、上部配線層
７を下部配線層３に対して選択的にエッチングするよう
にしてもよい。

【００６１】また、層間絶縁層１２の側壁に層間絶縁層
２０を形成する際に、下地の絶縁層２、５、１２がエッ
チングされるのを防止するために、これら絶縁層２、
５、１２、２０に異なる材質を用い、層間絶縁層２０を
絶縁層２、層間絶縁層５、１２に対して選択的にエッチ
ングするようにしてもよい。選択的にエッチング可能な
絶縁材料としては、酸化シリコン、ＰＳＧ、窒化シリコ
ン、ポリイミド等があるので、これらの材料を適宜用い
ればよい。

【００６２】本発明の第８の実施例による半導体装置及
びその製造方法について図１８を用いて説明する。図１
５乃至図１７に示す第７の実施例の半導体装置と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。本実施例による半導体装置は、個々の半導体基板
上に配線層を形成した後、両者を張り合わせてスパイラ
ルパターンを形成するものである。

【００６３】第７の実施例と同様にして、一方の半導体
基板１上の絶縁層２の凹部内に下部配線層３を形成し、
他方の半導体基板１上の絶縁層２の凹部内に上部配線層
７を形成する（図１８）。次に、下部配線層３と上部配
線層７が接続されるように、両方の半導体基板１を静電
圧着等の方法により張り合わせる（図１８）。

【００６４】これにより、層間絶縁層５を取り囲むよう
に下部配線層３と上部配線層７により巻回したスパイラ
ルパターンが形成される。なお、コアを形成する場合に
は、一方の半導体基板１の層間絶縁層５に磁性体層を埋
め込み、その後、両方の半導体基板１を静電圧着等の方
法により張り合わせる。

【００６５】本発明の第９の実施例による半導体装置及
びその製造方法について説明する。本実施例による半導
体装置は、上部配線層と下部配線層の間にある層間絶縁
層を除去して空間とし、エアアイソレーション構造とし
たものである。半導体基板１の絶縁層２上に、層間絶縁
層５、１２を取り囲むように下部配線層３と上部配線層
７によりスパイラルパターンを形成した後、層間絶縁層
５、１２のみをエッチング除去すればよい。そのために
は、下部配線層３、上部配線層７、絶縁層２、層間絶縁
層５、１２として適切な材料を選択する。

【００６６】例えば、下部配線層３、上部配線層７とし
てＣｕを用いた場合、ＣＶＤ法によるシリコン酸化膜か
らなる層間絶縁層５、１２のみをＨＦにより選択的にエ
ッチング除去できる。このとき、層間絶縁層５、１２と
してＰＳＧを用いれば、更に選択性を向上させることが
できる。また、下部配線層３、上部配線層７としてＡｌ
系の合金を用いた場合には、層間絶縁層５、１２として
ポリイミド等の樹脂を用いれば、酸素プラズマにより、
層間絶縁層５、１２のみを選択的に除去することができ
る。

【００６７】本実施例の半導体装置のように、エアアイ
ソレーション構造にすれば、層間絶縁層としてシリコン
酸化膜を用いた場合の比透磁率μ＝０．５５であるか
ら、インダクタンスを向上させ、コイルが発生する磁場
を大きくすることができる。また、微小なスパイラルパ
ターンをベン毛モータに用いる場合には、本実施例の半
導体装置のように層間絶縁層を除去する必要がある。

【００６８】なお、上述した実施例では、半導体製造プ
ロセス技術の観点から素子寸法であるスパイラルパター
ンの配線幅を１μｍ、そのピッチを２μｍに定めたが、
ベン毛モータとして用いる場合には、体内の薬剤運搬シ
ステムやマイクロサージェリとして必要な寸法にする必
要がある。例えば、食細胞に処理させて対外に排出させ
るためにはスパイラル全体の寸法を２μｍ以下にするこ
とが望ましい。

【００６９】本発明の第１０の実施例による半導体装置
及びその製造方法について図１９を用いて説明する。上
述した実施例により形成したスパイラルパターンをコイ
ルとして用いる場合、スパイラルパターンの各寸法を誤
差なく形成することは困難であるため、スパイラルパタ
ーンを形成後にインダクタンスを微調整する必要があ
る。

【００７０】本実施例では、図１９に示すように、半導
体基板１の絶縁層２上に形成したスパイラルパターン１
０からタップ引出し配線２３を複数本形成しておく。ス
パイラルパターン１０の製造後にインダクタンスを測定
して、必要に応じてレーザトリミングして、所望のイン
ダクタンスを実現する。本発明の第１１の実施例による
半導体装置及びその製造方法について図２０及び図２４
を用いて説明する。

【００７１】本実施例による半導体装置は、スパイラル
パターンの周囲にシールドを形成し、他の素子やコイル
等への磁場の影響を最小限にとどめるようにしたことを
特徴としている。本実施例による半導体装置では、ＭＯ
ＳＦＥＴが形成されたＭＯＳ部３１と、バイポーラトラ
ンジスタが形成されたバイポーラ部３２と、本実施例の
スパイラルパターンによるコイルが形成されたコイル部
３３とが、同一の半導体基板１上に形成されている。な
お、以下の説明において、ＭＯＳ部３１とバイポーラ部
３２の構造の詳細については説明を省略する。

【００７２】コイル部３２においては、半導体基板１の
フィールド酸化膜２８上に、多結晶シリコンからなるシ
ールド下部２４を形成し、下部シールド層２４上にシリ
コン酸化膜からなる絶縁層２を形成する（図２０）。次
に、ＭＯＳ部３１とバイポーラ部３２における第１層の
アルミニウム配線層を用いて、スパイラルパターンの下
部となる下部配線層３と共にシールド側部２５を形成す
る（図２０）。

【００７３】次に、下部配線層３上に層間絶縁層５を形
成し、続いて、層間絶縁層５上にコアとなる磁性体層１
１を形成する（図２１）。次に、磁性体層１１上に層間
絶縁層１２を形成し、下部配線層３の両端部上に開口す
るコンタクトホール６を形成する（図２１）。次にＭ
ＯＳ部３１とバイポーラ部３２における第２層のアルミ
ニウム配線層を用いて、スパイラルパターンの上部とな
る上部配線層７と共にシールド側部２５′を形成する
（図２２）。

【００７４】次に、ＭＯＳ部３１とバイポーラ部３２に
おける第３層のアルミニウム配線層を用いて、シールド
上部２６を形成する（図２２、図２３）。これにより、
下部配線層３と上部配線層７から形成されるスパイラル
パターンを、シールド下部２４、シールド側部２５、２
５′、シールド上部２６により取り囲み、ＭＯＳ部３０
やバイポーラ部３１への磁場の影響を最小限にとどめる
ことができる。

【００７５】なお、図２４に示すように、半導体基板１
表面に不純物を添加して形成した導電層によりシールド
下部２７を形成するようにしてもよい。また、上記実施
例では、スパイラルパターンの四方全てを取り囲んでシ
ールドしたが、一部を削除して長辺方向のみを囲んでシ
ールドしてもよいし、短辺方向を囲んでシールドしても
よい。

【００７６】本発明は上記実施例に限らず種々の変形が
可能である。例えば、コイルとしてのスパイラルパター
ンを形成する導電体としては、タングステンやモリブデ
ン、タンタル、チタン等の高融点金属や、そのシリサイ
ドでもよいし、不純物がドープされた多結晶シリコンや
アモルファスシリコン等でもよい。

【００７７】また、ベン毛モータのベン毛部として本発
明のスパイラルパターンを用いる場合には、上記材料以
外に蛋白質のような体内拒否反応を抑える素材が望まし
い。また、硬度の点では、０．６％Ｃｕ／０．３％Ｍｏ
／３．３％Ｎｉ／０．１％Ｃ／９５．７％Ｆｅの鉄合金
や、０．４％Ｍｎ／１．２％Ｃｒ／０．２５％Ｍｏ／
０．１６％Ｃ／９３．９４％Ｆｅの鉄合金でもよい。

【００７８】

【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板上に形成された絶縁層と、絶縁層上に
形成された複数の第１の配線層と、第１の配線層上方に
形成され、互いに隣接する第１の配線層の一端と第１の
配線層の他端とを接続する第２の配線層とを有している
ので、第１の配線層と第２の配線層により微小なスパイ
ラルパターンを実現することができる。

【００７９】また、本発明によれば、半導体基板上に絶
縁層を形成し、絶縁層上に複数の第１の配線層を形成
し、第１の配線層上に層間絶縁層を形成し、層間絶縁層
上に、層間絶縁層を取り囲むように、互いに隣接する第
１の配線層の一端と第１の配線層の他端とを接続する第
２の配線層を形成したので、第１の配線層と第２の配線
層により微小なスパイラルパターンを形成することがで
きる。

【００８０】したがって、本発明によるスパイラルパタ
ーンをコイルとして用いれば、ＬＳＩチップ上に他の素
子と同様に一体的に形成することができる。また、本発
明によるスパイラルパターンをベン毛として用いれば、
マイクロマシーニングにおけるベン毛モータが実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の製造
方法を示す工程図（その１）である。

【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程図（その２）である。

【図３】本発明の第１の実施例による半導体装置を示す
図である。

【図４】本発明の第１の実施例による半導体装置の変形
例を示す図である。

【図５】本発明の第２の実施例による半導体装置の製造
方法を示す工程図である。

【図６】本発明の第２の実施例による半導体装置を示す
図である。

【図７】本発明の第２の実施例による半導体装置の変形
例を示す図である。

【図８】本発明の第３の実施例による半導体装置の製造
方法を示す工程図である。

【図９】本発明の第３の実施例による半導体装置を示す
図である。

【図１０】本発明の第４の実施例による半導体装置の製
造方法を示す工程図である。

【図１１】本発明の第５の実施例による半導体装置の製
造方法を示す工程図（その１）である。

【図１２】本発明の第５の実施例による半導体装置の製
造方法を示す工程図（その２）である。

【図１３】本発明の第６の実施例による半導体装置の製
造方法を示す工程図（その１）である。

【図１４】本発明の第６の実施例による半導体装置の製
造方法を示す工程図（その２）である。

【図１５】本発明の第７の実施例による半導体装置の製
造方法を示す工程図（その１）である。

【図１６】本発明の第７の実施例による半導体装置の製
造方法を示す工程図（その２）である。

【図１７】本発明の第７の実施例による半導体装置を示
す図である。

【図１８】本発明の第８の実施例による半導体装置の製
造方法を示す工程図である。

【図１９】本発明の第１０の実施例による半導体装置を
示す図である。

【図２０】本発明の第１１の実施例による半導体装置の
製造方法を示す工程図（その１）である。

【図２１】本発明の第１１の実施例による半導体装置の
製造方法を示す工程図（その２）である。

【図２２】本発明の第１１の実施例による半導体装置の
製造方法を示す工程図（その３）である。

【図２３】本発明の第１１の実施例による半導体装置を
示す図である。

【図２４】本発明の第１１の実施例による半導体装置の
変形例を示す図である。

【符号の説明】

１…半導体基板２…絶縁層３…下部配線層５…層間絶縁層６…コンタクトホール７…上部配線層９…接続部１０…スパイラルパターン１１…磁性体層１２…層間絶縁層１３…凸部１４…凹部１５…スペース部１６…凸部１７…平坦部１９…凹部２０…層間絶縁層２３…タップ引出し配線２４…シールド下部２５、２５′…シールド側部２６…シールド上部２７…シールド下部２８…フィールド酸化膜３０…ＭＯＳ部３１…バイポーラ部３２…コイル部

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された複数の第１の配線層と、前記第１の配線層上方に形成され、互いに隣接する前記
第１の配線層の一端と前記第１の配線層の他端とを接続
する第２の配線層とを有し、前記第１の配線層と前記第２の配線層によりスパイラル
パターンが形成されていることを特徴とする半導体装
置。
【請求項２】請求項１記載の半導体装置において、前記第１の配線層と前記第２の配線層間に形成された層
間絶縁層を更に有し、前記第１の配線層と前記第２の配線層により前記層間絶
縁層を取り囲むスパイラルパターンが形成されているこ
とを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、前記層間絶縁層中に形成され、前記スパイラルパターン
を貫通する磁性体層を更に有し、前記第１の配線層と前記第２の配線層により前記磁性体
層を取り囲むスパイラルパターンが形成されていること
を特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれかに記載の半導
体装置において、前記絶縁層が凹状に形成され、前記絶縁層の凹部上に、前記第１の配線層が凸状に形成
されていることを特徴とする半導体装置。
【請求項５】請求項２乃至４のいずれかに記載の半導
体装置において、前記層間絶縁層の上面に凸部が形成され、前記層間絶縁層の凸部上に、前記第２の配線層が凹状に
形成されていることを特徴とする半導体装置。
【請求項６】請求項２乃至４のいずれかに記載の半導
体装置において、前記第１の配線層と前記第２の配線層とは、前記層間絶
縁層に形成された接続穴又は溝を介して接続されている
ことを特徴とする半導体装置。
【請求項７】半導体基板上に絶縁層を形成する工程
と、前記絶縁層上に複数の第１の配線層を形成する工程と、前記第１の配線層上に層間絶縁層を形成する工程と、前記層間絶縁層上に、前記層間絶縁層を取り囲むよう
に、前記第１の配線層の一端と互いに隣接する前記第１
の配線層の反対側の他端とを接続する第２の配線層を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、前記第１の配線層と前記第２の配線層により取り囲まれ
た前記層間絶縁層を除去する工程を更に有することを特
徴とする半導体装置の製造方法。
【請求項９】半導体基板上に絶縁層を形成する工程
と、前記絶縁層上に複数の第１の配線層を形成する工程と、前記第１の配線層上に第１の層間絶縁層を形成する工程
と、前記第１の層間絶縁層上に、前記第１の配線層に交差す
る方向に延在する磁性体層を形成する工程と、前記磁性体層上に第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層上に、前記磁性体層を取り囲むよ
うに、前記第１の配線層の一端と互いに隣接する前記第
１の配線層の反対側の他端とを接続する第２の配線層を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
【請求項１０】請求項７乃至９のいずれかに記載の半
導体装置の製造方法において、前記絶縁層をエッチングして上面に凹部を形成する工程
を更に有し、前記絶縁層の凹部上に、複数の第１の配線層を凹状に形
成することを特徴とする半導体装置の製造方法。
【請求項１１】請求項７乃至１０のいずれかに記載の
半導体装置の製造方法において、前記層間絶縁層の上面であって、前記第２の配線層が形
成される予定の領域に凸部を形成する工程を更に有し、前記層間絶縁層の凸部上に、前記第２の配線層を凸状に
形成することを特徴とする半導体装置の製造方法。
【請求項１２】請求項７乃至１１のいずれかに記載の
半導体装置の製造方法において、前記層間絶縁層の前記第１の配線層の両端上に接続穴又
は溝を形成する工程を更に有し、前記層間絶縁層上に前記第２の配線層を形成して、前記
層間絶縁層の前記接続穴又は溝を介して前記第１の配線
層と接続することを特徴とする半導体装置の製造方法。