JPH0785658A - Dynamic ram - Google Patents
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- JPH0785658A JPH0785658A JP5233860A JP23386093A JPH0785658A JP H0785658 A JPH0785658 A JP H0785658A JP 5233860 A JP5233860 A JP 5233860A JP 23386093 A JP23386093 A JP 23386093A JP H0785658 A JPH0785658 A JP H0785658A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、キャパシタに電荷を蓄
積するか否かによってデータの記録を行うメモリセル、
いわゆる、ダイナミック形のメモリセルを設けて構成さ
れる半導体記憶装置、いわゆる、ダイナミックＲＡＭ
（Ｄynamic Ｒandom Ａccess Ｍemory．以下、ＤＲＡＭ
という）のうち、特に、バッテリ・バックアップされて
いる場合に使用すると有効なセルフ・リフレッシュ動作
を行うことができるようにされているＤＲＡＭに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell for recording data depending on whether or not charges are accumulated in a capacitor.
A semiconductor memory device including so-called dynamic memory cells, so-called dynamic RAM
(Dynamic Random Access Memory. Below, DRAM
In particular, the present invention relates to a DRAM capable of performing an effective self-refresh operation when used when being battery-backed.
【０００２】[0002]
【従来の技術】従来、ＤＲＡＭとして、図１９に、その
ブロック図を示すようなものが知られている。2. Description of the Related Art Conventionally, a DRAM having a block diagram shown in FIG. 19 is known.
【０００３】図中、１はメモリセルが配列されてなるメ
モリセルアレイ部、２はメモリセルアレイ部１に配列さ
れているメモリセルの１個を示しており、３は電荷蓄積
用のキャパシタ、４は転送ゲートをなすエンハンスメン
ト形のｎＭＯＳトランジスタ、ＷＬはワード線、ＢＬは
ビット線である。In the figure, 1 is a memory cell array portion in which memory cells are arranged, 2 is one of the memory cells arranged in the memory cell array portion 1, 3 is a capacitor for storing charges, and 4 is a capacitor. An enhancement type nMOS transistor forming a transfer gate, WL is a word line, and BL is a bit line.
【０００４】また、５は外部から供給されるアドレス信
号を取り込むアドレスバッファ及びこのアドレスバッフ
ァが取り込んだアドレス信号のうち、ロウアドレス信号
についてプリデコードを行うプリデコーダを含むアドレ
スバッファ／プリデコーダ部である。Reference numeral 5 designates an address buffer / predecoder section including an address buffer for fetching an address signal supplied from the outside and a predecoder for predecoding a row address signal of the address signals fetched by this address buffer. .
【０００５】また、６はアドレスバッファ／プリデコー
ダ部５のプリデコーダから出力されるプリデコード信号
をデコードしてワード線の選択、駆動を行うロウデコー
ダである。Reference numeral 6 is a row decoder for decoding a predecode signal output from the predecoder of the address buffer / predecoder unit 5 to select and drive a word line.
【０００６】また、７はアドレスバッファ／プリデコー
ダ部５のアドレスバッファから出力されるコラムアドレ
ス信号をデコードしてコラムの選択を行うためのコラム
選択信号を出力するコラムデコーダである。A column decoder 7 decodes a column address signal output from the address buffer of the address buffer / predecoder unit 5 and outputs a column selection signal for selecting a column.
【０００７】また、８はメモリセルアレイ部１から読み
出されたデータを増幅するセンスアンプ回路列、９はコ
ラムデコーダ７から出力されるコラム選択信号に基づい
てコラムの選択を行うＩ／Ｏゲートである。Reference numeral 8 is a sense amplifier circuit array for amplifying the data read from the memory cell array section 1, and 9 is an I / O gate for selecting a column based on a column selection signal output from the column decoder 7. is there.
【０００８】また、１０はメモリセルアレイ部１から読
み出されたデータをラッチして出力データＤＯ１〜ＤＯ
４を外部に出力するデータ出力バッファ、／ＯＥは外部
から供給される出力制御を行うアウトプット・イネーブ
ル信号である。Numeral 10 latches the data read from the memory cell array section 1 to output the output data DO1 to DO1.
4 is a data output buffer for outputting to the outside, and / OE is an output enable signal for controlling the output supplied from the outside.
【０００９】また、１１は外部から入力される書込みデ
ータを取り込むデータ入力バッファ、１２はデータ入力
バッファ１１の動作を制御するライト・クロック信号を
出力するライト・クロック・ジェネレータ、／ＷＥは外
部から供給される書込みの制御を行うライト・イネーブ
ル信号である。Further, 11 is a data input buffer for fetching write data input from the outside, 12 is a write clock generator for outputting a write clock signal for controlling the operation of the data input buffer 11, and / WE is supplied from the outside. Is a write enable signal for controlling the writing that is performed.
【００１０】また、１３は基板バイアス電圧を発生する
基板バイアス・ジェネレータ、１４はリフレッシュ時、
アドレス信号を出力するリフレッシュ・アドレス・カウ
ンタである。Further, 13 is a substrate bias generator for generating a substrate bias voltage, 14 is a refresh time,
It is a refresh address counter that outputs an address signal.
【００１１】また、１５はセルフ・リフレッシュを行う
に必要なセルフ・リフレッシュ回路であり、１６はオシ
レータ、１７は基板バイアス・ジェネレータ、１８はタ
イミング回路、１９は分周回路、２０はＡＮＤ回路であ
る。Reference numeral 15 is a self-refresh circuit required for self-refreshing, 16 is an oscillator, 17 is a substrate bias generator, 18 is a timing circuit, 19 is a frequency dividing circuit, and 20 is an AND circuit. .
【００１２】また、／ＲＡＳは外部から供給されるロウ
アドレス・ストローブ信号、／ＣＡＳは外部から供給さ
れるコラムアドレス・ストローブ信号、２１はロウデコ
ーダ６、センスアンプ回路列８、基板バイアス・ジェネ
レータ１３などに必要なクロック信号を出力するクロッ
ク・ジェネレータである。Further, / RAS is an externally supplied row address strobe signal, / CAS is an externally supplied column address strobe signal, 21 is a row decoder 6, a sense amplifier circuit row 8, a substrate bias generator 13 It is a clock generator that outputs the clock signal required for such purposes.
【００１３】また、２２はアドレスバッファ／プリデコ
ーダ部５のアドレスバッファ、コラムデコーダ７、ライ
トクロック・ジェネレータ１２などに必要なクロック信
号を出力するクロック・ジェネレータである。Reference numeral 22 is a clock generator for outputting a necessary clock signal to the address buffer / predecoder section 5, the address decoder, the column decoder 7, the write clock generator 12, and the like.
【００１４】また、２３は動作モードを制御するモード
・コントローラであり、このモード・コントローラ２３
は、クロック・ジェネレータ２１から出力されるクロッ
ク信号と、コラムアドレス・ストローブ信号／ＣＡＳと
からＣＢＲ（ＣＡＳビフォアＲＡＳ）リフレッシュ・モ
ードを判定すると、ＣＢＲリフレッシュ・モード信号φ
CBRをセルフ・リフレッシュ回路１５に伝送するように
されている。Reference numeral 23 is a mode controller for controlling the operation mode.
Determines the CBR (CAS before RAS) refresh mode from the clock signal output from the clock generator 21 and the column address strobe signal / CAS, the CBR refresh mode signal φ
The CBR is transmitted to the self-refresh circuit 15.
【００１５】なお、ＶＣＣは外部から供給される外部電
源電圧、たとえば、３.３［Ｖ］、ＶＳＳは外部から供
給される接地電圧、０［Ｖ］である。Incidentally, VCC is an external power supply voltage supplied from the outside, for example, 3.3 [V], and VSS is a ground voltage supplied from the outside, 0 [V].
【００１６】ここに、図２０は、このＤＲＡＭの通常動
作モードを示す波形図であり、ロウアドレス・ストロー
ブ信号／ＲＡＳがＨレベル（高レベル）からＬレベル
（低レベル）に遷移した後、コラムアドレス・ストロー
ブ信号／ＣＡＳがＨレベルからＬレベルに遷移すること
によって、リード・サイクル等、通常動作モードが実行
される。FIG. 20 is a waveform diagram showing the normal operation mode of this DRAM. The column after the row address strobe signal / RAS transits from the H level (high level) to the L level (low level). When the address strobe signal / CAS transits from H level to L level, a normal operation mode such as a read cycle is executed.
【００１７】また、図２１は、このＤＲＡＭのセルフ・
リフレッシュ・モードを示す波形図であり、ロウアドレ
ス・ストローブ信号／ＲＡＳがＨレベルからＬレベルに
遷移する前に、コラムアドレス・ストローブ信号／ＣＡ
ＳがＨレベルからＬレベルに遷移すると、ＣＢＲリフレ
ッシュ・モードとなる。In addition, FIG.
FIG. 7 is a waveform diagram showing a refresh mode, in which a column address strobe signal / CA is provided before the row address strobe signal / RAS transits from H level to L level.
When S changes from the H level to the L level, the CBR refresh mode is set.
【００１８】そして、この状態が、たとえば、１００μ
ｓの期間、維持されると、セルフ・リフレッシュ・モー
ドに移行し、たとえば、１６μｓの間隔でセルフ・リフ
レッシュ動作が行われる。This state is 100 μm, for example.
If it is maintained for the period of s, the self-refresh mode is entered, and the self-refresh operation is performed at intervals of 16 μs, for example.
【００１９】なお、φOSCはオシレータ１６から出力さ
れる信号、φSRはＡＮＤ回路２０から出力されるセルフ
・リフレッシュ・サイクルを規制する信号である。Note that φ OSC is a signal output from the oscillator 16, and φ SR is a signal output from the AND circuit 20 that regulates the self-refresh cycle.
【００２０】このＤＲＡＭにおいては、通常動作モード
時の場合のみならず、セルフ・リフレッシュ・モード時
においても、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給するように構成されている。In the DRAM, the external power supply voltage VCC is supplied to the internal circuit not only in the normal operation mode but also in the self refresh mode.
【００２１】このため、消費電流が大きくなってしま
い、ラップトップ型のパーソナル・コンピュータ等の携
帯機器に使用する場合には、バックアップ用のバッテリ
の使用可能時間が短くなってしまうという問題点があっ
た。As a result, the current consumption becomes large, and when used in portable equipment such as a laptop personal computer, the usable time of the backup battery becomes short. It was
【００２２】そこで、また、従来、図２２に示すよう
に、降圧回路２５を設け、セルフ・リフレッシュ回路１
５に対して電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩ
Ｉを供給し、消費電力の低減化を図る方法が提案されて
いる。Therefore, conventionally, as shown in FIG. 22, a step-down circuit 25 is provided and the self-refresh circuit 1 is provided.
Step-down voltage VI obtained by stepping down power supply voltage VCC with respect to 5
A method of supplying I to reduce power consumption has been proposed.
【００２３】なお、セルフ・リフレッシュ回路１５に設
けられているレベル変換回路２６は、ＡＮＤ回路２０か
ら出力されるセルフ・リフレッシュ・サイクル信号φSR
のＶＩＩレベル（降圧電圧レベル）のＨレベルをＶＣＣ
レベル（外部電源電圧レベル）のＨレベルに変換するも
のである。The level conversion circuit 26 provided in the self-refresh circuit 15 has a self-refresh cycle signal φ SR output from the AND circuit 20.
VII level (step-down voltage level) H level to VCC
The level (external power supply voltage level) is converted into the H level.
【００２４】[0024]
【発明が解決しようとする課題】この図２２に示すＤＲ
ＡＭによれば、セルフ・リフレッシュ回路１５の消費電
流を低減化して、消費電力の低減化を図ることが可能で
あるが、この程度の消費電力の低減化では、ラップトッ
プ型のパーソナル・コンピュータ等の携帯機器に使用す
るには充分ではなく、更なる消費電力の低減化が必要と
される。Problems to be Solved by the Invention DR shown in FIG.
According to the AM, it is possible to reduce the power consumption by reducing the current consumption of the self-refresh circuit 15. However, with such a reduction in power consumption, a laptop personal computer or the like can be used. It is not enough to be used in the portable equipment of the above, and further reduction of power consumption is required.
【００２５】本発明は、かかる点に鑑み、消費電力の更
なる低減化を図り、ラップトップ型のパーソナル・コン
ピュータ等の携帯機器に使用する場合には、バックアッ
プ用のバッテリの使用可能時間を長くすることができ、
かかる携帯機器の利便性の向上を図ることができるよう
にしたＤＲＡＭを提供することを目的とする。In view of the above point, the present invention further reduces the power consumption, and when used in a portable device such as a laptop personal computer, the usable time of the backup battery is extended. You can
It is an object of the present invention to provide a DRAM capable of improving the convenience of such a mobile device.
【００２６】[0026]
【課題を解決するための手段】本発明によるＤＲＡＭ
は、ダイナミック形の複数のメモリセルと、データの読
み書きを行うデータ読み書き回路と、複数のメモリセル
に保持されたデータをセルフ・リフレッシュするセルフ
・リフレッシュ回路と、データ読み書き回路及びセルフ
・リフレッシュ回路に電源電圧を供給する電源電圧供給
回路とを有するダイナミックＲＡＭを改良するものであ
り、電源電圧供給回路については、セルフ・リフレッシ
ュ・モード時、通常動作モード時よりも低い電源電圧を
データ読み書き回路及びセルフ・リフレッシュ回路に供
給するように構成する、というものである。A DRAM according to the present invention
Is a dynamic type memory cell, a data read / write circuit for reading / writing data, a self refresh circuit for self-refreshing the data held in the multiple memory cells, a data read / write circuit and a self refresh circuit. A dynamic RAM having a power supply voltage supply circuit for supplying a power supply voltage is improved. In the power supply voltage supply circuit, a power supply voltage lower than that in the normal refresh mode is used in the data read / write circuit and the self-refresh mode. -It is configured to supply to the refresh circuit.
【００２７】[0027]
【作用】本発明においては、電源電圧供給回路は、セル
フ・リフレッシュ・モード時、通常動作モード時の場合
よりも低い電源電圧をデータ読み書き回路及びセルフ・
リフレッシュ回路の両回路部に供給するように構成する
としている。In the present invention, the power supply voltage supply circuit supplies the power supply voltage lower in the self-refresh mode than in the normal operation mode to the data read / write circuit and the self-refresh mode.
It is said that it is configured to supply to both circuit parts of the refresh circuit.
【００２８】この結果、セルフ・リフレッシュ・モード
時、セルフ・リフレッシュ回路にのみ、通常動作モード
時の場合よりも低い電源電圧を供給するという従来のＤ
ＲＡＭに比較して、より多くの消費電流の低減化を図る
ことができる。As a result, in the conventional self-refresh mode, only the self-refresh circuit is supplied with a lower power supply voltage than in the normal operation mode.
Compared with the RAM, it is possible to reduce the consumption current more.
【００２９】したがって、本発明によれば、消費電力の
更なる低減化を図り、ラップトップ型のパーソナル・コ
ンピュータ等の携帯機器に使用する場合には、バックア
ップ用のバッテリの使用可能時間を長くすることができ
る。Therefore, according to the present invention, the power consumption is further reduced, and when the battery is used in a portable device such as a laptop personal computer, the usable time of the backup battery is extended. be able to.
【００３０】また、本発明によれば、このように、従来
例以上の消費電力の低減化を図ることができることか
ら、チップ内のノイズ等の動作環境を従来例以上に良く
することができるので、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。Further, according to the present invention, since the power consumption can be reduced as compared with the conventional example as described above, the operating environment such as noise in the chip can be improved as compared with the conventional example. The refresh cycle can be made longer than that in the conventional example, and also from this point, the power consumption can be reduced.
【００３１】なお、書込み時及び読出し時、選択された
ワード線に対しては、周辺回路に供給される電源電圧よ
りも高い電圧が供給されるように構成する場合には、デ
ータ「１」の充分な書込み又はデータ「１」の充分な読
出しを行うことができるので、このように構成すること
が好適である。When writing and reading are configured such that a voltage higher than the power supply voltage supplied to the peripheral circuit is supplied to the selected word line, the data "1" of the data "1" is written. This configuration is preferable because sufficient writing or sufficient reading of the data "1" can be performed.
【００３２】[0032]
【実施例】以下、図１〜図１８を参照して、本発明の第
１実施例〜第４実施例について説明する。なお、図１、
図１３において、図１９に対応する部分には同一符号を
付し、その重複説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first to fourth embodiments of the present invention will be described below with reference to FIGS. Note that FIG.
In FIG. 13, parts corresponding to those in FIG. 19 are designated by the same reference numerals, and duplicate description thereof will be omitted.
【００３３】第１実施例・・図１〜図５ 図１は本発明の第１実施例の要部を示すブロック図であ
る。本実施例は、電源電圧供給回路２８を設け、その他
については、図１９に示す従来のＤＲＡＭと同様に構成
したものである。First Embodiment FIG. 1 to FIG. 5 FIG. 1 is a block diagram showing a main part of a first embodiment of the present invention. In this embodiment, a power supply voltage supply circuit 28 is provided, and the other parts are configured similarly to the conventional DRAM shown in FIG.
【００３４】この電源電圧供給回路２８は、通常動作モ
ード時には、外部から供給される外部電源電圧ＶＣＣを
内部回路に供給し、セルフ・リフレッシュ・モード時に
は、外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩ
を内部回路に供給するというものである。The power supply voltage supply circuit 28 supplies the external power supply voltage VCC supplied from the outside to the internal circuit in the normal operation mode, and lowers the external power supply voltage VCC in the self refresh mode. VII
Is supplied to the internal circuit.
【００３５】もっとも、通常動作モード時、選択された
ワード線に対しては、昇圧回路（図示せず）を介して外
部電源電圧ＶＣＣよりも高い電圧が供給され、セルフ・
リフレッシュ・モード時においても、選択されたワード
線に対しては、昇圧回路を介して降圧電圧ＶＩＩよりも
高い電圧が供給される。In the normal operation mode, however, a voltage higher than the external power supply voltage VCC is supplied to the selected word line via the booster circuit (not shown), and the self-
Even in the refresh mode, a voltage higher than the step-down voltage VII is supplied to the selected word line via the step-up circuit.
【００３６】ここに、図２は、メモリセルアレイ部１の
一部分を示す回路図である。図中、３０は通常動作モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３１は外部電源電圧ＶＣＣを供給するＶＣＣ電源
線、３２、３３は同一抵抗値の抵抗である。FIG. 2 is a circuit diagram showing a part of the memory cell array section 1. In the figure, 30 is a bit line precharge voltage generating circuit used in the normal operation mode, 31 is a VCC power supply line for supplying an external power supply voltage VCC, and 32 and 33 are resistors having the same resistance value.
【００３７】即ち、このビット線プリチャージ電圧発生
回路３０は、抵抗３２と抵抗３３との接続点であるノー
ド３４に、ビット線プリチャージ電圧ＶＰ１として、１
／２・ＶＣＣを得るというものである。That is, in the bit line precharge voltage generation circuit 30, the bit line precharge voltage VP1 is set to 1 at the node 34 which is the connection point of the resistors 32 and 33.
This is to obtain / 2 · VCC.
【００３８】なお、３５は通常動作モード時にはオン
（導通）状態とされ、セルフ・リフレッシュ・モード時
にはオフ（非導通）状態とされるスイッチ素子である。Reference numeral 35 is a switch element which is turned on (conductive) in the normal operation mode and turned off (non-conductive) in the self refresh mode.
【００３９】また、３６はセルフ・リフレッシュ・モー
ド時に使用されるビット線プリチャージ電圧発生回路で
あり、３７は降圧電圧ＶＩＩを供給するＶＩＩ電源線、
３８、３９は抵抗である。Reference numeral 36 is a bit line precharge voltage generation circuit used in the self refresh mode, 37 is a VII power supply line for supplying the step-down voltage VII,
38 and 39 are resistors.
【００４０】このビット線プリチャージ電圧発生回路３
６は、抵抗３８と抵抗３９との接続点であるノード４０
にプリチャージ電圧ＶＰ２を得るとするものであるが、
抵抗３８、３９は、ＶＰ２＝ＶＩＩ−１／２・ＶＣＣと
なるように、抵抗比が決定されている。This bit line precharge voltage generation circuit 3
6 is a node 40 which is a connection point between the resistors 38 and 39.
To obtain the precharge voltage VP2,
The resistance ratio of the resistors 38 and 39 is determined so that VP2 = VII−1 / 2 · VCC.
【００４１】なお、４１は通常動作モード時にはオフ状
態とされ、セルフ・リフレッシュ・モード時にはオン状
態とされるスイッチ素子である。Reference numeral 41 is a switch element which is turned off in the normal operation mode and turned on in the self refresh mode.
【００４２】また、４２はビット線プリチャージ回路で
あり、４３、４４、４５はビット線プリチャージ制御信
号ＰＣによってオン、オフが制御されるエンハンスメン
ト形のｎＭＯＳトランジスタ、４６はセンスアンプ回路
列８内の１個のセンスアンプである。Further, 42 is a bit line precharge circuit, 43, 44 and 45 are enhancement type nMOS transistors whose ON / OFF are controlled by a bit line precharge control signal PC, and 46 is a sense amplifier circuit array 8. Is one sense amplifier.
【００４３】ここに、通常動作モード時におけるビット
線プリチャージ時には、スイッチ素子３５＝オン、スイ
ッチ素子４１＝オフ、ビット線プリチャージ制御信号Ｐ
Ｃ＝Ｈレベル、ｎＭＯＳトランジスタ４３、４４、４５
＝オンとされ、ビット線ＢＬ、／ＢＬは、ビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣにプリチャージさ
れる。At the time of precharging the bit line in the normal operation mode, the switch element 35 = on, the switch element 41 = off, and the bit line precharge control signal P.
C = H level, nMOS transistors 43, 44, 45
= ON, and the bit lines BL and / BL are precharged to the bit line precharge voltage VP1 = 1/2 · VCC.
【００４４】また、セルフ・リフレッシュ・モード時に
おけるビット線プリチャージ時には、スイッチ素子３５
＝オフ、スイッチ素子４１＝オン、ビット線プリチャー
ジ制御信号ＰＣ＝Ｈレベル、ｎＭＯＳトランジスタ４
３、４４、４５＝オンとされ、ビット線ＢＬ、／ＢＬ
は、ビット線プリチャージ電圧ＶＰ２＝ＶＩＩ−１／２
・ＶＣＣにプリチャージされる。Further, at the time of precharging the bit line in the self refresh mode, the switching element 35
= OFF, switch element 41 = ON, bit line precharge control signal PC = H level, nMOS transistor 4
3, 44, 45 = ON, bit lines BL, / BL
Is the bit line precharge voltage VP2 = VII-1 / 2
-Precharged to VCC.
【００４５】図３は、通常動作モード時のビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝ＶＩＩ−１／２・ＶＣＣとの関係を示している。FIG. 3 shows the bit line precharge voltage VP1 = 1 / 2.VCC in the normal operation mode and the bit line precharge voltage VP2 in the self refresh mode.
= VII-1 / 2 · VCC.
【００４６】この図３から明らかなように、メモリセル
から読み出されたデータのセンスアンプ４６における論
理判定の基準となる電圧、いわゆる論理判定基準電圧
は、通常動作モード時には、１／２・ＶＣＣとなり、セ
ルフ・リフレッシュ・モード時には、ＶＩＩ−１／２・
ＶＣＣとなる。As is apparent from FIG. 3, the voltage which becomes the reference for the logic judgment in the sense amplifier 46 of the data read from the memory cell, the so-called logic judgment reference voltage is 1 / 2.VCC in the normal operation mode. In the self refresh mode, VII-1 / 2
It becomes VCC.
【００４７】ちなみに、ビット線プリチャージ電圧発生
回路３６の抵抗３８、３９を同一抵抗値とした場合、セ
ルフ・リフレッシュ・モード時のビット線プリチャージ
電圧ＶＰ２は１／２・ＶＩＩとなる。Incidentally, when the resistors 38 and 39 of the bit line precharge voltage generating circuit 36 have the same resistance value, the bit line precharge voltage VP2 in the self refresh mode becomes 1 / 2.VII.
【００４８】図４は、このように、抵抗３８、３９を同
一抵抗値とした場合の通常動作モード時のビット線プリ
チャージ電圧ＶＰ１＝１／２・ＶＣＣと、セルフ・リフ
レッシュ・モード時のビット線プリチャージ電圧ＶＰ２
＝１／２・ＶＩＩとの関係を示している。FIG. 4 shows the bit line precharge voltage VP1 = 1 / 2.multidot.VCC in the normal operation mode and the bit in the self refresh mode when the resistors 38 and 39 have the same resistance value. Line precharge voltage VP2
= 1/2 · VII.
【００４９】この図４から明らかなように、抵抗３８、
３９を同一抵抗値とする場合には、通常動作モード時に
おける論理判定基準電圧は１／２・ＶＣＣとなるが、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧は１／２・ＶＩＩとなる。As is apparent from FIG. 4, the resistors 38,
When 39 has the same resistance value, the logic determination reference voltage in the normal operation mode is 1 / 2.VCC, but the logic determination reference voltage in the self-refresh mode is 1 / 2.VII.
【００５０】ここに、この第１実施例においては、電源
電圧供給回路２８は、通常モード時には、外部電源電圧
ＶＣＣを内部回路に供給し、セルフ・リフレッシュ・モ
ード時には、降圧電圧ＶＩＩを内部回路に供給するよう
に構成されている。In the first embodiment, the power supply voltage supply circuit 28 supplies the external power supply voltage VCC to the internal circuit in the normal mode and the step-down voltage VII to the internal circuit in the self refresh mode. Is configured to supply.
【００５１】したがって、この第１実施例によれば、セ
ルフ・リフレッシュ・モード時、セルフ・リフレッシュ
回路１５にのみ、降圧電圧ＶＩＩを供給するという図１
９に示す従来のＤＲＡＭよりも消費電力の低減化を図る
ことができ、この第１実施例をラップトップ型のパーソ
ナル・コンピュータ等の携帯機器に使用する場合には、
かかる携帯機器の利便性の向上を図ることができる。Therefore, according to the first embodiment, the step-down voltage VII is supplied only to the self-refresh circuit 15 in the self-refresh mode.
Power consumption can be reduced more than the conventional DRAM shown in FIG. 9, and when this first embodiment is used for a portable device such as a laptop personal computer,
The convenience of such a mobile device can be improved.
【００５２】また、この第１実施例によれば、このよう
に、従来例以上の消費電力の低減化を図ることができる
ことから、チップ内のノイズ等の動作環境を従来例以上
に良くすることができ、リフレッシュ周期を従来例の場
合よりも長くすることができ、この点からしても、消費
電力の低減化を図ることができる。Further, according to the first embodiment, since the power consumption can be reduced more than the conventional example, the operating environment such as noise in the chip can be improved more than the conventional example. Therefore, the refresh cycle can be made longer than that of the conventional example, and also from this point, the power consumption can be reduced.
【００５３】また、この第１実施例においては、セルフ
・リフレッシュ・モード時における論理判定基準電圧Ｖ
REFSをＶＩＩ−１／２・ＶＣＣとするために、セルフ・
リフレッシュ・モード時、ビット線ＢＬ、／ＢＬの電圧
をＶＩＩ−１／２・ＶＣＣにプリチャージしている。In the first embodiment, the logic judgment reference voltage V in the self refresh mode is used.
To set REFS to VII-1 / 2.VCC ,
In the refresh mode, the voltages of the bit lines BL and / BL are precharged to VII-1 / 2.VCC.
【００５４】この結果、キャパシタ３にＨレベル
（「１」）が書き込まれている場合において、メモリセ
ル２が選択された場合におけるセルノード４７の電位
と、ビット線ＢＬ、／ＢＬの電位と、論理判定基準電圧
との関係は、図５Ａに示すようになる。なお、図５Ｂは
ワード線ＷＬの電位を示している。As a result, when the H level ("1") is written in the capacitor 3, the potential of the cell node 47 and the potentials of the bit lines BL and / BL when the memory cell 2 is selected, and the logic The relationship with the judgment reference voltage is as shown in FIG. 5A. Note that FIG. 5B shows the potential of the word line WL.
【００５５】そこで、たとえば、放射線（α線）により
セルノード４７の電位がＶＩＩよりも低い電圧となって
しまったとしても、セルノード４７の電位がＶＩＩ−１
／２・ＶＣＣよりも高い場合には、メモリセル２のデー
タをセンスアンプ４６で論理判定することは可能であ
る。Therefore, for example, even if the potential of the cell node 47 becomes lower than VII due to radiation (α rays), the potential of the cell node 47 becomes VII-1.
When it is higher than ½ · VCC, the data in the memory cell 2 can be logically determined by the sense amplifier 46.
【００５６】このように、この第１実施例によれば、セ
ルフ・リフレッシュ・モード時における論理判定基準電
圧をＶＩＩ−１／２・ＶＣＣとするようにしたことによ
り、ソフトエラー耐圧の向上を図ることができる。As described above, according to the first embodiment, the logic judgment reference voltage in the self-refresh mode is set to VII-1 / 2.VCC to improve the soft error withstand voltage. be able to.
【００５７】第２実施例・・図６〜図１０ 図６は本発明の第２実施例の要部を示す回路図であり、
この第２実施例は、図１に示すメモリセルアレイ部１を
図６にその一部分を示すように構成し、その他について
は、図１に示す第１実施例と同様に構成するというもの
である。Second Embodiment ... FIG. 6 to FIG. 10 FIG. 6 is a circuit diagram showing an essential part of a second embodiment of the present invention.
In the second embodiment, the memory cell array portion 1 shown in FIG. 1 is configured so that a part thereof is shown in FIG. 6, and the other parts are configured similarly to the first embodiment shown in FIG.
【００５８】図６において、４９はビット線プリチャー
ジ電圧発生回路であり、５０は通常動作モード時には外
部電源電圧ＶＣＣを供給し、セルフ・リフレッシュ・モ
ード時には降圧電圧ＶＩＩを供給するＶＣＣ／ＶＩＩ電
源線、５１、５２は同一抵抗値の抵抗である。In FIG. 6, reference numeral 49 is a bit line precharge voltage generation circuit, and 50 is a VCC / VII power supply line which supplies the external power supply voltage VCC in the normal operation mode and supplies the step-down voltage VII in the self refresh mode. , 51, 52 are resistors having the same resistance value.
【００５９】即ち、このビット線プリチャージ電圧発生
回路４９は、通常動作モード時には、抵抗５１、５２の
接続点であるノード５３にビット線プリチャージ電圧と
して１／２・ＶＣＣを得、セルフ・リフレッシュ・モー
ド時には、ビット線プリチャージ電圧として１／２・Ｖ
ＩＩを得るというものである。That is, in the normal operation mode, the bit line precharge voltage generating circuit 49 obtains ½ · VCC as the bit line precharge voltage at the node 53, which is the connection point of the resistors 51 and 52, and self-refreshes.・ In mode, 1/2 · V as the bit line precharge voltage
To get II.
【００６０】また、５４、５５はビット線ＢＬ、／ＢＬ
を論理判定基準電圧に設定するためのキャパシタ、φ
REFSはビット線ＢＬ、／ＢＬを論理判定基準電圧に設定
するための論理判定基準電圧設定信号である。Further, 54 and 55 are bit lines BL and / BL
To set the logical decision reference voltage, φ
REFS is a logic judgment reference voltage setting signal for setting the bit lines BL and / BL to the logic judgment reference voltage.
【００６１】ここに、図７は、この第２実施例のセルフ
・リフレッシュ・モード時の動作を説明するための波形
図であり、例えば、メモリセル２が選択された場合を示
しており、図７Ａはセルノード４７の電位、ビット線Ｂ
Ｌ、／ＢＬの電位、図７Ｂは論理判定基準電圧設定信号
φREFS、図７Ｃはワード線ＷＬの電位を示している。FIG. 7 is a waveform diagram for explaining the operation in the self-refresh mode of the second embodiment, showing, for example, the case where the memory cell 2 is selected. 7A is the potential of the cell node 47, bit line B
7B shows the potentials of L and / BL, FIG. 7B shows the logic judgment reference voltage setting signal φ REFS , and FIG. 7C shows the potential of the word line WL.
【００６２】即ち、この第２実施例においては、セルフ
・リフレッシュ・モード時、ビット線ＢＬ、／ＢＬは１
／２・ＶＩＩにプリチャージされるが、その後、論理判
定基準電圧設定信号φREFSがＨレベルからＬレベルとさ
れる。That is, in the second embodiment, the bit lines BL and / BL are set to 1 in the self refresh mode.
Although it is precharged to / 2 · VII, the logic judgment reference voltage setting signal φ REFS is changed from H level to L level.
【００６３】この結果、ビット線ＢＬ、／ＢＬの電位
は、キャパシタ５４、５５を介して、ビット線プリチャ
ージ電圧である１／２・ＶＩＩよりも低い電位ＶＤに引
き下げられ、この電圧ＶＤが論理判定基準電圧とされ
る。As a result, the potentials of the bit lines BL and / BL are lowered to a potential VD lower than 1 / 2.VII which is the bit line precharge voltage via the capacitors 54 and 55, and this voltage VD is logically changed. It is used as a judgment reference voltage.
【００６４】その後、ワード線ＷＬ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位は論理反転基準電圧
ＶＤから上昇し、ビット線／ＢＬは論理判定基準電圧Ｖ
Ｄを維持し、これらビット線ＢＬ、／ＢＬの電位差がセ
ンスアンプ４６によりセンスされる。After that, the word line WL = H level, nMO
The S transistor 4 is turned on, the data of the memory cell 2 is read, the potential of the bit line BL rises from the logic inversion reference voltage VD, and the bit line / BL is set to the logic determination reference voltage V.
D is maintained, and the potential difference between these bit lines BL and / BL is sensed by the sense amplifier 46.
【００６５】ここに、この第２実施例においても、電源
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常モード時には、外部電源電圧ＶＣＣ
を内部回路に供給し、セルフ・リフレッシュ・モード時
には、降圧電圧ＶＩＩを内部回路に供給することができ
る。Since the power supply voltage supply circuit 28 is also provided in the second embodiment, the external power supply voltage VCC is set in the normal mode as in the first embodiment.
Can be supplied to the internal circuit, and the step-down voltage VII can be supplied to the internal circuit in the self refresh mode.
【００６６】したがって、この第２実施例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第２実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。Therefore, according to the second embodiment as well,
In the self-refresh mode, power consumption can be reduced as compared with the conventional DRAM shown in FIG. 19 in which only the self-refresh circuit 15 is supplied with the step-down voltage VII. When used in a portable device such as a personal computer of a portable type, the convenience of the portable device can be improved.
【００６７】また、この第２実施例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。Further, according to the second embodiment as well, since the power consumption can be reduced more than the conventional example, the operating environment such as noise in the chip can be improved more than the conventional example. Therefore, the refresh cycle can be made longer than that of the conventional example, and also from this point, the power consumption can be reduced.
【００６８】また、この第２実施例においては、セルフ
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第１実施例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。In the second embodiment, the logic judgment reference voltage is 1 in the self refresh mode.
Since the voltage VD is lower than / 2 · VII, the soft error withstand voltage can be improved as in the case of the first embodiment.
【００６９】なお、電源電圧供給回路２８を設けること
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は、外部電
源電圧ＶＣＣのみを供給するように構成することも可能
である。It should be noted that the VCC / VII power supply line 50 shown in FIG. 6 may be configured to supply only the external power supply voltage VCC without providing the power supply voltage supply circuit 28.
【００７０】この場合、通常動作モード時における論理
判定基準電圧ＶREFS1と、セルフ・リフレッシュ・モー
ド時における論理判定基準電圧ＶREFS2との関係は、図
８に示すようになる。[0070] In this case, the logic determination reference voltage V REFS1 in the normal operation mode, the relationship between the logical decision reference voltage V REFS2 in the self-refresh mode, as shown in FIG.
【００７１】即ち、電源電圧供給回路２８を設けること
なく、図６に示すＶＣＣ／ＶＩＩ電源線５０は外部電源
電圧ＶＣＣのみを供給するように構成する場合において
は、セルフ・リフレッシュ・モード時、論理判定基準電
圧ＶREFS2を１／２・ＶＣＣよりも低い電圧とすること
ができるので、消費電力の低減化を図ることはできない
が、第１実施例の場合と同様に、ソフトエラー耐圧の向
上を図ることはできる。That is, in the case where the VCC / VII power supply line 50 shown in FIG. 6 is configured to supply only the external power supply voltage VCC without providing the power supply voltage supply circuit 28, in the self refresh mode, the logic Since the judgment reference voltage V REFS2 can be set to a voltage lower than ½ · VCC, the power consumption cannot be reduced, but the soft error withstand voltage is improved as in the case of the first embodiment. Can be planned.
【００７２】また、図９は、電源電圧供給回路２８を設
けることなく、図６に示す電源線５０は外部電源電圧Ｖ
ＣＣのみを供給するように構成した場合におけるセルノ
ード４７の電位変化を示す図である。In FIG. 9, the power supply line 50 shown in FIG. 6 is connected to the external power supply voltage V without the power supply voltage supply circuit 28.
It is a figure which shows the electric potential change of the cell node 47 when it is comprised so that only CC may be supplied.
【００７３】ここに、セルフ・リフレッシュ・モード時
における論理判定基準電圧ＶREFS2は１／２・ＶＣＣよ
りも低い電圧となるようにされているので、リフレッシ
ュは、時点ＴＡで行う必要はなく、時点ＴＢで行えば足
りる。Here, since the logic judgment reference voltage V REFS2 in the self-refresh mode is set to a voltage lower than ½ · VCC, the refresh need not be performed at the time TA, All you have to do is TB.
【００７４】したがって、このようにする場合には、セ
ルフ・リフレッシュ周期を、たとえば、図１０に示すよ
うに、従来の場合（１６μｓ）の２倍の３２μｓにする
ことができる。Therefore, in this case, the self-refresh cycle can be set to 32 μs, which is twice the conventional case (16 μs), as shown in FIG.
【００７５】第３実施例・・図１１、図１２ 図１１は本発明の第３実施例の要部を示す回路図であ
り、この第３実施例は、図１に示すメモリセルアレイ部
１を図１１にその一部分を示すように構成し、その他に
ついては、図１に示す第１実施例と同様に構成するとい
うものである。Third Embodiment FIG. 11 and FIG. 12 FIG. 11 is a circuit diagram showing an essential part of the third embodiment of the present invention. In the third embodiment, the memory cell array unit 1 shown in FIG. It is configured such that a part thereof is shown in FIG. 11, and the other parts are configured similarly to the first embodiment shown in FIG.
【００７６】この第３実施例は、図６に示す第２実施例
を改良するものであり、この第３実施例では、ビット線
ＢＬ、／ＢＬに対する論理判定基準電圧の設定を、ビッ
ト線ＢＬについては、キャパシタ５４を介して論理判定
基準電圧設定信号φREFS2で行い、ビット線／ＢＬにつ
いては、キャパシタ５５を介して論理判定基準電圧設定
信号φREFS1で行うとするものである。The third embodiment is an improvement of the second embodiment shown in FIG. 6, and in the third embodiment, the logic judgment reference voltage for the bit lines BL and / BL is set to the bit line BL. Is performed by the logic determination reference voltage setting signal φ REFS2 via the capacitor 54, and the bit line / BL is performed by the logic determination reference voltage setting signal φ REFS1 via the capacitor 55.
【００７７】ここに、図１２は、この第３実施例のセル
フ・リフレッシュ・モード時の動作を説明するための波
形図であり、例えば、メモリセル２が選択された場合を
示しており、図１２Ａはメモリセル２がＨレベル
（「１」）を記憶している場合におけるセルノード４７
の電位、ビット線ＢＬ、／ＢＬの電位、論理判定基準電
圧ＶＤを示している。FIG. 12 is a waveform diagram for explaining the operation in the self-refresh mode of the third embodiment, showing, for example, the case where the memory cell 2 is selected. 12A is a cell node 47 when the memory cell 2 stores H level (“1”).
, The potentials of the bit lines BL and / BL, and the logic determination reference voltage VD.
【００７８】また、図１２Ｂは論理判定基準電圧設定信
号φREFS1、図１２Ｃは論理判定基準電圧設定信号φ
REFS2、図１２Ｄはワード線ＷＬの電位、図１２Ｅはメ
モリセル２がＬレベル（「０」）を記憶している場合に
おけるセルノード４７の電位、ビット線ＢＬ、／ＢＬの
電位、論理判定基準電圧ＶＤを示している。Further, FIG. 12B shows the logic judgment reference voltage setting signal φ REFS1 , and FIG. 12C shows the logic judgment reference voltage setting signal φ REFS1 .
REFS2 , FIG. 12D shows the potential of the word line WL, and FIG. 12E shows the potential of the cell node 47, the potential of the bit lines BL, / BL, the logic judgment reference voltage when the memory cell 2 stores the L level (“0”). VD is shown.
【００７９】即ち、この第３実施例においては、セルフ
・リフレッシュ・モード時、論理判定基準電圧設定信号
φREFS1、φREFS2＝「Ｈ」の状態において、ビット線Ｂ
Ｌ、／ＢＬは１／２・ＶＩＩにプリチャージされる。That is, in the third embodiment, in the self refresh mode, the bit line B in the state of the logic judgment reference voltage setting signals φ REFS1 , φ REFS2 = “H”.
L and / BL are precharged to 1/2 · VII.
【００８０】その後、論理判定基準電圧設定信号φ
REFS1がＨレベルからＬレベルとされ、論理判定基準電
圧設定信号φREFS2は「Ｈ」を維持し、ビット線／ＢＬ
の電位はキャパシタ５５を介して１／２・ＶＩＩよりも
低い電位ＶＤに引き下げられ、この電圧ＶＤが論理判定
基準電圧とされると共に、ビット線ＢＬの電位は１／２
・ＶＩＩに維持される。After that, the logic judgment reference voltage setting signal φ
REFS1 is changed from H level to L level, the logic judgment reference voltage setting signal φ REFS2 maintains “H”, and the bit line / BL
Is lowered to a potential VD lower than 1 / 2.VII via the capacitor 55, and this voltage VD is used as a logic determination reference voltage, and the potential of the bit line BL is 1/2.
-Maintained at VII.
【００８１】その後、ワード線ＷＬ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ４＝オンとされ、メモリセル２のデータ
が読み出され、ビット線ＢＬの電位はビット線プリチャ
ージ電圧である１／２・ＶＩＩから上昇し、ビット線／
ＢＬは論理判定基準電圧ＶＤを維持し、これらビット線
ＢＬ、／ＢＬの電位差がセンスアンプ４６によりセンス
される。After that, the word line WL = H level, nMO
The S transistor 4 is turned on, the data of the memory cell 2 is read, the potential of the bit line BL rises from 1/2 · VII which is the bit line precharge voltage, and the bit line /
BL maintains the logic determination reference voltage VD, and the potential difference between these bit lines BL and / BL is sensed by the sense amplifier 46.
【００８２】なお、ビット線／ＢＬに接続されているメ
モリセル、例えば、メモリセル２Ａが選択される場合に
は、論理判定基準電圧設定信号φREFS2がＨレベルから
Ｌレベルとされ、論理判定基準電圧設定信号φREFS1は
「Ｈ」を維持し、ビット線ＢＬの電位はキャパシタ５４
を介して１／２・ＶＩＩよりも低い電位ＶＤに引き下げ
られ、この電圧ＶＤが論理判定基準電圧とされると共
に、ビット線／ＢＬの電位は１／２・ＶＩＩに維持され
る。When the memory cell connected to the bit line / BL, for example, the memory cell 2A is selected, the logic judgment reference voltage setting signal φ REFS2 is changed from the H level to the L level, and the logic judgment reference is set. The voltage setting signal φ REFS1 maintains “H”, and the potential of the bit line BL is the capacitor 54.
To a potential VD lower than 1 / 2.VII, this voltage VD is used as a logic determination reference voltage, and the potential of the bit line / BL is maintained at 1 / 2.VII.
【００８３】ここに、この第３実施例においても、電源
電圧供給回路２８が設けられているので、第１実施例の
場合と同様に、通常動作モード時には、外部電源電圧Ｖ
ＣＣを内部回路に供給し、セルフ・リフレッシュ・モー
ド時には、降圧電圧ＶＩＩを内部回路に供給することが
できる。Since the power supply voltage supply circuit 28 is provided in the third embodiment as well, the external power supply voltage V is supplied in the normal operation mode as in the first embodiment.
CC can be supplied to the internal circuit, and the step-down voltage VII can be supplied to the internal circuit in the self refresh mode.
【００８４】したがって、この第３実施例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第３実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。Therefore, according to this third embodiment as well,
In the self-refresh mode, the step-down voltage VII is supplied only to the self-refresh circuit 15, so that the power consumption can be reduced as compared with the conventional DRAM shown in FIG. When used in a portable device such as a personal computer of a portable type, the convenience of the portable device can be improved.
【００８５】また、この第３実施例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができ、この点からしても、消
費電力の低減化を図ることができる。Further, according to the third embodiment as well, since the power consumption can be reduced as compared with the conventional example, the operating environment such as noise in the chip can be improved as compared with the conventional example. Therefore, the refresh cycle can be made longer than that of the conventional example, and also from this point, the power consumption can be reduced.
【００８６】また、この第３実施例においては、セルフ
・リフレッシュ・モード時には、論理判定基準電圧は１
／２・ＶＩＩよりも低い電圧ＶＤとなるようにされてい
るので、第２実施例の場合と同様に、ソフトエラー耐圧
の向上を図ることができる。In the third embodiment, the logic judgment reference voltage is 1 in the self refresh mode.
Since the voltage VD is lower than / 2 · VII, the soft error withstand voltage can be improved as in the case of the second embodiment.
【００８７】なお、この第３実施例においても、第２実
施例の場合と同様に、電源電圧供給回路２８を設けるこ
となく、図１１に示す電源線５０は、外部電源電圧ＶＣ
Ｃのみを供給するように構成することも可能である。Also in the third embodiment, as in the second embodiment, the power supply line 50 shown in FIG. 11 is connected to the external power supply voltage VC without providing the power supply voltage supply circuit 28.
It is also possible to supply only C.
【００８８】この場合には、セルフ・リフレッシュ・モ
ード時、消費電力の低減化を図ることはできないが、第
１実施例の場合と同様に、ソフトエラー耐圧の向上を図
ることはできると共に、セルフ・リフレッシュ周期を、
たとえば、図１０に示すように、従来の場合（１６μ
ｓ）の２倍の３２μｓにすることができる。In this case, power consumption cannot be reduced in the self-refresh mode, but as with the case of the first embodiment, the soft error withstand voltage can be improved and the self-error can be improved.・ Refresh cycle
For example, as shown in FIG.
It can be 32 μs, which is twice as large as that in s).
【００８９】第４実施例・・図１３〜図１８ 図１３は本発明の第４実施例の要部を示すブロック図で
あり、この第４実施例は、電源電圧供給回路５７を設
け、その他については、図１９に示す従来のＤＲＡＭと
同様に構成したものである。Fourth Embodiment ... FIG. 13 to FIG. 18 FIG. 13 is a block diagram showing an essential part of a fourth embodiment of the present invention. In the fourth embodiment, a power supply voltage supply circuit 57 is provided and other parts are provided. Is configured similarly to the conventional DRAM shown in FIG.
【００９０】この電源電圧供給回路５７は、通常動作モ
ード時には、外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＡを内部回路に供給し、セルフ・リフレッシュ
・モード時には、外部電源電圧ＶＣＣを降圧してなる降
圧電圧ＶＩＩよりも更に低い降圧電圧ＶＩＩＢを内部回
路に供給するというものである。This power supply voltage supply circuit 57 supplies the step-down voltage VIIA obtained by stepping down the external power supply voltage VCC to the internal circuit in the normal operation mode, and drops the external power supply voltage VCC in the self refresh mode. The step-down voltage VIIB that is lower than the step-down voltage VII is supplied to the internal circuit.
【００９１】もっとも、通常動作モード時、選択された
ワード線に対しては、昇圧回路（図示せず）を介して降
圧電圧ＶＩＩＡよりも高い電圧が供給され、セルフ・リ
フレッシュ・モード時においても、選択されたワード線
に対しては、昇圧回路を介して降圧電圧ＶＩＩＢよりも
高い電圧が供給される。However, in the normal operation mode, a voltage higher than the step-down voltage VIIA is supplied to the selected word line through the step-up circuit (not shown), and even in the self-refresh mode, A voltage higher than the step-down voltage VIIB is supplied to the selected word line via the step-up circuit.
【００９２】ここに、電源電圧供給回路５７は、図１４
にそのブロック図を示すように構成されている。図中、
５８は通常動作モード時には基準電圧ＶREFAを発生し、
セルフ・リフレッシュ・モード時には基準電圧ＶREFAよ
りも低電圧の基準電圧ＶREFBを発生する基準電圧発生回
路である。Here, the power supply voltage supply circuit 57 is shown in FIG.
The block diagram is shown in FIG. In the figure,
Reference numeral 58 generates a reference voltage V REFA in the normal operation mode,
The reference voltage generating circuit generates a reference voltage V REFB lower than the reference voltage V REFA in the self-refresh mode.
【００９３】また、φselfは基準電圧発生回路５８を制
御するセルフ・リフレッシュ検出信号であり、通常動作
モード時は、Ｌレベルとされ、セルフ・リフレッシュ時
はＨレベルとされる。Further, φself is a self-refresh detection signal for controlling the reference voltage generating circuit 58, which is set to L level in the normal operation mode and set to H level in the self-refresh.
【００９４】また、５９は通常動作モード時には基準電
圧発生回路５８から出力される基準電圧ＶREFAに従って
外部電源電圧ＶＣＣを降圧してなる降圧電圧ＶＩＩＡ
（＝Ｖ REFA）を発生し、セルフ・リフレッシュ・モード
時には基準電圧発生回路５８から出力される基準電圧Ｖ
REFBに従って外部電源電圧ＶＣＣを降圧してなる降圧電
圧ＶＩＩＢ（＝ＶREFB）を発生する降圧回路である。Reference numeral 59 is a reference voltage in the normal operation mode.
Reference voltage V output from the pressure generation circuit 58REFAAccording to
Step-down voltage VIIA obtained by stepping down external power supply voltage VCC
(= V REFA) Occurs and self-refresh mode
Sometimes the reference voltage V output from the reference voltage generation circuit 58
REFBAccording to the step-down voltage of the external power supply voltage VCC
Pressure VIIB (= VREFB) Is a step-down circuit.
【００９５】ここに、基準電圧発生回路５８は、図１５
に示すように構成されている。図中、６１〜６４はイン
バータ、６５はＮＯＲ回路、６６はロング・チャネルの
エンハンスメント形のｐＭＯＳトランジスタ、６７〜６
９はノーマル・チャネルのエンハンスメント形のｐＭＯ
Ｓトランジスタである。The reference voltage generating circuit 58 is shown in FIG.
It is configured as shown in. In the figure, 61 to 64 are inverters, 65 is a NOR circuit, 66 is a long channel enhancement type pMOS transistor, and 67 to 6
9 is a normal channel enhancement type pMO
It is an S transistor.
【００９６】また、７０〜７２はノーマル・チャネルの
エンハンスメント形のｎＭＯＳトランジスタ、７３〜７
５はロング・チャネルのエンハンスメント形のｎＭＯＳ
トランジスタ、７６〜７８はディプリーション形のｎＭ
ＯＳトランジスタである。Reference numerals 70 to 72 denote normal channel enhancement type nMOS transistors, and 73 to 7
5 is a long channel enhancement type nMOS
Transistors, 76-78 are depletion type nM
It is an OS transistor.
【００９７】ここに、ｎＭＯＳトランジスタ７６、７３
で、ｎＭＯＳトランジスタ７６を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７３を負荷電流源とするソースホロ
ア回路が構成されている。Here, nMOS transistors 76 and 73
, The nMOS transistor 76 is a driving transistor,
A source follower circuit using the MOS transistor 73 as a load current source is configured.
【００９８】また、ｎＭＯＳトランジスタ７７、７４
で、ｎＭＯＳトランジスタ７７を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７４を負荷電流源とするソースホロ
ア回路が構成されている。In addition, nMOS transistors 77 and 74
, NMOS transistor 77 is a drive transistor, n
A source follower circuit using the MOS transistor 74 as a load current source is configured.
【００９９】また、ｎＭＯＳトランジスタ７８、７５
で、ｎＭＯＳトランジスタ７８を駆動トランジスタ、ｎ
ＭＯＳトランジスタ７５を負荷電流源とするソースホロ
ア回路が構成されている。In addition, nMOS transistors 78 and 75
, The nMOS transistor 78 is a driving transistor,
A source follower circuit using the MOS transistor 75 as a load current source is configured.
【０１００】この基準電圧発生回路５８においては、セ
ルフ・リフレッシュ検出信号φself＝Ｌレベルの場合、
図１６に示すように、インバータ６１の出力＝Ｈレベ
ル、インバータ６２の出力＝Ｌレベル、インバータ６３
の出力＝Ｈレベル、ＮＯＲ回路６５の出力＝Ｌレベル、
インバータ６４の出力＝Ｈレベルとなり、ｐＭＯＳトラ
ンジスタ６７〜６９＝オフとされる。In the reference voltage generating circuit 58, when the self-refresh detection signal φself = L level,
As shown in FIG. 16, the output of the inverter 61 = H level, the output of the inverter 62 = L level, the inverter 63
Output = H level, NOR circuit 65 output = L level,
The output of the inverter 64 becomes H level, and the pMOS transistors 67 to 69 are turned off.
【０１０１】したがって、エンハンスメント形のｎＭＯ
Ｓトランジスタ７０〜７２のスレッショルド電圧をＶ
THn、ディプリーション形のｎＭＯＳトランジスタ７６
〜７８のスレッショルド電圧をＶTHdとすると、この場
合には、基準電圧ＶREFAとして、ＶREFA＝３ＶTHn＋３
｜ＶTHd｜を得ることができる。Therefore, the enhancement type nMO
Set the threshold voltage of the S transistors 70 to 72 to V
THn , depletion type nMOS transistor 76
Assuming that the threshold voltage of ~ 78 is V THd , in this case, V REFA = 3V THn +3 as the reference voltage V REFA.
| V THd | can be obtained.
【０１０２】また、セルフ・リフレッシュ検出信号φse
lf＝Ｈレベルの場合、図１７に示すように、インバータ
６１の出力＝Ｌレベル、インバータ６２の出力＝Ｈレベ
ル、インバータ６３の出力＝Ｌレベル、ＮＯＲ回路６５
の出力＝Ｌレベル、インバータ６４の出力＝Ｈレベルと
なる。Further, the self refresh detection signal φse
When lf = H level, as shown in FIG. 17, the output of the inverter 61 = L level, the output of the inverter 62 = H level, the output of the inverter 63 = L level, and the NOR circuit 65.
Output = L level, and the output of the inverter 64 = H level.
【０１０３】したがって、この場合には、ｐＭＯＳトラ
ンジスタ６７＝オフ、ｐＭＯＳトランジスタ６８、６９
＝オンとされ、基準電圧ＶREFBとして、ＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を得ることができる。Therefore, in this case, pMOS transistor 67 = off, pMOS transistors 68 and 69.
= ON, and the reference voltage V REFB is V REFB = 2V
THn +2 | V THd | can be obtained.
【０１０４】なお、セルフ・リフレッシュ検出信号φse
lfがＨレベルからＬレベルになる場合、即ち、通常動作
モードからセルフ・リフレッシュ・モードに移行する場
合、ＮＯＲ回路６５から正のワン・ショット・パルスが
発生される。The self refresh detection signal φse
When lf changes from the H level to the L level, that is, when the normal operation mode shifts to the self refresh mode, the NOR circuit 65 generates a positive one-shot pulse.
【０１０５】この結果、インバータ６４から負のワン・
ショット・パルスが出力され、ｐＭＯＳトランジスタ６
７は一時的にオン状態とされ、ノード７９の電位は急速
に３ＶTHnに上昇し、基準電圧はＶREFB＝２ＶTHn＋２｜
ＶTHd｜からＶREFA＝３ＶTHn＋３｜ＶTHd｜に急速に変
化する。As a result, a negative one
Shot pulse is output and pMOS transistor 6
7 is temporarily turned on, the potential of the node 79 rapidly rises to 3V THn , and the reference voltage is V REFB = 2V THn +2 |
There is a rapid change from V THd | to V REFA = 3V THn +3 | V THd |.
【０１０６】したがって、セルフ・リフレッシュ・モー
ドから通常動作モードに移行する場合、通常動作モード
時に必要とされる電流を、ただちに、内部回路に供給す
ることができ、この結果、高速化を妨げる遅延が生じる
ことが防止される。Therefore, when shifting from the self-refresh mode to the normal operation mode, the current required in the normal operation mode can be immediately supplied to the internal circuit, and as a result, there is a delay which hinders speeding up. It is prevented from occurring.
【０１０７】また、降圧回路５９は、図１８に示すよう
に、定電圧回路で構成されている。図中、８１は差動増
幅回路、８２はレギュレータをなすエンハンスメント形
のｐＭＯＳトランジスタである。The step-down circuit 59 is composed of a constant voltage circuit, as shown in FIG. In the figure, 81 is a differential amplifier circuit, and 82 is an enhancement type pMOS transistor which forms a regulator.
【０１０８】この降圧回路５９は、通常動作モード時に
は、降圧電圧ＶＩＩＡとして、基準電圧ＶREFAと同一電
圧であるＶREFA＝３ＶTHn＋３｜ＶTHd｜を出力し、セル
フ・リフレッシュ・モード時には、降圧電圧ＶＩＩＢと
して、基準電圧ＶREFBと同一電圧であるＶREFB＝２Ｖ
THn＋２｜ＶTHd｜を出力するというものである。This step-down circuit 59 outputs V REFA = 3V THn +3 | V THd | which is the same voltage as the reference voltage V REFA as the step-down voltage VIIA in the normal operation mode, and step-down in the self refresh mode. As the voltage VIIB, V REFB = 2V which is the same voltage as the reference voltage V REFB
THn +2 | V THd | is output.
【０１０９】ここに、この第４実施例によれば、通常動
作モード時には、外部から供給される外部電源電圧ＶＣ
Ｃを降圧してなる降圧電圧ＶＩＩＡを内部回路に供給
し、セルフ・リフレッシュ・モード時には、外部電源電
圧ＶＣＣを降圧してなる降圧電圧ＶＩＩよりも更に低い
降圧電圧ＶＩＩＢが内部回路に供給される。According to the fourth embodiment, the external power supply voltage VC supplied from the outside is supplied in the normal operation mode.
The step-down voltage VIIA obtained by stepping down C is supplied to the internal circuit, and in the self refresh mode, the step-down voltage VIIB lower than the step-down voltage VII obtained by stepping down the external power supply voltage VCC is supplied to the internal circuit.
【０１１０】このように、この第４実施例によっても、
セルフ・リフレッシュ・モード時、セルフ・リフレッシ
ュ回路１５にのみ、降圧電圧ＶＩＩを供給するという図
１９に示す従来のＤＲＡＭよりも消費電力の低減化を図
ることができ、この第４実施例をラップトップ型のパー
ソナル・コンピュータ等の携帯機器に使用する場合に
は、かかる携帯機器の利便性の向上を図ることができ
る。Thus, according to the fourth embodiment as well,
In the self-refresh mode, the power consumption can be reduced as compared with the conventional DRAM shown in FIG. 19 in which only the self-refresh circuit 15 is supplied with the step-down voltage VII. When used in a portable device such as a personal computer of a portable type, the convenience of the portable device can be improved.
【０１１１】また、この第４実施例によっても、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができ、リフレッシュ周期を従来例の
場合よりも長くすることができる。Further, according to the fourth embodiment as well, since the power consumption can be reduced more than the conventional example, the operating environment such as noise in the chip can be improved more than the conventional example. Therefore, the refresh cycle can be made longer than that in the conventional example.
【０１１２】なお、この第４実施例においては、メモリ
セルアレイ部１を図２に示すように構成する場合には、
セルフ・リフレッシュ・モード時における論理判定基準
電圧をＶＩＩＢ−１／２・ＶＩＩＡとすることができ、
図６又は図１１に示すように構成する場合には、セルフ
・リフレッシュ・モード時における論理判定基準電圧を
１／２・ＶＩＩ以下とすることができるので、このよう
にする場合には、ソフトエラー耐圧の向上を図ることが
できる。In the fourth embodiment, when the memory cell array section 1 is constructed as shown in FIG.
The logic judgment reference voltage in the self refresh mode can be VIIB-1 / 2.VIIA,
In the case of the configuration shown in FIG. 6 or FIG. 11, the logic judgment reference voltage in the self-refresh mode can be set to ½ · VII or less. The breakdown voltage can be improved.
【０１１３】[0113]
【発明の効果】本発明によれば、電源電圧供給回路を、
セルフ・リフレッシュ・モード時、通常動作モード時の
場合よりも低い電源電圧を情報読み書き回路及びセルフ
・リフレッシュ回路の両回路部に供給するように構成す
るとしたことにより、従来例以上の消費電力の低減化を
図ることができ、この結果、本発明をラップトップ型の
パーソナル・コンピュータ等の携帯機器に使用する場合
には、バックアップ用のバッテリーの使用可能時間を長
くすることができるので、かかる携帯機器の利便性の向
上を図ることができると共に、本発明によれば、このよ
うに、従来例以上の消費電力の低減化を図ることができ
ることから、チップ内のノイズ等の動作環境を従来例以
上に良くすることができるので、リフレッシュ周期を従
来例の場合よりも長くすることができ、この点からして
も、消費電力の低減化を図ることができる。According to the present invention, the power supply voltage supply circuit is
In the self-refresh mode, the power supply voltage that is lower than that in the normal operation mode is supplied to both the information read / write circuit and the self-refresh circuit. As a result, when the present invention is used in a portable device such as a laptop personal computer, the usable time of the backup battery can be lengthened, so that such portable device can be used. In addition to improving the convenience of the system, according to the present invention, it is possible to reduce the power consumption more than the conventional example. Therefore, the refresh cycle can be set longer than that of the conventional example. It is possible to achieve the reduction.
【図１】本発明の第１実施例の要部を示すブロック図で
ある。FIG. 1 is a block diagram showing a main part of a first embodiment of the present invention.
【図２】本発明の第１実施例が設けているメモリセルア
レイ部の一部分を示す回路図である。FIG. 2 is a circuit diagram showing a part of a memory cell array portion provided in the first embodiment of the present invention.
【図３】本発明の第１実施例の通常動作モード時のビッ
ト線プリチャージ電圧とセルフ・リフレッシュ・モード
時のビット線プリチャージ電圧との関係を示す図であ
る。FIG. 3 is a diagram showing a relationship between a bit line precharge voltage in a normal operation mode and a bit line precharge voltage in a self refresh mode according to the first embodiment of the present invention.
【図４】本発明の第１実施例が設けているセルフ・リフ
レッシュ・モード時に使用するビット線プリチャージ電
圧発生回路を構成する２個の抵抗の抵抗値が同一の場合
における通常動作モード時のビット線プリチャージ電圧
とセルフ・リフレッシュ・モード時のビット線プリチャ
ージ電圧との関係を示す図である。FIG. 4 is a diagram illustrating a case where a resistance value of two resistors forming a bit line precharge voltage generation circuit used in a self refresh mode provided in the first embodiment of the present invention is the same in a normal operation mode; FIG. 6 is a diagram showing a relationship between a bit line precharge voltage and a bit line precharge voltage in a self refresh mode.
【図５】本発明の第１実施例のセルフ・リフレッシュ・
モード時の動作を説明するための波形図である。FIG. 5 is a self-refreshing circuit according to the first embodiment of the present invention.
It is a waveform diagram for explaining the operation in the mode.
【図６】本発明の第２実施例の要部を示す回路図であ
る。FIG. 6 is a circuit diagram showing a main part of a second embodiment of the present invention.
【図７】本発明の第２実施例のセルフ・リフレッシュ・
モード時の動作を説明するための波形図である。FIG. 7 is a self-refreshing circuit according to the second embodiment of the present invention.
It is a waveform diagram for explaining the operation in the mode.
【図８】本発明の第２実施例が設ける電源電圧供給回路
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合の通常動作モード時に
おける論理判定基準電圧とセルフ・リフレッシュ・モー
ド時における論理判定基準電圧との関係を示す図であ
る。FIG. 8 is a logic judgment reference in a normal operation mode in the case where the power supply line shown in FIG. 6 is configured to supply only the external power supply voltage without providing the power supply voltage supply circuit provided in the second embodiment of the present invention. FIG. 6 is a diagram showing a relationship between a voltage and a logic judgment reference voltage in a self refresh mode.
【図９】本発明の第２実施例が設ける電源電圧供給回路
を設けることなく、図６に示す電源線は外部電源電圧の
みを供給するように構成した場合のセルノードの電位変
化を示す図である。FIG. 9 is a diagram showing a potential change of a cell node when the power supply line shown in FIG. 6 is configured to supply only an external power supply voltage without providing a power supply voltage supply circuit provided in the second embodiment of the present invention. is there.
【図１０】本発明の第２実施例が設ける電源電圧供給回
路を設けることなく、図６に示す電源線は外部電源電圧
のみを供給するように構成した場合のセルフ・リフレッ
シュ・モードを示す波形図である。10 is a waveform showing a self-refresh mode in the case where the power supply line shown in FIG. 6 is configured to supply only the external power supply voltage without providing the power supply voltage supply circuit provided in the second embodiment of the present invention. It is a figure.
【図１１】本発明の第３実施例の要部を示す回路図であ
る。FIG. 11 is a circuit diagram showing a main part of a third embodiment of the present invention.
【図１２】本発明の第３実施例のセルフ・リフレッシュ
・モード時の動作を説明するための波形図である。FIG. 12 is a waveform chart for explaining the operation in the self refresh mode of the third embodiment of the present invention.
【図１３】本発明の第４実施例の要部を示すブロック図
である。FIG. 13 is a block diagram showing a main part of a fourth embodiment of the present invention.
【図１４】本発明の第４実施例が設ける電源電圧供給回
路を示すブロック図である。FIG. 14 is a block diagram showing a power supply voltage supply circuit provided in a fourth embodiment of the present invention.
【図１５】本発明の第４実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路を示す回路図である。FIG. 15 is a circuit diagram showing a reference voltage generation circuit which constitutes a power supply voltage supply circuit provided in a fourth embodiment of the present invention.
【図１６】本発明の第４実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路の動作を説明するための
回路図である。FIG. 16 is a circuit diagram for explaining the operation of a reference voltage generation circuit that constitutes a power supply voltage supply circuit provided in a fourth embodiment of the present invention.
【図１７】本発明の第４実施例が設ける電源電圧供給回
路を構成する基準電圧発生回路の動作を説明するための
回路図である。FIG. 17 is a circuit diagram for explaining the operation of a reference voltage generation circuit which constitutes a power supply voltage supply circuit provided in a fourth embodiment of the present invention.
【図１８】本発明の第４実施例が設ける電源電圧供給回
路を構成する降圧回路を示す回路図である。FIG. 18 is a circuit diagram showing a step-down circuit that constitutes a power supply voltage supply circuit provided in a fourth embodiment of the present invention.
【図１９】従来のＤＲＡＭの一例の要部を示すブロック
図である。FIG. 19 is a block diagram showing a main part of an example of a conventional DRAM.
【図２０】図１９に示すＤＲＡＭの通常動作モードを示
す波形図である。20 is a waveform chart showing a normal operation mode of the DRAM shown in FIG.
【図２１】図１９に示すＤＲＡＭのセルフ・リフレッシ
ュ・モードを示す波形図である。21 is a waveform diagram showing a self-refresh mode of the DRAM shown in FIG.
【図２２】従来のＤＲＡＭの他の例の要部を示すブロッ
ク図である。FIG. 22 is a block diagram showing a main part of another example of a conventional DRAM.
１５ セルフ・リフレッシュ回路 ２８ 電源電圧供給回路 15 Self refresh circuit 28 Power supply voltage supply circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 長尾 光洋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 新実 正博 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takaaki Furuyama 2-1844, Kozoji-cho, Kasugai-shi, Aichi Prefecture Fujitsu Vielle SII Co., Ltd. (72) Inventor Mitsuhiro Nagao 2-844-1, Kozoji-cho, Kasugai-shi, Aichi Fujitsu (72) Inventor Masahiro Niimi 2-1844 Kozoji-cho, Kasugai-shi, Aichi FUJITSU VIEL-SI Co., Ltd.
Claims (10)
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有する
ダイナミックＲＡＭにおいて、 前記電源電圧供給回路は、セルフ・リフレッシュ・モー
ド時、通常動作モード時よりも低い電源電圧を前記デー
タ読み書き回路及び前記セルフ・リフレッシュ回路に供
給するように構成されていることを特徴とするダイナミ
ックＲＡＭ。1. A plurality of dynamic memory cells, a data read / write circuit for reading / writing data, a self-refresh circuit for self-refreshing the data held in the plurality of memory cells, the data read / write circuit, and In a dynamic RAM having a power supply voltage supply circuit for supplying a power supply voltage to the self-refresh circuit, the power supply voltage supply circuit supplies the power supply voltage lower in the self-refresh mode than in the normal operation mode to the data read / write circuit. And a dynamic RAM configured to supply the self-refresh circuit.
用する対をなす第１、第２のビット線を前記通常動作モ
ード時に供給される電源電圧の２分の１の電圧にプリチ
ャージするための第１のビット線プリチャージ電圧発生
回路と、 前記第１、第２のビット線を前記セルフ・リフレッシュ
・モード時に供給される電源電圧の２分の１よりも低い
電圧にプリチャージするための第２のビット線プリチャ
ージ電圧発生回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記通常動作モード
時に供給される電源電圧の２分の１の電圧にプリチャー
ジし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
セルフ・リフレッシュ・モード時に供給される電源電圧
の２分の１よりも低い電圧にプリチャージするように構
成されていることを特徴とする請求項１記載のダイナミ
ックＲＡＭ。2. A pair of first and second bit lines used for reading data from the memory cell are precharged to a voltage half the power supply voltage supplied in the normal operation mode. And a first bit line precharge voltage generating circuit for precharging the first and second bit lines to a voltage lower than one half of the power supply voltage supplied in the self refresh mode. A second bit line precharge voltage generating circuit is provided, and at the time of bit line precharge in the normal operation mode, the first and second bit lines are halved of the power supply voltage supplied in the normal operation mode. 1 is precharged, and the first and second bit lines are precharged in the self refresh mode during the bit line precharge in the self refresh mode. Dynamic RAM according to claim 1, wherein a voltage lower than one half of the supply voltage supplied at the time of de-configured to pre-charge.
用する対をなす第１、第２のビット線を前記通常動作モ
ード時に供給される電源電圧の２分の１の電圧又は前記
セルフ・リフレッシュ・モード時に供給される電源電圧
の２分の１の電圧にプリチャージするためのビット線プ
リチャージ電圧発生回路と、 前記第１、第２のビット線にそれぞれ接続された第１、
第２のキャパシタを介して前記第１、第２のビット線の
電荷を引き抜く電荷引抜回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記通常動作モード
時に供給される電源電圧の２分の１の電圧にプリチャー
ジし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
セルフ・リフレッシュ・モード時に供給される電源電圧
の２分の１の電圧にプリチャージした後、前記第１、第
２のビット線の電荷を引き抜き、前記第１、第２のビッ
ト線の電圧を前記セルフ・リフレッシュ・モード時に供
給される電源電圧の２分の１よりも低い電圧に設定する
ように構成されていることを特徴とする請求項１記載の
ダイナミックＲＡＭ。3. A pair of first and second bit lines used for reading data from the memory cell, which is half the power supply voltage supplied in the normal operation mode or the self-refresh. A bit line precharge voltage generation circuit for precharging to a voltage half the power supply voltage supplied in the mode, and first and second bit lines connected to the first and second bit lines, respectively.
A charge extracting circuit for extracting charges from the first and second bit lines via a second capacitor is provided, and when the bit line is precharged in the normal operation mode, the first and second bit lines are connected to each other. Precharging to half the power supply voltage supplied in the normal operation mode, and during the bit line precharge in the self refresh mode, the first and second bit lines are subjected to the self refresh operation. After precharging to half the power supply voltage supplied in the mode, the charges of the first and second bit lines are extracted, and the voltages of the first and second bit lines are self-refreshed. The dynamic RAM according to claim 1, wherein the dynamic RAM is configured to be set to a voltage lower than one half of the power supply voltage supplied in the mode.
用する対をなす第１、第２のビット線を前記通常動作モ
ード時に供給される電源電圧の２分の１の電圧又は前記
セルフ・リフレッシュ・モード時に供給される電源電圧
の２分の１の電圧にプリチャージするためのビット線プ
リチャージ電圧発生回路と、 前記第１のビット線に接続された第１のキャパシタを介
して前記第１のビット線の電荷を引き抜く第１の電荷引
抜回路と、 前記第２のビット線に接続された第２のキャパシタを介
して前記第２のビット線の電荷を引き抜く第２の電荷引
抜回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記通常動作モード
時に供給される電源電圧の２分の１の電圧にプリチャー
ジし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
セルフ・リフレッシュ・モード時に供給される電源電圧
の２分の１の電圧にプリチャージした後、前記第１、第
２のビット線のうち、選択されたメモリセルが接続され
ていない側のビット線の電荷を引き抜き、前記第１、第
２のビット線のうち、選択されたメモリセルが接続され
ていない側のビット線の電圧を前記セルフ・リフレッシ
ュ・モード時に供給される電源電圧の２分の１よりも低
い電圧に設定するように構成されていることを特徴とす
る請求項１記載のダイナミックＲＡＭ。4. The pair of first and second bit lines used for reading data from the memory cell is supplied with half the power supply voltage in the normal operation mode or the self-refresh. A bit line precharge voltage generation circuit for precharging to a voltage that is one half of the power supply voltage supplied in the mode, and the first capacitor via the first capacitor connected to the first bit line. A first charge extraction circuit for extracting the electric charge of the bit line and a second charge extraction circuit for extracting the electric charge of the second bit line via a second capacitor connected to the second bit line. When the bit line is precharged in the normal operation mode, the first and second bit lines are precharged to a voltage that is half the power supply voltage supplied in the normal operation mode. At the time of precharging the bit line in the rough refresh mode, the first and second bit lines are precharged to half the power supply voltage supplied in the self refresh mode, and then the first bit line is precharged. Of the first and second bit lines, the charge of the bit line on the side to which the selected memory cell is not connected is extracted, and the selected memory cell of the first and second bit lines is connected. 2. The dynamic RAM according to claim 1, wherein the voltage of the bit line on the non-existing side is set to a voltage lower than one half of the power supply voltage supplied in the self refresh mode. .
線に接続された抵抗素子と、一端を前記電源線に接続さ
れた第１のスイッチ素子と、 前記抵抗素子の他端及び前記第１のスイッチ素子の他端
と接地との間に、順に、順方向に直列に接続された第
１、第２・・・第ｎの一方向性素子（但し、ｎ＝２以上
の整数）と、 一端を前記第１の一方向性素子の一端に接続され、他端
を前記第１の一方向性素子の他端に接続された第２のス
イッチ素子と、 入力端を前記第１の一方向性素子の一端に接続されたデ
ィプリーション形のｎチャネル絶縁ゲート形電界効果ト
ランジスタを駆動トランジスタとする第１のソースホロ
ア回路と、 この第１のソースホロア回路を初段として縦列接続され
たディプリーション形のｎチャネル絶縁ゲート形電界効
果トランジスタを駆動トランジスタとする第２・・・第
ｍのソースホロア回路（但し、ｍ＝２以上の整数）と、 一端を前記一方向性素子の他端に接続され、他端を前記
第１のソースホロア回路の出力端に接続された第３のス
イッチ素子と、 前記通常動作モード時には、前記第１、第２、第３のス
イッチ素子を非導通状態とし、前記セルフ・リフレッシ
ュ・モード時には、前記第１のスイッチ素子を非導通状
態、前記第２、第３のスイッチ素子を導通状態とし、前
記セルフ・リフレッシュ・モードから前記通常動作モー
ドに移行する場合には、前記第１のスイッチ素子を一時
的に導通状態とする制御回路とを設け、 前記第ｍのソースホロア回路の出力端に基準電圧を得る
ようにされた基準電圧発生回路と、 定電圧回路からなり、外部電源電圧を降圧し、前記基準
電圧発生回路から出力される基準電圧と同一電圧の降圧
電圧を出力する降圧回路とを、 設けて構成されていることを特徴とする請求項１、２、
３又は４記載のダイナミックＲＡＭ。5. The power supply voltage supply circuit includes a resistance element having one end connected to a power supply line supplying an external power supply voltage supplied from the outside, and a first switch element having one end connected to the power supply line. , The first, second, ..., Nth unidirectional elements (in series) connected in series in the forward direction between the other end of the resistance element and the other end of the first switch element and ground. Where n is an integer of 2 or more), and a second switch element having one end connected to one end of the first unidirectional element and the other end connected to the other end of the first unidirectional element. A first source follower circuit having an input terminal connected to one end of the first unidirectional element as a drive transistor of a depletion type n-channel insulated gate field effect transistor, and the first source follower circuit. Depletion connected in cascade with the first stage as Second m-type source follower circuit (where m = an integer greater than or equal to 2) using a n-channel insulated gate field effect transistor of a rectangular shape as a driving transistor, and one end connected to the other end , A third switch element having the other end connected to the output end of the first source follower circuit, and the first, second, and third switch elements are made non-conductive in the normal operation mode, In the refresh mode, the first switch element is set to the non-conductive state, the second and third switch elements are set to the conductive state, and when the self-refresh mode is shifted to the normal operation mode, A control circuit for temporarily turning on the first switch element, and a reference voltage generation circuit adapted to obtain a reference voltage at an output end of the m-th source follower circuit; A step-down circuit which is composed of a constant voltage circuit and which steps down an external power supply voltage and outputs a step-down voltage having the same voltage as the reference voltage output from the reference voltage generation circuit is provided. Items 1, 2,
3. The dynamic RAM according to 3 or 4.
ハンスメント形の第１のｐチャネル絶縁ゲート形電界効
果トランジスタで構成され、 前記第１、第２、第３のスイッチ素子は、それぞれ、エ
ンハンスメント形の第２、第３、第４のｐチャネル絶縁
ゲート形電界効果トランジスタで構成され、 前記第１、第２・・・第ｍのソースホロア回路は、それ
ぞれ、エンハンスメント形のｎチャネル絶縁ゲート形電
界効果トランジスタからなる第１、第２・・・第ｍの負
荷電流源を備えて構成されていることを特徴とする請求
項５記載のダイナミックＲＡＭ。6. The resistance element is composed of an enhancement-type first p-channel insulated gate field effect transistor whose gate is grounded, and each of the first, second and third switching elements is an enhancement. Type second, third, and fourth p-channel insulated gate field effect transistors, and the first, second, ... Mth source follower circuits are enhancement type n-channel insulated gate field effect transistors, respectively. 6. The dynamic RAM according to claim 5, wherein the dynamic RAM is configured by including first, second, ... Mth load current sources each including an effect transistor.
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有し、 この電源電圧供給回路は、通常動作モード時及びセルフ
・リフレッシュ・モード時、同一電圧の電源電圧を前記
データ読み書き回路及び前記セルフ・リフレッシュ回路
に供給するように構成されるダイナミックＲＡＭにおい
て、 前記メモリセルからのデータの読出しに使用する対をな
す第１、第２のビット線を前記電源電圧の２分の１の電
圧にプリチャージするための第１のビット線プリチャー
ジ電圧発生回路と、 前記第１、第２のビット線を前記電源電圧の２分の１よ
りも低い電圧にプリチャージするための第２のビット線
プリチャージ電圧発生回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記電源電圧の２分
の１の電圧にプリチャージし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
電源電圧の２分の１よりも低い電圧にプリチャージする
ように構成されていることを特徴とするダイナミックＲ
ＡＭ。7. A plurality of dynamic memory cells, a data read / write circuit for reading / writing data, a self refresh circuit for self-refreshing the data held in the plurality of memory cells, the data read / write circuit, and A power supply voltage supply circuit for supplying a power supply voltage to the self-refresh circuit, wherein the power supply voltage supply circuit supplies the same power supply voltage to the data read / write circuit in the normal operation mode and the self-refresh mode. In a dynamic RAM configured to supply to the self-refresh circuit, a pair of first and second bit lines used for reading data from the memory cell is supplied with a voltage half the power supply voltage. A first bit line precharge voltage generation circuit for precharging to , A second bit line precharge voltage generation circuit for precharging the second bit line to a voltage lower than one half of the power supply voltage, and at the time of bit line precharge in the normal operation mode, , The first and second bit lines are precharged to a voltage that is half the power supply voltage, and the first and second bit lines are precharged during the bit line precharge in the self refresh mode. A dynamic R, which is configured to precharge to a voltage lower than one half of the power supply voltage.
AM.
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有し、 この電源電圧供給回路は、通常動作モード時及びセルフ
・リフレッシュ・モード時、同一電圧の電源電圧を前記
データ読み書き回路及び前記セルフ・リフレッシュ回路
に供給するように構成されるダイナミックＲＡＭにおい
て、 前記メモリセルからのデータの読出しに使用する対をな
す第１、第２のビット線を前記電源電圧の２分の１の電
圧にプリチャージするためのビット線プリチャージ電圧
発生回路と、 前記第１、第２のビット線にそれぞれ接続された第１、
第２のキャパシタを介して前記第１、第２のビット線の
電荷を引き抜く電荷引抜回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記電源電圧の２分
の１の電圧にプリチャージし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
電源電圧の２分の１の電圧にプリチャージした後、前記
第１、第２のビット線の電荷を引き抜き、前記第１、第
２のビット線の電圧を前記電源電圧の２分の１よりも低
い電圧に設定するように構成されていることを特徴とす
るダイナミックＲＡＭ。8. A plurality of dynamic memory cells, a data read / write circuit for reading / writing data, a self-refresh circuit for self-refreshing the data held in the plurality of memory cells, the data read / write circuit, and A power supply voltage supply circuit for supplying a power supply voltage to the self-refresh circuit, wherein the power supply voltage supply circuit supplies the same power supply voltage to the data read / write circuit in the normal operation mode and the self-refresh mode. In a dynamic RAM configured to supply to the self-refresh circuit, a pair of first and second bit lines used for reading data from the memory cell is supplied with a voltage half the power supply voltage. A bit line precharge voltage generation circuit for precharging to First respectively connected to the bit line,
A charge extracting circuit for extracting charges from the first and second bit lines via a second capacitor is provided, and when the bit line is precharged in the normal operation mode, the first and second bit lines are connected to each other. Precharge to half the power supply voltage, and precharge the first and second bit lines to half the power supply voltage during the bit line precharge in the self-refresh mode. After charging, the charge of the first and second bit lines is extracted, and the voltage of the first and second bit lines is set to a voltage lower than one half of the power supply voltage. Dynamic RAM that is characterized by
フレッシュするセルフ・リフレッシュ回路と、 前記データ読み書き回路及び前記セルフ・リフレッシュ
回路に電源電圧を供給する電源電圧供給回路とを有し、 この電源電圧供給回路は、通常動作モード時及びセルフ
・リフレッシュ・モード時、同一電圧の電源電圧を前記
データ読み書き回路及び前記セルフ・リフレッシュ回路
に供給するように構成されるダイナミックＲＡＭにおい
て、 前記第１のビット線に接続された第１のキャパシタを介
して前記第１のビット線の電荷を引き抜く第１の電荷引
抜回路と、 前記第２のビット線に接続された第２のキャパシタを介
して前記第２のビット線の電荷を引き抜く第２の電荷引
抜回路とを設け、 前記通常動作モード時におけるビット線プリチャージ時
には、前記第１、第２のビット線を前記電源電圧の２分
の１の電圧にプリチャージし、 前記セルフ・リフレッシュ・モード時におけるビット線
プリチャージ時には、前記第１、第２のビット線を前記
電源電圧の２分の１の電圧にプリチャージした後、前記
第１、第２ビット線のうち、選択されたメモリセルが接
続されていない側のビット線の電荷を引き抜き、前記第
１、第２ビット線のうち、選択されたメモリセルが接続
されていない側のビット線の電圧を前記セルフ・リフレ
ッシュ・モード時に供給される電源電圧の２分の１より
も低い電圧に設定するように構成されていることを特徴
とするダイナミックＲＡＭ。9. A plurality of dynamic memory cells, a data read / write circuit for reading / writing data, a self-refresh circuit for self-refreshing the data held in the plurality of memory cells, the data read / write circuit, and A power supply voltage supply circuit for supplying a power supply voltage to the self-refresh circuit, wherein the power supply voltage supply circuit supplies the same power supply voltage to the data read / write circuit in the normal operation mode and the self-refresh mode. In a dynamic RAM configured to supply to the self-refresh circuit, a first charge extraction circuit that extracts electric charge from the first bit line via a first capacitor connected to the first bit line. And the second capacitor via the second capacitor connected to the second bit line. A second charge extraction circuit for extracting the electric charge of the input line, and at the time of precharging the bit line in the normal operation mode, the first and second bit lines are set to a voltage half the power supply voltage. Precharging, and at the time of precharging the bit lines in the self-refresh mode, the first and second bit lines are precharged to a voltage half the power supply voltage, and then the first and second bit lines are precharged. Of the bit lines, the charge of the bit line on the side not connected to the selected memory cell is extracted, and the bit line on the side not connected to the selected memory cell of the first and second bit lines is extracted. A dynamic RAM characterized in that the voltage is set to a voltage lower than one half of a power supply voltage supplied in the self refresh mode.
ワード線のうち、選択されたワード線に対しては、周辺
回路に供給される電源電圧よりも高い電圧が供給される
ように構成されていることを特徴とする請求項１、２、
３、４、５、６、７、８又は９記載のダイナミックＲＡ
Ｍ。10. A structure in which a voltage higher than a power supply voltage supplied to a peripheral circuit is supplied to a selected word line among a plurality of word lines for selecting a memory cell in a row direction. Claims 1 and 2, characterized in that
Dynamic RA according to 3, 4, 5, 6, 7, 8 or 9
M.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386093A JP3358248B2 (en) | 1993-09-20 | 1993-09-20 | Dynamic RAM |
| US08/308,105 US5594699A (en) | 1993-09-20 | 1994-09-16 | DRAM with reduced electric power consumption |
| US08/726,168 US5867438A (en) | 1993-09-20 | 1996-10-04 | DRAM with reduced electric power consumption |
| US09/189,148 US6097658A (en) | 1993-09-20 | 1998-11-10 | DRAM with reduced electric power consumption |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JPH0785658A true JPH0785658A (en) | 1995-03-31 |
| JP3358248B2 JP3358248B2 (en) | 2002-12-16 |
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ID=16961710
Family Applications (1)
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|---|---|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100318618B1 (en) * | 1997-01-10 | 2002-02-19 | 아끼구사 나오유끼 | Semiconductor integrated circuit |
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1993
- 1993-09-20 JP JP23386093A patent/JP3358248B2/en not_active Expired - Lifetime
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| JP2011028814A (en) * | 2009-07-27 | 2011-02-10 | Sanyo Electric Co Ltd | Semiconductor integrated circuit |
| US8373499B2 (en) | 2009-07-27 | 2013-02-12 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having normal mode and self-refresh mode |
| JP2011081890A (en) * | 2009-09-08 | 2011-04-21 | Toshiba Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3358248B2 (en) | 2002-12-16 |
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