JPH0784965A - Method and apparatus for sequencing of processor of multiprocessor computer system - Google Patents

Abstract

PURPOSE: To maintain the processor order in a multiprocessor computer system. CONSTITUTION: A processor 22 snoops on a multiprocessor bus 28 for the external storage operation to a memory address of respective executed and non-saved loading memory instructions. In the case that the corresponding external storage operation is not detected, the processor 22 commits the result data value of the executed and non-saved loading memory instruction in a sequential program order to an architecture state. On the other hand, in the case that the corresponding external storage operation is detected, the result data value of the executed and non-saved loading memory instruction is discarded. Then, the processor 22 re-executes an instruction stream started from the loading memory instruction for causing external storage snooping detection.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、コンピュータ・システ
ムの分野に関する。更に詳細には、本発明は、マルチプ
ロセッサ・コンピュータ・システムにおいて、アウト・
オブ・オーダー（ｏｕｔ ｏｆ ｏｒｄｅｒ）命令を採
用するプロセッサ順序付け一貫性（ｐｒｏｃｅｓｓｏｒ
ｏｒｄｅｒｉｎｇ ｃｏｎｓｉｓｔｅｎｃｙ）を維持
することに関する。FIELD OF THE INVENTION This invention relates to the field of computer systems. More particularly, the present invention provides an out-of-process for a multiprocessor computer system.
Processor ordering processor that employs out of order instructions
maintaining the ordering consistency).

【０００２】[0002]

【従来の技術】典型的なマルチプロセッサ・コンピュー
タ・システムにおけるプロセッサ間通信は、一つ以上の
プロデューサ（ｐｒｏｄｕｃｅｒ）プロセッサと一つ以
上のコンシューマ（ｃｏｎｓｕｍｅｒ）プロセッサとの
間の情報転送としてモデル化されている。典型的なマル
チプロセッサ・コンピュータ・システムにおいては、プ
ロデューサ・プロセッサは、共有メモリ・サブシステム
に格納されたメッセージを介して情報をコンシューマ・
プロセッサへ転送する。Interprocessor communication in a typical multiprocessor computer system is modeled as the transfer of information between one or more producer processors and one or more consumer processors. There is. In a typical multiprocessor computer system, a producer processor consumes information via messages stored in a shared memory subsystem.
Transfer to processor.

【０００３】このようなマルチプロセッサ・システムに
おける各プロセッサは、メモリ・サブシステムを通して
コンシューマ・プロセッサへ流れる情報を一貫性のある
ものとするために、通常、一般的なプロセッサ順序付け
モデルに従わなければならない。プロセッサ順序付けモ
デルは、各コンシューマ・プロセッサが同じ順序でプロ
デューサ・プロセッサから格納を行うことが必要であ
る。Each processor in such a multiprocessor system must generally follow a common processor ordering model to make the information flowing through the memory subsystem to the consumer processors consistent. . The processor ordering model requires each consumer processor to store from the producer processor in the same order.

【０００４】たとえば、一般的なプロセッサ間通信トラ
ンザクションにおいては、プロデューサ・プロセッサ
は、メッセージ・データをメモリ・サブシステムに書き
込み、次いで、メッセージ・フラグをメモリ・サブシス
テムにセットして有効なメッセージ・データであること
を示す。各コンシューマ・プロセッサは、メッセージ・
フラグを読み、次いで、メッセージ・フラグが有効なデ
ータであることを示している場合には、メッセージ・デ
ータを読む。各コンシューマ・プロセッサが同じ順序で
プロデューサ・プロセッサから格納を行うことが必要で
あるプロセッサ順序付けモデルは、各コンシューマ・プ
ロセッサがメッセージ・フラグの格納の前にメッセージ
・データの格納を行うことを確実にする。このようなプ
ロセッサ順序付けモデルにより、メッセージ・フラグの
格納の前にメッセージ・データの格納が生じた場合に
は、各コンシューマ・プロセッサに有効メッセージ・デ
ータの読み取りを行わせる。For example, in a typical interprocessor communication transaction, the producer processor writes message data to the memory subsystem and then sets a message flag in the memory subsystem to make the valid message data valid. Is shown. Each consumer processor
Read the flag and then the message data if the message flag indicates that it is valid data. A processor ordering model that requires each consumer processor to store from the producer processor in the same order ensures that each consumer processor stores message data before storing message flags . Such a processor ordering model causes each consumer processor to read valid message data if message data storage occurs prior to message flag storage.

【０００５】マルチプロセッサ・システムにおける典型
的な従来のプロセッサは、イン・オーダー（ｉｎ−ｏｒ
ｄｅｒ）の命令を実行するパイプラインを備えている。
このようなイン・オーダーのプロセッサは、通常、命令
ストリームをフェッチし、命令ストリームをシーケンシ
ャルなプログラム順序に従って実行し、ロード及び格納
をシーケンシャルなプログラム順序に従ってディスパッ
チする。各コンシューマ・プロセッサは、ロード命令を
実行してメッセージ・フラグと共にメッセージ・データ
を同じ順序で読むので、このような命令ストリームのイ
ン・オーダーの処理により、マルチプロセッサ・システ
ムにおける各コンシューマ・プロセッサが、同じ順序で
プロデューサ・プロセッサから格納を行うことが確実に
なる。A typical conventional processor in a multiprocessor system is in-or.
der) instruction is executed.
Such an in-order processor typically fetches an instruction stream, executes the instruction stream according to a sequential program order, and dispatches loads and stores according to the sequential program order. Because each consumer processor executes load instructions and reads message data with message flags in the same order, such in-order processing of instruction streams causes each consumer processor in a multiprocessor system to It ensures that the store is done from the producer processor in the same order.

【０００６】プロセッサは、命令実行性能を改善するた
めに、アウト・オブ・オーダー命令を実行するパイプラ
インを備えることができる。このようなアウト・オブ・
オーダー・プロセッサは、命令ストリームをフェッチ
し、先にある未準備の命令より前に、命令ストリーム内
の準備済の命令を実行する。準備済の命令は、典型的に
は完全にアセンブルされたソース・データと利用可能な
実行資源を有する命令である。The processor may include a pipeline for executing out-of-order instructions to improve instruction execution performance. Like this out of
The order processor fetches the instruction stream and executes the prepared instructions in the instruction stream before any unprepared instructions that precede it. Prepared instructions are typically instructions that have fully assembled source data and available execution resources.

【０００７】プロセッサの命令実行パイプラインは、準
備済でない命令のためのソース・データをアセンブルし
ている間は停止しないので、このようなアウト・オブ・
オーダー実行は、プロセッサの性能を改善する。たとえ
ば、浮動点演算からのソース・データを待っている準備
済でない命令は、実行準備済の命令ストリームにおける
後の命令の実行を停止させることがない。[0007] The instruction execution pipeline of the processor does not stall while assembling source data for unprepared instructions, so such out-of-line
Order fulfillment improves processor performance. For example, an unprepared instruction waiting for source data from a floating point operation does not stop the execution of subsequent instructions in the instruction stream ready to execute.

【０００８】命令ストリーム中の命令は、アウト・オブ
・オーダーで実行されるので、アウト・オブ・オーダー
命令を実行するパイプラインを備えたプロセッサは、ア
ウト・オブ・オーダーの結果のデータを生成する。アウ
ト・オブ・オーダー・プロセッサは、命令の実行の後に
結果のデータを元のプログラムの順序とするために、並
び替え（ｒｅｏｒｄｅｒ）レジスタ・ファイルを備える
ことができる。Since the instructions in the instruction stream are executed out-of-order, a processor with a pipeline for executing out-of-order instructions produces data that is out-of-order. . The out-of-order processor may include a reorder register file to place the resulting data in the original program order after execution of the instruction.

【０００９】マルチプロセッサ・システムにおけるプロ
セッサによるアウト・オブ・オーダー命令の実行は、プ
ロセッサ順序付けモデルに違反する可能性がある。アウ
ト・オブ・オーダーのロード命令を実行するコンシュー
マ・プロセッサは、異なった順序でプロデューサ・プロ
セッサから格納することがある。Execution of out-of-order instructions by a processor in a multiprocessor system can violate the processor ordering model. Consumer processors that execute out-of-order load instructions may store from the producer processor in a different order.

【００１０】たとえば、メッセージ・データ用のロード
命令の前にメッセージ・フラグ用のロード命令を効率的
に実行するコンシューマ・プロセッサは、メッセージ・
フラグ用のロード命令の前にメッセージ・データ用のロ
ード命令を実行するコンシューマ・プロセッサとは異な
った順序のメッセージ・データ及びメッセージ・フラグ
に対するプロデューサ・プロセッサの格納を監視する。For example, a consumer processor that efficiently executes a load instruction for message flags before a load instruction for message data is
Monitor the producer processor's storage of message data and message flags out of order with the consumer processor executing the load instruction for message data before the load instruction for flag.

【００１１】このようなプロセッサ順序付けモデルの違
反により、コンシューマ・プロセッサが異なったメッセ
ージ・データを読む可能性がある。コンシューマ・プロ
セッサの一つは、プロデューサ・プロセッサがメッセー
ジ・データを格納する前に、メッセージ・データをロー
ドする可能性があり、また、プロデューサ・プロセッサ
がメッセージ・フラグを格納した後に、メッセージ・フ
ラグをロードする可能性がある。このような場合、コン
シューマ・プロセッサは無効メッセージ・データをロー
ドし、有効メッセージ・データを示すメッセージ・フラ
グをロードする。その結果として、コンシューマ・プロ
セッサは、無効メッセージ・データを誤って処理する。Violations of such a processor ordering model may cause consumer processors to read different message data. One of the consumer processors may load the message data before the producer processor stores the message data, and may also set the message flag after the producer processor stores the message flag. May load. In such cases, the consumer processor loads the invalid message data and the message flag indicating the valid message data. As a result, the consumer processor mishandles invalid message data.

【００１２】[0012]

【発明が解決しようとする課題】本発明の一つの目的
は、アウト・オブ・オーダー命令を実行するパイプライ
ンを有するプロセッサのためのマルチプロセッサ・コン
ピュータ・システムにおけるプロセッサの順序を維持す
ることである。SUMMARY OF THE INVENTION One object of the present invention is to maintain processor order in a multiprocessor computer system for a processor having a pipeline to execute out-of-order instructions. .

【００１３】本発明の他の目的は、アウト・オブ・オー
ダー命令を実行するパイプラインを有するプロセッサの
ためのプロセッサの順序を維持することであり、そこで
はマルチプロセッサ・コンピュータ・システムにおける
各コンシューマ・プロセッサが同じ順序でプロデューサ
・プロセッサからのメモリ格納を監視することが必要で
ある。Another object of the present invention is to maintain processor order for processors having a pipeline to execute out-of-order instructions, where each consumer in a multiprocessor computer system. It is necessary for the processor to monitor memory storage from the producer processor in the same order.

【００１４】本発明の更なる目的は、実行され且つまだ
退避されていない（ｕｎｒｅｔｉｒｅｄ）ロード・メモ
リ命令に対応するメモリ・アドレスを目標とする外部メ
モリ格納動作を検出することにより、アウト・オブ・オ
ーダー命令を実行するパイプラインを備えたプロセッサ
用のマルチプロセッサ・コンピュータ・システムにおけ
るプロセッサの順序を維持することである。A further object of the present invention is to detect an out-of-memory store operation targeting a memory address corresponding to a load memory instruction that has been executed and has not yet been retired. Maintaining the order of processors in a multiprocessor computer system for a processor with a pipeline for executing order instructions.

【００１５】[0015]

【課題を解決するための手段】本発明のこれら及び他の
目的は、マルチプロセッサ・コンピュータ・システムに
おけるプロセッサを順序付ける方法により与えられる。
アウト・オブ・オーダー命令を実行するパイプラインを
有するプロセッサは、命令ストリームを外部メモリから
シーケンシャルなプログラム順序に従ってフェッチす
る。命令ストリームは、ロード・メモリ命令を含んでお
り、そこでは、各ロード・メモリ命令は、マルチプロセ
ッサ・コンピュータ・システムのマルチプロセッサ・バ
スのメモリ・アドレスからロード・メモリを特定する。These and other objects of the invention are provided by a method of ordering processors in a multiprocessor computer system.
A processor having a pipeline for executing out-of-order instructions fetches an instruction stream from external memory according to sequential program order. The instruction stream includes load memory instructions, where each load memory instruction identifies a load memory from a memory address on a multiprocessor bus of a multiprocessor computer system.

【００１６】プロセッサは、各ロード・メモリ命令毎に
少なくとも一つのソース・データ値をアセンブルし、ソ
ース・データ値が、対応するロード・メモリ命令のメモ
リ・アドレスを特定するようにする。プロセッサは、対
応するソース・データ値が、ロード・メモリ命令のシー
ケンシャルなプログラム順序に無関係にアセンブルされ
た後に、各ロード・メモリ命令を実行する。それぞれの
実行されたロード・メモリ命令は、結果のデータ値を生
成する。The processor assembles at least one source data value for each load memory instruction such that the source data value identifies the memory address of the corresponding load memory instruction. The processor executes each load memory instruction after the corresponding source data value has been assembled regardless of the sequential program order of the load memory instructions. Each executed load memory instruction produces a resulting data value.

【００１７】プロセッサは、それぞれの実行されたロー
ド・メモリ命令のメモリ・アドレスに対する外部格納動
作のためにマルチプロセッサ・バスを調べる。実行され
たロード・メモリ命令のメモリ・アドレスに対する外部
格納動作が検出されない場合は、プロセッサは、それぞ
れの実行されたロード・メモリ命令の結果のデータ値
を、シーケンシャルなプログラム順序に従ってアーキテ
クチャ状態にコミットする。The processor examines the multiprocessor bus for external store operations for the memory address of each executed load memory instruction. If no external store operation is detected for the memory address of the executed load memory instruction, the processor commits the resulting data value of each executed load memory instruction to the architectural state in sequential program order. .

【００１８】結果のデータ値がアーキテクチャ状態にコ
ミットされる前に、実行されたロード・メモリ命令のメ
モリ・アドレスに対する外部格納動作が検出された場合
には、プロセッサは、それぞれの実行されたロード・メ
モリ命令の結果のデータ値を捨てる。次いでプロセッサ
は、捨てられた結果のデータ値に対応するロード・メモ
リ命令から始まる命令ストリームを再実行する。If an external store operation for the memory address of the executed load memory instruction is detected before the resulting data value is committed to the architectural state, then the processor is responsible for each executed load memory instruction. Discard the data value resulting from the memory instruction. The processor then re-executes the instruction stream starting with the load memory instruction corresponding to the discarded resulting data value.

【００１９】[0019]

【実施例】本発明の他の目的、特徴及び利点は、添付の
図面及び以下の詳細な説明から明らかになるであろう。Other objects, features and advantages of the present invention will be apparent from the accompanying drawings and from the detailed description which follows.

【００２０】本発明は、例により図解されるが、同じ参
照番号が同様な要素を示す添付の図面に限定されるもの
ではない。The present invention is illustrated by way of example and not limitation in the accompanying figures, in which like reference numbers indicate similar elements.

【００２１】図１は、マルチプロセッサ・コンピュータ
・システム２０を示す。マルチプロセッサ・コンピュー
タ・システム２０は、一組のプロセッサ２２〜２４、及
びメモリ・サブシステム２６からなる。プロセッサ２２
〜２４及びメモリ・サブシステム２６は、マルチプロセ
ッサ・バス２８を介して通信する。FIG. 1 illustrates a multiprocessor computer system 20. The multiprocessor computer system 20 comprises a set of processors 22-24 and a memory subsystem 26. Processor 22
24 and memory subsystem 26 communicate via a multiprocessor bus 28.

【００２２】プロセッサ２２〜２４のそれぞれは、マク
ロ命令のストリームをメモリ・サブシステム２６からマ
ルチプロセッサ・バス２８を介してフェッチする。プロ
セッサ２２〜２４のそれぞれは、対応するマクロ命令の
ストリームを実行し、メモリ・サブシステム２６内に格
納されているデータを維持する。Each of the processors 22-24 fetches a stream of macroinstructions from the memory subsystem 26 via the multiprocessor bus 28. Each of the processors 22-24 executes a corresponding stream of macroinstructions and maintains the data stored in the memory subsystem 26.

【００２３】図２は、プロセッサ２２を示す。プロセッ
サ２２は、バス・インタフェース回路３０と命令フェッ
チ及びマイクロ演算（ｍｉｃｒｏ−ｏｐ）発行回路３２
を含むフロントエンド部を含んでいる。プロセッサ２２
は、レジスタ・エイリアス回路３４及び割り当て回路３
６を含むレジスタ・リネーム部も含んでいる。また、プ
ロセッサ２２は、予約及びディスパッチ回路３８、実行
回路４０、並び替え回路４２、及び実レジスタ回路４４
からなるアウト・オブ・オーダー実行部も含んでいる。FIG. 2 shows the processor 22. The processor 22 includes a bus interface circuit 30 and an instruction fetch and micro operation (micro-op) issuing circuit 32.
Includes the front end part including. Processor 22
Is a register alias circuit 34 and an allocation circuit 3
It also includes a register rename section including 6. The processor 22 also includes a reservation and dispatch circuit 38, an execution circuit 40, a rearrangement circuit 42, and a real register circuit 44.
It also includes an out-of-order execution unit consisting of.

【００２４】バス・インタフェース回路３０は、マルチ
プロセッサ・バス２８を介してアドレス、データ及び制
御情報の転送を可能にする。命令フェッチ及びマイクロ
演算発行回路３２は、マクロ命令のストリームをメモリ
・サブシステム２６からマルチプロセッサ・バス２８を
介してバス・インタフェース回路３０を通してフェッチ
する。命令フェッチ及びマイクロ演算発行回路３２は、
推論的（ｓｐｅｃｕｌａｔｉｖｅ）分岐予測を実施し、
マクロ命令フェッチ処理能力を最大化する。The bus interface circuit 30 enables transfer of address, data and control information via the multiprocessor bus 28. The instruction fetch and micro operation issue circuit 32 fetches a stream of macro instructions from the memory subsystem 26 via the multiprocessor bus 28 and through the bus interface circuit 30. The instruction fetch and micro operation issue circuit 32
Perform speculative branch prediction,
Maximize macro instruction fetch processing capacity.

【００２５】一つの実施例では、マルチプロセッサ・バ
ス２８を介してフェッチされたマクロ命令のストリーム
はインテル・アーキテクチャ・マイクロプロセッサ（Ｉ
ｎｔｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒ）マクロ命令を含んでいる。インテル・
アーキテクチャ・マイクロプロセッサ・マクロ命令は、
ＥＡＸレジスタ、ＥＢＸレジスタ、ＥＣＸレジスタ、及
びＥＤＸレジスタ等を含む一組のアーキテクチャ・レジ
スタ（ａｒｃｈｉｔｅｃｔｕａｌ ｒｅｇｉｓｔｅｒ）
上で動作する。In one embodiment, the stream of macroinstructions fetched over the multiprocessor bus 28 is an Intel architecture microprocessor (I
ntel Architecture Micropr
processor) macro instruction. Intel
Architecture microprocessor microprocessor instructions
A set of architectural registers including EAX registers, EBX registers, ECX registers, EDX registers, etc.
Works on.

【００２６】命令フェッチ及びマイクロ演算発行回路３
２は、マクロ命令の入力ストリームのマクロ命令を論理
マイクロ演算のイン・オーダーのストリームに変換す
る。命令フェッチ及びマイクロ演算発行回路３２は、各
入力マクロ命令毎に一つ以上の論理マイクロ演算を生成
する。各マクロ命令に対応した論理マイクロ演算は、対
応するマクロ命令の機能を実行する縮小命令セットのマ
クロ動作である。論理マイクロ演算は、メモリ・サブシ
ステム２６に対するロード及び格納動作と同様に、算術
及び論理演算を特定する。Instruction fetch and micro operation issuing circuit 3
2 converts the macroinstructions in the input stream of macroinstructions into an in-order stream of logic micro-operations. The instruction fetch and micro operation issuing circuit 32 generates one or more logical micro operations for each input macro instruction. The logic micro operation corresponding to each macro instruction is a macro operation of a reduced instruction set that executes the function of the corresponding macro instruction. Logic micro-operations specify arithmetic and logic operations, as well as load and store operations for memory subsystem 26.

【００２７】命令フェッチ及びマイクロ演算発行回路３
２は、論理マイクロ演算のイン・オーダーのストリーム
を、論理マイクロ演算バス５０を介して、レジスタ・ア
イリアス回路３４及び割り当て回路３６に転送する。一
つの実施例では、命令フェッチ及びマイクロ演算発行回
路３２は、プロセッサ２２の各クロック・サイクルの期
間中に四つ迄のイン・オーダーの論理マイクロ演算を発
行する。また、イン・オーダーの論理マイクロ演算を、
各クロック・サイクルの期間中に四つに限定して、プロ
セッサ２２の集積回路の無効領域を最少化することがで
きる。Instruction fetch and micro operation issue circuit 3
2 transfers the in-order stream of logic micro-operations to the register alias circuit 34 and the allocation circuit 36 via the logic micro-operation bus 50. In one embodiment, instruction fetch and micro-op issue circuit 32 issues up to four in-order logic micro-ops during each clock cycle of processor 22. In addition, in-order logic micro-operation,
Limited to four during each clock cycle, the dead area of the integrated circuit of the processor 22 can be minimized.

【００２８】命令フェッチ及びマイクロ演算発行回路３
２は、マイクロ命令シーケンサ及び関連する制御記憶
（ｓｔｏｒｅ）を含んでいる。マイクロ命令シーケンサ
は、プロセッサ２２の、障害回復機能及びプロセッサ順
序付け機能を含む各種の機能を実行するためのマイクロ
・プログラムを実施する。Instruction fetch and micro operation issue circuit 3
2 includes a microinstruction sequencer and associated control store. The microinstruction sequencer implements microprograms for performing various functions of processor 22, including fault recovery and processor sequencing functions.

【００２９】命令フェッチ及びマイクロ演算発行回路３
２により生成された各論理マイクロ演算は、演算コード
（ｏｐ ｃｏｄｅ）、一対の論理ソース、及び論理デス
ティネーションを含んでいる。各論理ソースは、レジス
タを特定したり即時データ値を与えたりすることができ
る。論理マイクロ演算のレジスタ論理ソース及び論理デ
スティネーションは、元のマクロ命令のアーキテクチャ
・レジスタを特定する。加えて、論理マイクロ演算のレ
ジスタ論理ソース及び論理デスティネーションは、命令
フェッチ及びマイクロ演算発行回路３２のマイクロ命令
シーケンサにより実施されたマイクロコード用のテンポ
ラリ・レジスタを特定する。Instruction fetch and micro operation issue circuit 3
Each logic micro-operation generated by 2 includes an operation code (op code), a pair of logic sources, and a logic destination. Each logical source can specify a register or provide an immediate data value. The register logic source and destination of the logic micro-operation identifies the architectural register of the original macroinstruction. In addition, the register logic sources and destinations of the logic micro-ops specify temporary registers for micro-code implemented by the micro-instruction sequencer of the instruction fetch and micro-op issue circuit 32.

【００３０】レジスタ・エイリアス回路３４は、イン・
オーダーの論理マイクロ演算を論理マイクロ演算バス５
０を介して受信し、論理マイクロ演算の論理ソース及び
論理デスティネーションをリネームすることにより対応
する一組のイン・オーダーの物理マイクロ演算を生成す
る。レジスタ・エイリアス回路３４は、イン・オーダー
の論理マイクロ演算を論理マイクロ演算バス５０を介し
て受け、各論理マイクロ演算の論理ソース及び論理デス
ティネーションを物理ソース及び物理デスティネーショ
ンにマッピングし、イン・オーダーの物理マイクロ演算
を物理マイクロ演算バス５２を介して転送する。The register alias circuit 34 is
Logic micro arithmetic bus 5 for ordering logic micro arithmetic
Receiving via 0 and renaming the logical source and destination of the logical micro-operation produces a corresponding set of in-order physical micro-operations. The register alias circuit 34 receives in-order logical micro-operations via the logical micro-operation bus 50, maps the logical source and logical destination of each logical micro-operation to a physical source and physical destination, and in-orders. Of the physical micro-calculations are transferred via the physical micro-calculation bus 52.

【００３１】各物理マイクロ演算は、対応する論理マイ
クロ演算の演算コード、一対の物理ソース、及び物理デ
スティネーションを含んでいる。各物理ソースは、物理
レジスタを特定したり即時データ値を与えたりすること
ができる。物理マイクロ演算のレジスタ物理ソースは、
並び替え回路４２に含まれる物理レジスタと実レジスタ
回路４４に含まれるコミットされた状態レジスタを特定
する。物理マイクロ演算の物理デスティネーションは、
並び替え回路４２に含まれる物理レジスタを特定する。Each physical micro operation includes an operation code of a corresponding logical micro operation, a pair of physical sources, and a physical destination. Each physical source can specify a physical register or provide an immediate data value. Physical micro arithmetic register physical source is
The physical register included in the rearrangement circuit 42 and the committed state register included in the real register circuit 44 are specified. The physical destination of physical micro operation is
The physical register included in the rearrangement circuit 42 is specified.

【００３２】レジスタ・エイリアス回路３４は、論理マ
イクロ演算の論理デスティネーションを論理デスティネ
ーション・バス５４を介して転送する。論理デスティネ
ーションバス５４を介して転送された論理デスティネー
ションは、物理マイクロ演算バス５２上の物理デスティ
ネーションに対応するアーキテクチャ・レジスタを識別
する。The register alias circuit 34 transfers the logical destination of the logical micro operation via the logical destination bus 54. The logical destination transferred via logical destination bus 54 identifies the architectural register corresponding to the physical destination on physical micro-op bus 52.

【００３３】割り当て回路３６は、並び替え回路４２、
予約及びディスパッチ回路３８、及び実行回路４０の中
の利用可能な資源を探知する。割り当て回路３６は、並
び替え回路４２内の物理デスティネーションと予約及び
ディスパッチ回路３８内の予約ステーション・エントリ
を、物理マイクロ演算バス５２上の物理マイクロ演算に
割り当てる。割り当て回路３６は、また、実行回路４０
内のメモリ順序付けバッファ内のロード・バッファ・エ
ントリを、ロード・メモリ動作を特定する演算コードを
有する物理マイクロ演算バス５２上の物理マイクロ演算
に割り当てる。The allocation circuit 36 includes a rearrangement circuit 42,
Locate available resources in reservation and dispatch circuit 38, and execution circuit 40. The allocation circuit 36 allocates the physical destination in the reordering circuit 42 and the reservation station entry in the reservation and dispatch circuit 38 for physical micro-computation on the physical micro-computation bus 52. The allocation circuit 36 also includes an execution circuit 40.
The load buffer entries in the memory ordering buffers in are assigned to physical micro-ops on the physical micro-op bus 52 having opcodes that specify load memory operations.

【００３４】割り当て回路３６は、割り当てられた物理
デスティネーションを、物理デスティネーション・バス
５６を介してレジスタ・エイリアス回路３４に転送す
る。割り当てられた物理デスティネーションは、並び替
え回路４２内の物理レジスタを特定し、物理マイクロ演
算のための推論的な結果を緩衝する。割り当てられた物
理デスティネーションは、レジスタ・エイリアス回路３
４により使用されて、論理マイクロ演算の論理デスティ
ネーションを物理デスティネーションにリネームする。The allocation circuit 36 transfers the allocated physical destination to the register alias circuit 34 via the physical destination bus 56. The assigned physical destination identifies the physical register within the reordering circuit 42 and buffers speculative results for physical micro-operations. The assigned physical destination is the register alias circuit 3
Used by 4 to rename a logical destination of a logical micro operation to a physical destination.

【００３５】割り当て回路３６は、並び替え回路４２の
物理レジスタを、物理マイクロ演算に、論理マイクロ演
算が論理マイクロ演算バス５０を介して受信されたのと
同じ順序で割り当てる。割り当て回路３６は、並び替え
回路４２の物理レジスタを割り当てるための割り当てポ
インタを維持する。割り当てポインタは、論理マイクロ
演算バス５０を介して受信された論理マイクロ演算の各
組毎に、並び替え回路４２内の連続する物理レジスタの
次の組を指し示す。並び替え回路４２内の物理マイクロ
演算に割り当てられた物理レジスタの順序付けは、元の
論理マイクロ演算の順序付けを反映している。Assignment circuit 36 assigns the physical registers of reordering circuit 42 to physical micro-ops in the same order in which the logical micro-ops were received via logical micro-op bus 50. The allocation circuit 36 maintains an allocation pointer for allocating the physical register of the rearrangement circuit 42. The allocation pointer points to the next set of consecutive physical registers in the reordering circuit 42 for each set of logical micro-ops received via the logical micro-op bus 50. The ordering of the physical registers assigned to the physical micro-operations in the rearrangement circuit 42 reflects the ordering of the original logical micro-operations.

【００３６】割り当て回路３６は、予約ステーション選
択バス６６を介して予約及びディスパッチ回路３８に対
する予約ステーションエントリ選択信号を転送すること
により、物理マイクロ演算バス５２上の物理マイクロ演
算のための予約ステーションエントリを特定する。The allocation circuit 36 transfers the reservation station entry selection signal to the reservation and dispatch circuit 38 via the reservation station selection bus 66, thereby allocating the reservation station entry for the physical micro operation on the physical micro operation bus 52. Identify.

【００３７】割り当て回路３６は、ロード・バッファ・
エントリを、ロード・メモリ演算コードを特定する物理
マイクロ演算バス５２上の各物理マイクロ演算に割り当
てる。割り当て回路３６は、ロード・バッファ識別子
を、ロード・バッファＩＤバス７２を介して、予約及び
ディスパッチ回路３８に転送することによりロード・バ
ッファ・エントリを割り当てる。The allocation circuit 36 uses the load buffer
An entry is assigned to each physical micro-op on the physical micro-op bus 52 that identifies a load memory opcode. The allocation circuit 36 allocates the load buffer entry by transferring the load buffer identifier to the reservation and dispatch circuit 38 via the load buffer ID bus 72.

【００３８】予約及びディスパッチ回路３８は、実行回
路４０により実行されるのを待っている物理マイクロ演
算を保持する。予約及びディスパッチ回路３８は、物理
マイクロ演算バス５２を介してイン・オーダー物理マイ
クロ演算を受信し、物理マイクロ演算用のソース・デー
タをアセンブリし、物理マイクロ演算を実行回路４０へ
ディスパッチする。The reservation and dispatch circuit 38 holds the physical micro-operations waiting to be executed by the execution circuit 40. The reservation and dispatch circuit 38 receives the in-order physical micro-operations via the physical micro-operation bus 52, assembles the source data for the physical micro-operations, and dispatches the physical micro-operations to the execution circuit 40.

【００３９】予約及びディスパッチ回路３８は、物理マ
イクロ演算バス５２を介して物理マイクロ演算を受信
し、利用可能な予約ステーション・エントリへ物理マイ
クロ演算を格納する。予約及びディスパッチ回路３８
は、物理マイクロ演算用のソース・データをアセンブル
し、ソース・データがアセンブルされたときに、実行回
路４０内の適切な実行ユニットへ物理マイクロ演算をデ
ィスパッチする。The reservation and dispatch circuit 38 receives physical micro-ops via the physical micro-op bus 52 and stores the physical micro-ops in the available reservation station entries. Reservation and dispatch circuit 38
Assembles the source data for the physical micro-operations and dispatches the physical micro-operations to the appropriate execution units within execution circuit 40 when the source data is assembled.

【００４０】予約及びディスパッチ回路３８は、物理マ
イクロ演算を保留するためのソース・データを、ソース
・データ・バス５８を介して並び替え回路４２及び実レ
ジスタ回路４４から受信する。予約及びディスパッチ回
路３８は、また、実行回路４０からの並び替え回路４２
への推論的なライト・バック（ｗｒｉｔｅ ｂａｃｋ）
の期間に、物理マイクロ演算を保留するためのソース・
データを、結果バス（ｒｅｓｕｌｔ ｂｕｓ）６２を介
して実行回路４０からも受信する。The reservation and dispatch circuit 38 receives the source data for suspending the physical micro operation from the rearrangement circuit 42 and the real register circuit 44 via the source data bus 58. The reservation and dispatch circuit 38 also includes a rearrangement circuit 42 from the execution circuit 40.
Speculative write back to (write back)
Sources for holding physical micro-operations during
Data is also received from the execution circuit 40 via the result bus 62.

【００４１】予約及びディスパッチ回路３８は、実行の
ために完全にアセンブルされたソース・データを有する
物理マイクロ演算をスケジューリングする。予約及びデ
ィスパッチ回路３８は、準備のできた物理マイクロ演算
をマイクロ演算ディスパッチ・バス６０を介して実行回
路４０へディスパッチする。予約及びディスパッチ回路
３８は、物理マイクロ演算のためのソース・データの使
用可能度（ａｖａｉｌａｂｉｌｉｔｙ）に従って、ま
た、実行回路４０におけるユニット・ソースの実行の使
用可能度に従って、アウト・オブ・オーダーの物理マイ
クロ演算の実行をスケジューリングする。Reservation and dispatch circuit 38 schedules physical micro-operations with fully assembled source data for execution. The reserve and dispatch circuit 38 dispatches the ready physical micro-operations to the execution circuit 40 via the micro-operation dispatch bus 60. The reservation and dispatch circuit 38 is out-of-order physical micro according to the availability of source data for physical micro-operations and according to the availability of execution of unit sources in the execution circuit 40. Schedule the execution of operations.

【００４２】実行回路４０は、推論的な結果を、物理マ
イクロ演算のアウト・オブ・オーダー実行から並び替え
回路４２へ結果バス６２を介してライトバックする。予
約及びディスパッチ回路３８によるアウト・オブ・オー
ダー・ディスパッチングによるアウト・オブ・オーダー
と、異なった形式の物理マイクロ演算の実行に必要とさ
れるプロセッサ２２のサイクルの数とは異なっているこ
とにより、実行回路４０による推論的な結果のライトバ
ックはアウト・オブ・オーダーである。The execution circuit 40 writes back speculative results from out-of-order execution of physical micro-operations to the reordering circuit 42 via the result bus 62. Due to the different out-of-order due to out-of-order dispatching by the reservation and dispatch circuit 38 and the number of processor 22 cycles required to perform different forms of physical micro-operations, Writeback of speculative results by the execution circuit 40 is out of order.

【００４３】一つの実施例では、実行回路４０は、五つ
の実行ユニットＥＵ０〜ＥＵ４を含んでいる。予約及び
ディスパッチ回路３８は、マイクロ演算ディスパッチ・
バス６０を介して実行ユニットＥＵ０〜ＥＵ４へ同時に
五つまでの物理マイクロ演算をディスパッチする。In one embodiment, execution circuit 40 includes five execution units EU0-EU4. The reservation and dispatch circuit 38 is a micro arithmetic dispatch
Up to five physical micro-operations are dispatched simultaneously to execution units EU0-EU4 via bus 60.

【００４４】実行ユニットＥＵ０は、浮動小数点の加
算、減算、乗算及び除算のマイクロ演算と同様に、整数
の乗算及び除算を含む算術論理ユニット（ＡＬＵ）機能
を実行する。実行ユニットＥＵ１は、ＡＬＵ整数機能及
びジャンプ動作機能を実行する。実行ユニットＥＵ２
は、ロード・リニア・アドレス機能及びセグメント・レ
ジスタ動作と同様に、メモリからの整数及び浮動小数点
のロード動作を実行する。実行ユニットＥＵ３は、整数
及び浮動小数点の格納とセグメンターション・レジスタ
動作を実行する。実行ユニットＥＵ４は、整数及び浮動
小数点の格納データ動作を実行する。The execution unit EU0 performs arithmetic logic unit (ALU) functions including integer multiplication and division, as well as floating point addition, subtraction, multiplication and division micro-operations. The execution unit EU1 executes the ALU integer function and the jump operation function. Execution unit EU2
Performs integer and floating point load operations from memory, as well as load linear address functions and segment register operations. Execution unit EU3 performs integer and floating point storage and segmentation register operations. Execution unit EU4 performs integer and floating point stored data operations.

【００４５】並び替え回路４２は、物理マイクロ演算の
ための推論的な結果を緩衝する物理レジスタを含んでい
る。並び替え回路４２内の各物理レジスタは、整数デー
タ値と浮動小数点データ値とを収納する。The reordering circuit 42 includes physical registers that buffer speculative results for physical micro-operations. Each physical register in the rearrangement circuit 42 stores an integer data value and a floating point data value.

【００４６】実レジスタ回路４４は、マクロ命令の元の
ストリーム・アーキテクチャ・レジスタに対応するコミ
ットされた状態レジスタを含んでいる。実レジスタ回路
４４内のそれぞれのコミットされた状態レジスタは、整
数データ値と浮動小数点データ値とを収納する。The real register circuit 44 contains the committed state register corresponding to the original stream architecture register of the macroinstruction. Each committed state register in the real register circuit 44 contains an integer data value and a floating point data value.

【００４７】一つの実施例では、実レジスタ回路４４の
コミットされた状態レジスタは、インテル・アーキテク
チャ・マイクロプロセッサ用のアーキテクチャ・フラグ
と同様に、インテル・アーキテクチャ・マイクロプロセ
ッサのＥＡＸ、ＥＢＸ、ＥＣＸ及びＥＤＸレジスタ等を
含んでいる。実レジスタ回路４４は、また、命令フェッ
チ及びマイクロ演算発行回路３２内のマイクロコード実
行により使用されるマイクロコード・レジスタのための
コミットされた状態レジスタも含んでいる。In one embodiment, the committed status register of the real register circuit 44 is similar to the architecture flags for Intel architecture microprocessors, as well as the EAX, EBX, ECX and EDX of Intel architecture microprocessors. Includes registers etc. The real register circuit 44 also includes a committed state register for the microcode registers used by the microcode execution within the instruction fetch and microop issue circuit 32.

【００４８】並び替え回路４２及び実レジスタ回路４４
は、物理マイクロ演算を物理マイクロ演算バス５２を介
して受信する。物理マイクロ演算の物理ソースは、並び
替え回路４２内の物理レジスタと物理マイクロ演算用の
ソース・データを保持する実レジスタ・ファイル４４内
のコミットされた状態レジスタを特定する。Rearrangement circuit 42 and real register circuit 44
Receives physical micro-computations via the physical micro-computation bus 52. The physical source of the physical micro operation identifies the physical register in the reordering circuit 42 and the committed state register in the real register file 44 that holds the source data for the physical micro operation.

【００４９】並び替え回路４２及び実レジスタ回路４４
は、物理ソースにより特定されたソース・データを読み
取り、ソース・データを予約及びディスパッチ回路３８
へソース・データ・バス５８を介して転送する。物理マ
イクロ演算の各物理ソースは、ソース・データが並び替
え回路４２内の物理レジスタに含まれているか、或い
は、実レジスタ・ファイル４４内のコミットされた状態
レジスタに含まれているかを示す実レジスタ・ファイル
有効（ＲＲＦＶ）フラグを含んでいる。The rearrangement circuit 42 and the actual register circuit 44.
Reads the source data specified by the physical source and reserves the source data and dispatch circuit 38.
To the source data bus 58. Each physical source of physical micro-operations is a real register that indicates whether the source data is contained in a physical register in the reordering circuit 42 or in a committed state register in the real register file 44. Includes a file valid (RRFV) flag.

【００５０】物理マイクロ演算バス５２上の物理マイク
ロ演算の物理デスティネーションは、物理マイクロ演算
のアウト・オブ・オーダー実行の推論的結果を緩衝する
ために、並び替え回路４２内の物理レジスタを特定す
る。並び替え回路４２は、物理マイクロ演算の物理デス
ティネーションを物理マイクロ演算バス５２を介して受
信し、物理デスティネーションにより特定された物理レ
ジスタをクリアする。The physical destination of the physical micro-operations on the physical micro-operation bus 52 identifies the physical registers within the reordering circuit 42 to buffer the speculative results of out-of-order execution of the physical micro-operations. . The rearrangement circuit 42 receives the physical destination of the physical micro operation via the physical micro operation bus 52, and clears the physical register specified by the physical destination.

【００５１】並び替え回路４２は、物理マイクロ演算に
対応する論理デスティネーションを論理デスティネーシ
ョン・バス５４を介して受信し、論理デスティネーショ
ンを、物理マイクロ演算の物理デスティネーションによ
り特定された物理レジスタに格納する。並び替え回路４
２の物理レジスタ内の論理デスティネーションは、物理
マイクロ演算の退避（ｒｅｔｉｒｅｍｅｎｔ）のために
実レジスタ回路４４内のコミットされた状態レジスタを
特定する。The rearrangement circuit 42 receives the logical destination corresponding to the physical micro operation via the logical destination bus 54, and stores the logical destination in the physical register specified by the physical destination of the physical micro operation. Store. Sorting circuit 4
The logical destination in the second physical register identifies the committed state register in the real register circuit 44 for physical micro-operation retirement.

【００５２】退避論理回路４６は、並び替え回路４２の
物理レジスタ内に保持されていた推論的な結果を、アー
キテクチャ状態に、元の論理マイクロ演算が受信された
のと同じ順序でコミットすることにより、物理マイクロ
演算に順序を課する。退避論理回路４６は、並び替え回
路４２内の推論的な結果のデータの、退避バス６４を介
しての、実レジスタ回路４４内の対応するコミットされ
た状態レジスタへの転送を引き起こす。一つの実施例で
は、退避論理回路４６は、プロセッサ２２の各サイクル
の期間中に、四つまでの物理レジスタを退避する。他の
実施例では、退避論理回路４６は、プロセッサ２２の各
サイクルの期間中に、三つまでの物理レジスタを退避し
て、集積回路の無効領域を最少化する。The save logic circuit 46 commits the speculative results held in the physical registers of the reordering circuit 42 to the architectural state in the same order in which the original logical micro-operation was received. , Impose order on physical micro-operations. The save logic circuit 46 causes the data of the speculative result in the rearrangement circuit 42 to be transferred via the save bus 64 to the corresponding committed state register in the real register circuit 44. In one embodiment, the save logic circuit 46 saves up to four physical registers during each cycle of the processor 22. In another embodiment, the save logic circuit 46 saves up to three physical registers during each cycle of the processor 22 to minimize the invalid area of the integrated circuit.

【００５３】退避論理回路４６は、また、退避の期間に
マクロ命令ポインタ・オフセット・バス１２０を介し
て、並び替え回路４２に物理マイクロ演算の退避のため
のマクロ命令ポインタ・デルタ値を転送させる。The save logic circuit 46 also causes the rearrangement circuit 42 to transfer the macro instruction pointer delta value for saving the physical micro operation via the macro instruction pointer offset bus 120 during the save period.

【００５４】再開始回路４８は、マクロ命令ポインタ・
オフセット・バス１２０を介して、マクロ命令ポインタ
・デルタ値を受信する。再開始回路４８は、退避ＲＯＢ
エントリのためのマクロ命令ポインタ・デルタに従っ
て、コミットされた命令ポインタ値を計算する。The restart circuit 48 uses the macro instruction pointer
The macro instruction pointer delta value is received via the offset bus 120. The restart circuit 48 uses the save ROB
Calculate the committed instruction pointer value according to the macro instruction pointer delta for the entry.

【００５５】退避論理回路４６は、並び替え回路４２内
の物理レジスタに対する退避ポインタを維持する。退避
ポインタは、退避のために連続する物理レジスタの組を
指し示す。退避ポインタは、退避論理がコミットされた
状態に対する物理レジスタの推論的な結果を退避するに
従って、並び替え回路４２内の物理レジスタを通して割
り当てポインタに従う。退避論理回路４６は、物理レジ
スタが物理マイクロ演算に順序通りに割り当てられてい
るので、物理レジスタを順序通りに退避する。The save logic circuit 46 maintains a save pointer for the physical register in the rearrangement circuit 42. The save pointer points to a set of consecutive physical registers for saving. The save pointer follows the allocation pointer through the physical register in the rearrangement circuit 42 as the speculative result of the physical register for the state where the save logic is committed is saved. The save logic circuit 46 saves the physical registers in order because the physical registers are assigned to the physical micro operation in order.

【００５６】退避論理回路４６は、退避ポインタにより
退避通知バス７０を介して特定された退避物理デスティ
ネーションをブロードキャストする。実行回路４０内の
メモリ順序付けバッファは、退避物理デスティネーショ
ンを受信し、一組のメモリ順序付け再開始信号７６を発
行する。メモリ順序付け再開始信号７６は、退避物理デ
スティネーションの一つに対応するメモリ・ロード動作
が、発生し得るプロセッサの順序付け違反を引き起こし
たかどうかを示す。メモリ順序付け再開始信号７６は、
どの退避物理デスティネーションが、発生し得るプロセ
ッサの順序付け違反を引き起こしたかを示す。The save logic circuit 46 broadcasts the specified save physical destination via the save notification bus 70 by the save pointer. The memory ordering buffer in the execution circuit 40 receives the saved physical destination and issues a set of memory ordering restart signals 76. The memory ordering restart signal 76 indicates whether the memory load operation corresponding to one of the saved physical destinations caused a possible processor ordering violation. The memory ordering restart signal 76 is
Indicates which saved physical destination caused a possible processor ordering violation.

【００５７】メモリ順序付け再開始信号７６は、再開始
回路４８により受信される。メモリ順序付け再開始信号
７６が、発生し得るプロセッサの順序付け違反を示す場
合には、再開始回路４８は、並び替えクリア信号７８を
発行する。並び替えクリア信号７８は、並び替え回路４
２に、退避されていない物理マイクロ演算のための推論
的な結果のデータをクリアさせる。並び替えクリア信号
７８は、予約及びディスパッチ回路３８に、実行回路４
０へのディスパッチを待っている保留物理マイクロ演算
をクリアさせる。並び替えクリア信号７８は、また、割
り当て回路３６に、並び替え回路４２内の物理レジスタ
を割り当てるための割り当てポインタをリセットさせ、
退避論理回路４６に、物理レジスタを退避するための退
避ポインタをリセットさせる。The memory ordering restart signal 76 is received by the restart circuit 48. If the memory ordering restart signal 76 indicates a possible processor ordering violation, the restart circuit 48 issues a reorder clear signal 78. The rearrangement clear signal 78 is the rearrangement circuit 4
2 causes the data of the speculative result for the physical micro operation which has not been saved to be cleared. The rearrangement clear signal 78 is sent to the reservation and dispatch circuit 38 by the execution circuit 4
Clear pending physical micro-ops awaiting dispatch to 0. The rearrangement clear signal 78 also causes the allocation circuit 36 to reset the allocation pointer for allocating the physical register in the rearrangement circuit 42,
The save logic circuit 46 resets the save pointer for saving the physical register.

【００５８】メモリ順序付け再開始信号７６が、発生し
得るプロセッサの順序付け違反を示す場合には、再開始
回路４８は、マクロ命令ポインタ・オフセット・バス１
２０を介して受信されたマクロ命令ポインタ・デルタ値
を使用して、再開始命令ポインタ値を計算する。再開始
命令ポインタ値は、発生し得るメモリ順序付け違反を引
き起こす物理マイクロ演算に対応するマクロ命令を特定
する。再開始回路４８は、再開始命令ポインタ値を命令
フェッチ及びマイクロ演算発行回路３２に再開始ベクト
ル・バス１２２を介して転送する。If the memory ordering restart signal 76 indicates a possible processor ordering violation, the restart circuit 48 causes the macroinstruction pointer offset bus 1 to
The macro instruction pointer delta value received via 20 is used to calculate the restart instruction pointer value. The restart instruction pointer value identifies the macroinstruction corresponding to the physical micro-operation that causes the possible memory ordering violation. The restart circuit 48 transfers the restart instruction pointer value to the instruction fetch and micro operation issue circuit 32 via the restart vector bus 122.

【００５９】命令フェッチ及びマイクロ演算発行回路３
２は、再開始命令ポインタ値を再開始ベクトル・バス１
２２を介して受信する。順序付けクリア信号７８は、命
令フェッチ及びマイクロ演算発行回路３２のマイクロ命
令シーケンスに、退避の前に並び替え回路４２からクリ
アされた論理マイクロ演算のイン・オーダー・ストリー
ムを再発行させる。命令フェッチ及びマイクロ演算発行
回路３２は、再開始命令ポインタ値により特定されるマ
クロ命令アドレスから始まるマクロ命令ストリームをフ
ェッチし、マクロ命令ストリームを論理マイクロ演算に
変換し、論理マイクロ演算を論理マイクロ演算バス５０
を介して転送することにより、論理マイクロ演算を再発
行する。Instruction fetch and micro operation issue circuit 3
2 sets the restart instruction pointer value to restart vector bus 1
22 to receive. The ordering clear signal 78 causes the instruction fetch and microinstruction issuing circuit 32 microinstruction sequence to reissue the in-order stream of logical microops that was cleared from the reordering circuit 42 prior to saving. The instruction fetch and micro operation issue circuit 32 fetches a macro instruction stream starting from the macro instruction address specified by the restart instruction pointer value, converts the macro instruction stream into a logic micro operation, and converts the logic micro operation into a logic micro operation bus. Fifty
Reissue the logic micro-operation by transferring through.

【００６０】メモリ順序付け再開始信号７６が、発生し
得るプロセッサの順序付け違反を示さない場合には、退
避物理デスティネーションにより特定された物理レジス
タの退避が進行する。並び替え回路４２は、退避物理デ
スティネーションのための有効フラグをテストする。並
び替え回路４２は、退避物理レジスタの有効フラグが有
効な推論的なデータを示す場合には、各退避物理レジス
タ毎に推論的な結果データを退避する。並び替え回路４
２は、推論的な結果データを、物理レジスタの論理デス
ティネーションにより特定された実レジスタ回路４４内
のコミットされた状態レジスタへ転送させることによ
り、物理レジスタを退避する。If the memory ordering restart signal 76 does not indicate a possible processor ordering violation, the saving of the physical register identified by the saving physical destination proceeds. The rearrangement circuit 42 tests the valid flag for the saved physical destination. The rearrangement circuit 42 saves the speculative result data for each save physical register when the valid flag of the save physical register indicates valid speculative data. Sorting circuit 4
2 transfers the speculative result data to the committed state register in the real register circuit 44 specified by the logical destination of the physical register, thereby saving the physical register.

【００６１】レジスタ・エイリアス回路３４及び割り当
て回路３６は、退避物理デスティネーションを退避通知
バス７０を介して受信する。したがって、レジスタ・エ
イリアス回路３４は、レジスタ・エイリアス・テーブル
を更新して退避を反映する。割り当て回路３６は、並び
替え回路４２内の退避物理レジスタを、割り当て可能で
あるとして記録する。The register alias circuit 34 and the allocation circuit 36 receive the save physical destination via the save notification bus 70. Therefore, the register alias circuit 34 updates the register alias table to reflect the saving. The allocation circuit 36 records the saved physical registers in the rearrangement circuit 42 as allocatable.

【００６２】図３は、レジスタ・エイリアス回路３４の
機能を示す図である。レジスタ・エイリアス回路３４
は、論理マイクロ演算を論理マイクロ演算バス５０を介
してイン・オーダーに受け、論理ソース及びデスティネ
ーションを物理ソース及びデスティネーションにマッピ
ングすることにより、論理マイクロ演算を対応する物理
マイクロ演算に変換し、次いで、物理マイクロ演算を物
理マイクロ演算バス５２を介してイン・オーダーに転送
する。FIG. 3 is a diagram showing the function of the register / alias circuit 34. Register alias circuit 34
Receives a logical micro-operation in-order via the logical micro-operation bus 50 and maps the logical source and destination to the physical source and destination to convert the logical micro-operation to a corresponding physical micro-operation, The physical micro-computation is then transferred in-order via the physical micro-computation bus 52.

【００６３】レジスタ・エイリアス回路３４は、レジス
タ・エイリアス・テーブル８０を備えている。レジスタ
・エイリアス・テーブル８０は、論理マイクロ演算の論
理ソース及びデスティネーションを、対応する物理マイ
クロ演算の物理ソース及びデスティネーションにマッピ
ングすることにより、論理レジスタから物理レジスタの
リネームを実行する。物理マイクロ演算の物理ソース及
びデスティネーションは、並び替え回路４２内の物理レ
ジスタと実レジスタ回路４４内のコミットされた状態レ
ジスタを特定する。The register alias circuit 34 includes a register alias table 80. The register alias table 80 performs the renaming of physical registers from logical registers by mapping the logical sources and destinations of logical micro-operations to the physical sources and destinations of the corresponding physical micro-operations. The physical source and destination of the physical micro-operation identifies the physical register in the reordering circuit 42 and the committed state register in the real register circuit 44.

【００６４】レジスタ・エイリアス・テーブル８０内の
エントリは、元のマクロ命令ストリームのアーキテクチ
ャ・レジスタに対応している。一つの実施例では、レジ
スタ・エイリアス・テーブル８０のＥＡＸ、ＥＢＸ、Ｅ
ＣＸ及びＥＤＸエントリは、インテル・アーキテクチャ
・マイクロプロセッサのＥＡＸ、ＥＢＸ、ＥＣＸ及びＥ
ＤＸレジスタに対応している。The entries in the register alias table 80 correspond to architectural registers in the original macro instruction stream. In one embodiment, register alias table 80 EAX, EBX, E
The CX and EDX entries are EAX, EBX, ECX and E for Intel architecture microprocessors.
It corresponds to the DX register.

【００６５】レジスタ・エイリアス・テーブル８０内の
各エントリは、並び替えバッファ（ＲＯＢ）ポインタを
含んでいる。ＲＯＢポインタは、対応するアーキテクチ
ャ・レジスタのための推論的な結果のデータを保持する
並び替え回路４２内の物理レジスタを特定する。レジス
タ・エイリアス・テーブル８０内の各エントリは、ま
た、対応するアーキテクチャ・レジスタのための推論的
な結果のデータが、実レジスタ回路４４内の適当なコミ
ットされた状態レジスタに退避されているかどうかを示
す実レジスタ・ファイル有効（ＲＲＦＶ）フラグをも含
んでいる。Each entry in the register alias table 80 contains a reordering buffer (ROB) pointer. The ROB pointer identifies the physical register within reordering circuit 42 that holds the speculative result data for the corresponding architectural register. Each entry in the register alias table 80 also indicates whether the speculative result data for the corresponding architectural register has been saved to the appropriate committed state register in the real register circuit 44. It also contains the Real Register File Valid (RRFV) flag shown.

【００６６】レジスタ・エイリアス回路３４は、一組の
イン・オーダー論理マイクロ演算（ｌｍｏｐ＿０〜ｌｍ
ｏｐ＿３）を論理マイクロ演算バス５０を介して受信す
る。各論理マイクロ演算は、演算コード、一対の論理ソ
ースｌｓｒｃ１及びｌｓｒｃ２、論理デスティネーショ
ンｌｄｓｔ、及びマクロ命令ポインタ・データｍｉｐｄ
を含んでいる。論理ソースｌｓｒｃ１及びｌｓｒｃ２、
及び、論理デスティネーションｌｄｓｔは、それぞれマ
クロ命令の元のアーキテクチャ・レジスタを特定する。The register alias circuit 34 includes a set of in-order logic micro-operations (lmop_0-lm).
op_3) via the logic micro arithmetic bus 50. Each logical micro-operation consists of an operation code, a pair of logical sources lsrc1 and lsrc2, a logical destination ldst, and a macroinstruction pointer data mipd.
Is included. Logical sources lsrc1 and lsrc2,
And, the logical destination ldst identifies the original architectural register of the macroinstruction, respectively.

【００６７】レジスタ・エイリアス回路３４は、また、
一組の割り当てられた物理デスティネーション（ａｌｌ
ｏｃ＿ｐｄｓｔ＿０〜ａｌｌｏｃ＿ｐｄｓｔ＿３）も、
割り当て回路３６から物理デスティネーション・バス５
６を介して受信する。物理デスティネーションａｌｌｏ
ｃ＿ｐｄｓｔ＿０〜ａｌｌｏｃ＿ｐｄｓｔ＿３は、論理
マイクロ演算ｌｍｏｐ＿０〜ｌｍｏｐ＿３のための並び
替え回路４２内の新たに割り当てられた物理レジスタを
特定する。物理デスティネーションａｌｌｏｃ＿ｐｄｓ
ｔ＿０〜ａｌｌｏｃ＿ｐｄｓｔ＿３により特定された並
び替え回路４２内の物理レジスタは、論理マイクロ演算
ｌｍｏｐ＿０〜ｌｍｏｐ＿３に対応する物理マイクロ演
算のための推論的な結果のデータを保持するこになる。The register alias circuit 34 also
A set of assigned physical destinations (all
oc_pdst_0 to alloc_pdst_3)
Assignment circuit 36 to physical destination bus 5
6 through 6. Physical destination allo
c_pdst_0 to alloc_pdst_3 identify the newly allocated physical registers in the reordering circuit 42 for the logical micro-operations lmop_0 to lmop_3. Physical destination alloc_pds
The physical register in the rearrangement circuit 42 specified by t_0 to alloc_pdst_3 holds the data of the speculative result for the physical micro operation corresponding to the logical micro operation lmop_0 to lmop_3.

【００６８】レジスタ・エイリアス回路３４は、一組の
イン・オーダー物理マイクロ演算（ｐｍｏｐ＿０〜ｐｍ
ｏｐ＿３）を物理マイクロ演算バス５２を介して転送す
る。各物理マイクロ演算は、演算コード、一対の物理ソ
ースｐｓｒｃ１及びｐｓｒｃ２及び物理デスティネーシ
ョンｐｄｓｔを含んでいる。物理ソースｐｓｒｃ１及び
ｐｓｒｃ２は、それぞれ、並び替え回路４２内の物理レ
ジスタ、或いは、実レジスタ回路４４内のコミットされ
た状態レジスタを特定する。物理デスティネーションｐ
ｄｓｔは、並び替え回路４２内の物理レジスタを特定し
て、対応する物理マイクロ演算のための推論的な結果の
データを保持する。The register alias circuit 34 includes a set of in-order physical micro-operations (pmop_0-pm).
op_3) via the physical micro arithmetic bus 52. Each physical micro operation includes an operation code, a pair of physical sources psrc1 and psrc2, and a physical destination pdst. The physical sources psrc1 and psrc2 specify the physical register in the reordering circuit 42 or the committed state register in the real register circuit 44, respectively. Physical destination p
The dst specifies the physical register in the rearrangement circuit 42 and holds the data of the speculative result for the corresponding physical micro operation.

【００６９】レジスタ・エイリアス回路３４は、論理マ
イクロ演算ｌｍｏｐ＿０〜ｌｍｏｐ＿３の論理ソース
を、並び替え回路４２の物理レジスタ、及び、レジスタ
・エイリアス・テーブル８０により特定されたような、
実レジスタ回路４４の特定されたコミットされた状態レ
ジスタへマッピングすることにより、物理マイクロ演算
ｐｍｏｐ＿０〜ｐｍｏｐ＿３を生成する。レジスタ・エ
イリアス回路３４は、物理デスティネーションａｌｌｏ
ｃ＿ｐｄｓｔ＿０〜ａｌｌｏｃ＿ｐｄｓｔ＿３を、物理
マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３へマージす
る。The register alias circuit 34 determines the logical sources of the logical micro-operations lmop — 0 to lmop — 3 as specified by the physical register of the rearrangement circuit 42 and the register alias table 80.
Generate physical micro-operations pmop_0-pmop_3 by mapping to the identified committed state registers of the real register circuit 44. The register / alias circuit 34 is connected to the physical destination allo.
Merge c_pdst_0 to alloc_pdst_3 into physical micro-operations pmap_0 to pmap_3.

【００７０】物理マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ
＿３の演算コードは、論理マイクロ演算ｌｍｏｐ＿０〜
ｌｍｏｐ＿３の対応する演算コードと同じである。たと
えば、レジスタ・エイリアス回路３４は、ｐｍｏｐ＿０
の演算コードがｌｍｏｐ＿０の演算コードと等しくなる
ようにｐｍｏｐ＿０を生成する。Physical micro operation pmop_0 to pmop
The operation code of _3 is the logical micro operation lmop_0.
This is the same as the corresponding operation code of lmap_3. For example, the register alias circuit 34 uses pmop_0.
Pmop_0 is generated so that the operation code of 1 is equal to the operation code of lmop_0.

【００７１】たとえば、レジスタ・エイリアス回路３４
は、ｌｍｏｐ＿０の論理ソースｌｒｓｃ１により特定さ
れたレジスタ・エイリアス・テーブル８０のエントリを
読むことにより、物理マイクロ演算ｐｍｏｐ＿０のため
の物理ソースｐｓｒｃ１を生成する。特定されたレジス
タ・エイリアス・テーブル８０のエントリのＲＲＦＶフ
ラグがセットされていない場合には、次いで、レジスタ
・エイリアス回路３４は、ｐｍｏｐ＿０のための物理ソ
ースｐｓｒｃ１と同様に、物理マイクロ演算バス５２を
介してＲＲＦＶフラグと共に特定されたレジスタ・エイ
リアス・テーブル８０のエントリからＲＯＢポインタを
転送する。ＲＲＦＶビットがセットされている場合に
は、次いで、レジスタ・エイリアス回路３４は、ポイン
タを、ｐｍｏｐ＿０のための物理ソースｐｓｒｃ１とし
て物理マイクロ演算バス５２を介してＲＲＦＶフラグと
共に論理ソースｌｓｒｃ１に対応する実レジスタ回路４
４内のコミットされた状態レジスタに転送する。For example, register alias circuit 34
Generates a physical source psrc1 for the physical micro-operation pmop_0 by reading the entry in the register alias table 80 identified by the logical source lrsc1 of lmop_0. If the RRFV flag of the identified register alias table 80 entry is not set, then the register alias circuit 34, via the physical micro-op bus 52, as well as the physical source psrc1 for pmop_0. The ROB pointer from the register alias table 80 entry identified with the RRFV flag. If the RRFV bit is set, then the register alias circuit 34 uses the pointer as the physical source psrc1 for pmop_0 via the physical micro-op bus 52 along with the RRFV flag to the real register corresponding to the logical source lsrc1. Circuit 4
Transfer to the committed state register in 4.

【００７２】レジスタ・エイリアス回路３４は、ｌｍｏ
ｐ＿０の論理ソースｌｒｓｃ２に対応するレジスタ・エ
イリアス・テーブル８０のエントリを読むことにより、
物理マイクロ演算ｐｍｏｐ＿０のための物理ソースｐｓ
ｒｃ２を生成する。ＲＲＦＶフラグがセットされていな
い場合には、次いで、レジスタ・エイリアス回路３４
は、ｐｍｏｐ＿０のための物理ソースｐｓｒｃ２と同様
に、物理マイクロ演算バス５２を介してＲＲＦＶフラグ
と共に特定されたレジスタ・エイリアス・テーブル８０
のエントリからＲＯＢポインタを転送する。ＲＲＦＶビ
ットがセットされている場合には、次いで、レジスタ・
エイリアス回路３４は、ポインタを、ｐｍｏｐ＿０のた
めの物理ソースｐｓｒｃ２として物理マイクロ演算バス
５２を介してＲＲＦＶフラグと共に論理ソースｌｓｒｃ
２に対応する実レジスタ回路４４内のコミットされた状
態レジスタに転送する。The register / alias circuit 34 uses lmo
By reading the entry in the register alias table 80 corresponding to the logical source lrsc2 of p_0,
Physical source ps for physical micro-operation pmop_0
Generate rc2. If the RRFV flag is not set, then register alias circuit 34
Register alias table 80 identified with RRFV flag via physical micro-op bus 52 as well as physical source psrc2 for pmop_0.
The ROB pointer is transferred from the entry. If the RRFV bit is set, then the register
The alias circuit 34 uses the pointer as a physical source psrc2 for pmop_0 through the physical micro-op bus 52 along with the RRFV flag to the logical source lsrc.
2 to the committed state register in the real register circuit 44 corresponding to 2.

【００７３】レジスタ・エイリアス回路３４は、物理デ
スティネーションａｌｌｏｃ＿ｐｄｓｔ＿０を、ｌｍｏ
ｐ＿０の論理デスティネーションｌｄｓｔにより特定さ
れたレジスタ・エイリアス・テーブル８０のエントリの
ＲＯＢポインタ・フィールドへ格納し、対応するＲＲＦ
Ｖビットをクリアする。クリアＲＲＦＶビットは、対応
するアーキテクチャ・レジスタの現在の状態が、対応す
るＲＯＢポインタにより特定された並び替え回路４２の
物理レジスタ内に推論的に保持されていることを示す。The register / alias circuit 34 sets the physical destination alloc_pdst_0 to lmo.
Store in the ROB pointer field of the entry in the register alias table 80 identified by the logical destination ldst of p_0 and store the corresponding RRF
Clear the V bit. The clear RRFV bit indicates that the current state of the corresponding architectural register is speculatively held in the physical register of the reordering circuit 42 identified by the corresponding ROB pointer.

【００７４】レジスタ・エイリアス回路３４は、一組の
論理デスティネーションｌｄｓｔ０〜ｌｄｓｔ＿３及び
対応するマクロ命令ポインタ・デルタｍｉｐｄ＿０〜ｍ
ｉｐｄ＿３を、論理デスティネーション・バス５４を介
して転送する。論理デスティネーションｌｄｓｔ＿０〜
ｌｄｓｔ＿３は、論理マイクロ演算ｌｍｏｐ＿０〜ｌｍ
ｏｐ＿３の論理デスティネーションｌｄｓｔである。The register alias circuit 34 includes a set of logical destinations ldst0 to ldst_3 and corresponding macroinstruction pointer delta mipd_0 to m.
ipd_3 is transferred via the logical destination bus 54. Logical destination ldst_0
ldst_3 is a logical micro operation lmop_0 to lm.
This is the logical destination ldst of op_3.

【００７５】マクロ命令ポインタ・デルタｍｉｐｄ＿０
〜ｍｉｐｄ＿３は、論理マイクロ演算ｌｍｏｐ＿０〜ｌ
ｍｏｐ＿３のマクロ命令ポインタ・デルタｍｉｐｄであ
る。マクロ命令ポインタ・デルタｍｉｐｄ＿０は、ｌｍ
ｏｐ＿０の論理デスティネーションｌｄｓｔであり、マ
クロ命令ポインタ・デルタｍｉｐｄ＿１は、ｌｍｏｐ＿
１の論理デスティネーションｌｄｓｔであり、以下同様
である。マクロ命令ポインタ・デルタｍｉｐｄ＿０〜ｍ
ｉｐｄ＿３は、物理マイクロ演算ｐｍｏｐ＿０〜ｐｍｏ
ｐ＿３に対応する元のマクロ命令を識別する。Macro instruction pointer delta mipd_0
~ Mipd_3 are logical micro-operations lmap_0 to l
It is the macro instruction pointer delta mipd of mop_3. The macro instruction pointer delta mipd_0 is lm
is a logical destination ldst of op_0, and the macro instruction pointer delta mipd_1 is lmop_
1 logical destination ldst, and so on. Macro instruction pointer delta mipd_0-m
ipd_3 is a physical micro operation pmop_0 to pmo
Identify the original macroinstruction corresponding to p_3.

【００７６】図４は、並び替え回路４２を示す。並び替
え回路４２は、一組のＲＯＢエントリ（ＲＥ０〜ＲＥ
ｎ）を含む並び替えバッファ８２を備えている。ＲＯＢ
エントリＲＥ０〜ＲＥｎは、物理マイクロ演算のアウト
・オブ・オーダー実行から推論的な結果のデータを緩衝
する物理レジスタである。一つの実施例では、ＲＯＢエ
ントリＲＥ０〜ＲＥｎは、一組６４個の物理レジスタを
含んでいる。他の実施例では、ＲＯＢエントリＲＥ０〜
ＲＥｎは、一組４０個の物理レジスタを含んでいる。FIG. 4 shows the rearrangement circuit 42. The rearrangement circuit 42 includes a set of ROB entries (RE0 to RE
n) is included in the rearrangement buffer 82. ROB
Entries RE0-REn are physical registers that buffer speculative result data from out-of-order execution of physical micro-operations. In one embodiment, ROB entries RE0-REn include a set of 64 physical registers. In another embodiment, ROB entries RE0-RE0
REn includes a set of 40 physical registers.

【００７７】各ＲＯＢエントリは、有効フラグ（Ｖ）、
結果データ値、一組のフラグ、フラグ・マスク、論理デ
スティネーション（ＬＤＳＴ）、障害データ、及び命令
ポインタ・データ（ＩＰＤＥＬＴＡ）を含んでいる。Each ROB entry has a valid flag (V),
It includes a result data value, a set of flags, a flag mask, a logical destination (LDST), fault data, and instruction pointer data (IPDELTA).

【００７８】有効フラグは、対応するＲＯＢエントリの
ための結果データ値が有効であるか否かを示す。並び替
え回路４２は、それぞれの新たに割り当てられたＲＯＢ
エントリのための有効フラグをクリアし、無効な結果デ
ータ値であることを示す。並び替え回路４２は、推論的
な結果データがＲＯＢエントリに実行回路４０からライ
ト・バックされたときに、有効フラグをセットする。The valid flag indicates whether the result data value for the corresponding ROB entry is valid. The rearrangement circuit 42 uses the newly assigned ROBs.
Clear the valid flag for the entry, indicating an invalid result data value. The rearrangement circuit 42 sets the valid flag when the speculative result data is written back to the ROB entry from the execution circuit 40.

【００７９】結果データ値は、対応する物理マイクロ演
算のアウト・オブ・オーダー実行からの推論的な結果で
ある。結果データ値は、整数データ値或いは浮動小数点
データのいずれであってもよい。一つの実施例では、Ｒ
ＯＢエントリＲＥ０〜ＲＥｎのそれぞれの結果データ値
フィールドは、整数と浮動小数点データ値の双方を収納
するために８６ビットからなる。Result data values are speculative results from out-of-order execution of corresponding physical micro-operations. The result data value may be either an integer data value or floating point data. In one embodiment, R
The result data value field of each of the OB entries RE0-REn consists of 86 bits to accommodate both integer and floating point data values.

【００８０】フラグ及びフラグ・マスクは、推論的なア
ーキテクチャ・フラグ情報を提供する。推論的なアーキ
テクチャ・フラグ情報は、対応するＲＯＢエントリの退
避時に実レジスタ回路４４のアーキテクチャ・フラグに
転送される。Flags and flag masks provide speculative architectural flag information. The speculative architecture flag information is transferred to the architecture flag of the real register circuit 44 when the corresponding ROB entry is saved.

【００８１】論理デスティネーションＬＤＳＴは、実レ
ジスタ回路４４内のコミットされた状態レジスタを特定
する。対応するＲＯＢエントリの結果データ値は、ＲＯ
Ｂエントリの退避の間にＬＤＳＴにより特定されたコミ
ットされた状態レジスタに転送される。The logical destination LDST identifies the committed state register in the real register circuit 44. The result data value of the corresponding ROB entry is RO
Transferred to the committed state register specified by LDST during the saving of the B entry.

【００８２】障害データは、命令フェッチ及びマイクロ
演算発行回路３２において実行される障害処理マイクロ
・コードのための障害情報を含んでいる。障害が発生し
たときには、障害取扱マイクロ・コードは、障害データ
を読んで障害の原因を決定する。The fault data includes fault information for the fault handling micro code executed in the instruction fetch and micro operation issuing circuit 32. When a fault occurs, the fault handling microcode reads the fault data to determine the cause of the fault.

【００８３】ＩＰＤＥＬＴＡは、物理レジスタに対応す
るマクロ命令を識別するマクロ命令ポインタ・デルタ値
である。IPDELTA is a macroinstruction pointer delta value that identifies the macroinstruction corresponding to the physical register.

【００８４】並び替え回路４２は、物理マイクロ演算ｐ
ｍｏｐ＿０〜ｐｍｏｐ＿３を、物理マイクロ演算バス５
２を介して受ける。並び替え回路４２は、物理マイクロ
演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３により特定されたソー
ス・データを、並び替えバッファ８２から読む。並び替
え回路４２は、結果データ値及び有効フラグを、物理マ
イクロ演算の物理ソースｐｓｒｃ１及びｐｓｒｃ２によ
り特定されたＲＯＢエントリから、予約及びディスパッ
チ回路３８へソース・データ・バス５８を介して転送す
る。The rearrangement circuit 42 uses the physical micro operation p.
The physical micro arithmetic bus 5 is connected to mop_0 to pmop_3.
Receive through 2. The rearrangement circuit 42 reads, from the rearrangement buffer 82, the source data specified by the physical micro operation pmop_0 to pmop_3. The reordering circuit 42 transfers the resulting data value and the valid flag from the ROB entry identified by the physical sources psrc1 and psrc2 of the physical micro-operation to the reservation and dispatch circuit 38 via the source data bus 58.

【００８５】たとえば、ｐｍｏｐ ０の物理ソースｐｓ
ｒｃ１及びｐｓｒｃ２により特定されたＲＯＢエントリ
からの結果データ値及び有効フラグは、ソース・データ
ｓｒｃ１／ｓｒｃ２ｄａｔａ＿０として、ソース・デー
タ・バス５８を介して転送される。ソース・データｓｒ
ｃ１／ｓｒｃ２ｄａｔａ＿０は、対応する有効フラグが
有効ソース・データを示している場合には、ｐｍｏｐ＿
０の物理ソースｐｓｒｃ１及びｐｓｒｃ２により特定さ
れたデータ・ソースを提供する。For example, the physical source ps of pmap 0
The result data value and the valid flag from the ROB entry specified by rc1 and psrc2 are transferred via the source data bus 58 as the source data src1 / src2data_0. Source data sr
c1 / src2data_0 is pmap__ if the corresponding valid flag indicates valid source data.
Provides a data source identified by zero physical sources psrc1 and psrc2.

【００８６】同様に、並び替え回路４２は、結果データ
値及び有効フラグを、適当なＲＯＢエントリから、ソー
ス・データｓｒｃ１／ｓｒｃ２ｄａｔａ＿１〜ソース・
データｓｒｃ１／ｓｒｃ２ｄａｔａ＿３として、物理マ
イクロ演算ｐｍｏｐ＿１〜ｐｍｏｐ＿３のために、ソー
ス・データ・バス５８を介して転送する。Similarly, the rearrangement circuit 42 sets the result data value and the valid flag to the source data src1 / src2data_1 to the source data from the appropriate ROB entry.
The data src1 / src2data_3 is transferred via the source data bus 58 for the physical micro-operations pmop_1 to pmop_3.

【００８７】並び替え回路４２は、物理マイクロ演算バ
ス５２を介して受信された物理マイクロ演算ｐｍｏｐ＿
０〜ｐｍｏｐ＿３の物理デスティネーションｐｄｓｔに
より特定されたＲＯＢエントリの有効ビットをクリアす
る。並び替え回路４２は、結果データ値を生成する物理
マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３が予約及びデ
ィスパッチ回路３８においてアセンブルされていないの
で、有効ビットをクリアして、対応する結果データ値が
有効でないことを示す。The rearrangement circuit 42 receives the physical micro-operation pmop__ received via the physical micro-operation bus 52.
The valid bit of the ROB entry specified by the physical destination pdst of 0 to pmop_3 is cleared. The reordering circuit 42 clears the valid bit to indicate that the corresponding result data value is not valid, because the physical micro-operations pmop_0 to pmop_3 that generate the result data value have not been assembled in the reservation and dispatch circuit 38.

【００８８】並び替え回路４２は、論理デスティネーシ
ョンｌｄｓｔ＿０〜ｌｄｓｔ＿３及びマクロ命令ポイン
タ・デルタｍｉｐｄ＿０〜ｍｉｐｄ＿３を、論理デステ
ィネーション・バス５４を介して受信する。並び替え回
路４２は、論理デスティネーションｌｄｓｔ＿０〜ｌｄ
ｓｔ＿３を、物理マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ
＿３）の物理デスティネーションｐｄｓｔにより特定さ
れるＲＯＢエントリのＬＤＳＴフィールドに格納する。
並び替え回路４２は、マクロ命令ポインタ・デルタｍｉ
ｐｄ＿０〜ｍｉｐｄ＿３を、物理マイクロ演算ｐｍｏｐ
＿０〜ｐｍｏｐ＿３）の物理デスティネーションｐｄｓ
ｔにより特定されるＲＯＢエントリのＩＰＤＥＬＴＡフ
ィールドに格納する。The rearrangement circuit 42 receives the logical destinations ldst_0 to ldst_3 and the macro instruction pointer deltas mipd_0 to mipd_3 via the logical destination bus 54. The rearrangement circuit 42 uses the logical destinations ldst_0 to ld.
st_3 is a physical micro operation pmop_0 to pmop
_3) stored in the LDST field of the ROB entry specified by the physical destination pdst.
The rearrangement circuit 42 uses the macro instruction pointer / delta mi
pd_0 to mipd_3 are converted to physical micro operation pmop
_0 to pmop_3) physical destination pds
It is stored in the IPDELTA field of the ROB entry specified by t.

【００８９】たとえば、並び替え回路４２は、ｌｄｓｔ
＿０及びｍｉｐｄ＿０を、ｐｍｏｐ＿０の物理デスティ
ネーションｐｄｓｔにより特定されるＲＯＢエントリの
ＬＤＳＴ及びＩＰＤＥＬＴＡに格納する。ＲＯＢエント
リのＬＤＳＴフィールド内の論理デスティネーション
は、対応するＲＯＢエントリの退避のために、実レジス
タ回路４４内のコミットされた状態レジスタを特定す
る。ＲＯＢエントリのＩＰＤＥＬＴＡフィールド内のマ
クロ命令ポインタ・デルタは、対応するＲＯＢエントリ
の元のマクロ命令を特定する。For example, the rearrangement circuit 42 uses the ldst
_0 and mipd_0 are stored in the LDST and IPDELTA of the ROB entry specified by the physical destination pdst of pmop_0. The logical destination in the LDB field of the ROB entry identifies the committed state register in the real register circuit 44 for saving the corresponding ROB entry. The macroinstruction pointer delta in the IPDELTA field of the ROB entry identifies the original macroinstruction of the corresponding ROB entry.

【００９０】並び替え回路４２は、ライト・バックされ
た推論的な結果情報を、実行回路４０から結果バス６２
を介して受信する。実行ユニットＥＵ０〜ＥＵ４からの
ライト・バックされた推論的な結果情報は、結果データ
値、物理デスティネーションｐｄｓｔ及び障害データを
含んでいる。The rearrangement circuit 42 transfers the written back speculative result information from the execution circuit 40 to the result bus 62.
To receive via. The written back speculative result information from the execution units EU0 to EU4 contains the result data value, the physical destination pdst and the fault data.

【００９１】並び替え回路４２は、ライト・バックされ
た推論的な結果情報を、実行ユニットＥＵ０〜ＥＵ４か
ら、結果バス６２上で物理デスティネーションｐｄｓｔ
により特定されるＲＯＢエントリへ格納する。実行ユニ
ットＥＵ０〜ＥＵ４のそれぞれ毎に、並び替え回路４２
は、結果データ値を結果データ値フィールドへ格納し、
障害データを、物理デスティネーションｐｄｓｔにより
特定されるＲＯＢエントリの障害データ・フィールドへ
格納する。The rearrangement circuit 42 transfers the written back speculative result information from the execution units EU0 to EU4 on the result bus 62 to the physical destination pdst.
Stored in the ROB entry specified by. The rearrangement circuit 42 is provided for each of the execution units EU0 to EU4.
Stores the result data value in the result data value field,
The fault data is stored in the fault data field of the ROB entry identified by the physical destination pdst.

【００９２】実行回路４０からの結果データ値は、それ
ぞれ有効フラグを含んでいる。各有効フラグは、物理デ
スティネーションｐｄｓｔにより特定されるＲＯＢエン
トリの有効フラグ・フィールドに格納される。実行ユニ
ットＥＵ０〜ＥＵ４は、有効フラグをセットして、対応
する結果データ値が有効であることを示す。The result data values from the execution circuit 40 each include a valid flag. Each valid flag is stored in the valid flag field of the ROB entry identified by the physical destination pdst. Execution units EU0-EU4 set a valid flag to indicate that the corresponding result data value is valid.

【００９３】並び替え回路４２は、退避物理デスティネ
ーションを、退避通知バス７０を介して受信する。退避
物理デスティネーションは、推論的な結果データ値を実
レジスタ回路４４へ退避バス６４を介して転送すること
により、並び替え回路４２に、ＲＯＢエントリＲＥ０〜
ＲＥｎ内の推論的な結果データ値をアーキテクチャ状態
へコミットさせる。The rearrangement circuit 42 receives the save physical destination via the save notification bus 70. The evacuation physical destination transfers the speculative result data value to the real register circuit 44 via the evacuation bus 64 so that the rearrangement circuit 42 receives the ROB entries RE0 to RE0.
Commit the speculative result data value in REn to the architectural state.

【００９４】退避バス６４は、一組の退避マイクロ演算
ｒｍ＿０〜ｒｍ＿４のための推論的な結果を運ぶ。退避
マイクロ演算ｒｍ＿０〜ｒｍ＿４のそれぞれは、ＲＯＢ
エントリＲＥ０〜ＲＥｎの一つからの結果データ値及び
論理デスティネーションｌｄｓｔを含んでいる。The save bus 64 carries speculative results for a set of save micro-operations rm_0 to rm_4. Each of the save micro-operations rm_0 to rm_4 is a ROB.
It contains the result data value from one of the entries RE0-REn and the logical destination ldst.

【００９５】退避論理回路４６からの退避物理デスティ
ネーションは、また、並び替え回路４２に、退避ＲＯＢ
エントリのためのマクロ命令ポインタ・デルタを、再開
始回路４８へマクロ命令ポインタ・オフセット・バス１
２０を介して転送させる。The save physical destination from the save logic circuit 46 is also sent to the rearrangement circuit 42 by the save ROB.
Macro instruction pointer delta for entry to restart circuit 48 Macro instruction pointer offset bus 1
Transfer via 20.

【００９６】並び替え回路４２は、並び替えクリア信号
７８を再開始回路４８から受信する。並び替えクリア信
号７８は、並び替え回路４２に全てのＲＯＢエントリを
クリアさせる。The rearrangement circuit 42 receives the rearrangement clear signal 78 from the restart circuit 48. The rearrangement clear signal 78 causes the rearrangement circuit 42 to clear all ROB entries.

【００９７】図５は、予約及びディスパッチ回路３８を
示す。予約及びディスパッチ回路３８は、一組の予約ス
テーション・エントリＲＳ０〜ＲＳｘを含む予約ディス
パッチ・テーブル８４を備えている。予約及びディスパ
ッチ回路３８は、物理マイクロ演算ｐｍｏｐ＿０〜ｐｍ
ｏｐ＿３を受信し、利用可能な予約ステーション・エン
トリＲＳ０〜ＲＳｘに格納し、物理マイクロ演算のため
のソース・データを予約ステーション・エントリＲＳ０
〜ＲＳｘにアセンブルし、準備済物理マイクロ演算を実
行回路４０にディスパッチする。物理マイクロ演算は、
ソース・データが予約ステーション・エントリＲＳ０〜
ＲＳｘにおいて完全にアセンブルされたとときに準備済
状態である。FIG. 5 shows the reservation and dispatch circuit 38. The reservation and dispatch circuit 38 comprises a reservation dispatch table 84 containing a set of reservation station entries RS0-RSx. The reservation and dispatch circuit 38 uses physical micro-operations pmop_0-pm
Op_3 is received and stored in the available reservation station entries RS0-RSx and the source data for physical micro-computation is reserved station entry RS0.
Assemble to RSx and dispatch the prepared physical micro operation to the execution circuit 40. Physical micro operation
Source data is reserved station entry RS0
It is ready when it is fully assembled in RSx.

【００９８】予約ステーション・エントリＲＳ０〜ＲＳ
ｘのそれぞれは、エントリ有効フラグ、演算コード、一
対のソース・データ値（ＳＲＣ１／ＳＲＣ２ ＤＡＴ
Ａ）及び対応する有効フラグ（Ｖ）、一対の物理ソース
（ＰＳＲＣ１／ＰＳＲＣ２）、物理デスティネーション
（ＰＤＳＴ）、及びロード・バッファ識別子（ＬＢＩ
Ｄ）を含んでいる。Reserved station entries RS0 to RS
Each x is an entry valid flag, an operation code, a pair of source data values (SRC1 / SRC2 DAT
A) and the corresponding valid flag (V), a pair of physical sources (PSRC1 / PSRC2), a physical destination (PDST), and a load buffer identifier (LBI).
D) is included.

【００９９】エントリ有効フラグは、対応する予約ステ
ーション・エントリＲＳ０〜ＲＳｘが、ディスパッチを
待っている物理マイクロ演算を保持しているか否かを示
す。The entry valid flag indicates whether or not the corresponding reservation station entry RS0 to RSx holds a physical micro operation waiting for dispatch.

【０１００】演算コードは、対応する予約ステーション
・エントリＲＳ０〜ＲＳｘにおいて、物理マイクロ演算
のための実行ユニット回路４０の動作を特定する。The operation code specifies the operation of the execution unit circuit 40 for the physical micro operation in the corresponding reservation station entries RS0 to RSx.

【０１０１】予約ステーション・エントリＲＳ０〜ＲＳ
ｘのＳＲＣ１／ＳＲＣ２ ＤＡＴＡフィールドは、対応
するマイクロ演算のためのソース・データ値を保持す
る。対応する有効フラグは、ソース・データ値が有効で
あるか否かを示す。Reserved station entries RS0 to RS
The SRC1 / SRC2 DATA field of x holds the source data value for the corresponding micro operation. The corresponding valid flag indicates whether the source data value is valid.

【０１０２】予約ステーション・エントリＲＳ０〜ＲＳ
ｘのそれぞれの物理ソースＰＳＲＣ１／ＰＳＲＣ２は、
対応する物理マイクロ演算のためのソース・データを保
持する並び替え回路４２内の物理デスティネーションを
特定する。予約及びディスパッチ回路３８は、物理ソー
スＰＳＲＣ１／ＰＳＲＣ２を使用して実行回路４０から
並び替え回路４２への保留ソース・データのライト・バ
ックを検出する。Reserved station entries RS0 to RS
Each physical source PSRC1 / PSRC2 of x is
Identify the physical destination within the reordering circuit 42 that holds the source data for the corresponding physical micro operation. The reservation and dispatch circuit 38 uses the physical sources PSRC1 / PSRC2 to detect write back of pending source data from the execution circuit 40 to the reordering circuit 42.

【０１０３】予約ステーション・エントリＲＳ０〜ＲＳ
ｘのそれぞれの物理デスティネーションは、並び替え回
路４２における物理デスティネーションを特定して、対
応する物理マイクロ演算のための推論的な結果を保持す
る。Reserved station entries RS0 to RS
Each physical destination of x identifies the physical destination in the reordering circuit 42 and holds the speculative result for the corresponding physical micro-operation.

【０１０４】予約ステーション・エントリＲＳ０〜ＲＳ
ｘのそれぞれのロード・バッファ識別子ＬＢＩＤは、実
行回路４０においてメモリ順序付け回路内のロード・バ
ッファ・エントリを特定する。ロード・バッファ・エン
トリは、対応する予約ステーション・エントリがロード
・メモリ物理マイクロ演算を保持する場合に有効であ
る。Reserved station entries RS0 to RS
Each load buffer identifier LBID of x identifies a load buffer entry in the memory ordering circuit at execution circuit 40. A load buffer entry is valid if the corresponding reservation station entry holds a load memory physical micro operation.

【０１０５】予約及びディスパッチ回路３８は、物理マ
イクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３を物理マイクロ
演算バス５２を介して受信する。予約及びディスパッチ
回路３８は、また、予約ステーション・エントリ選択信
号６６も割り当て回路３６から受信する。予約ステーシ
ョン・エントリ選択信号６６は、新しい予約ステーショ
ン・エントリを特定する。The reservation and dispatch circuit 38 receives the physical micro operation pmop_0 to pmop_3 via the physical micro operation bus 52. The reservation and dispatch circuit 38 also receives a reservation station entry select signal 66 from the allocation circuit 36. Reserved station entry select signal 66 identifies a new reserved station entry.

【０１０６】予約及びディスパッチ回路３８は、演算コ
ード及び物理ソースｐｓｒｃ１及びｐｓｒｃ２を、物理
マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３のそれぞれ毎
に、予約ステーション・エントリ選択信号６６により特
定される新しい予約ステーション・エントリＲＳ０〜Ｒ
Ｓｘに格納する。予約及びディスパッチ回路３８は、新
しい予約ステーション・エントリのそれぞれ毎にエント
リ有効フラグをセットする。The reservation and dispatch circuit 38 assigns the operation code and the physical sources psrc1 and psrc2 to the new reservation station entries RS0 to RS specified by the reservation station entry selection signal 66 for each of the physical micro operations pmop_0 to pmop_3.
Store in Sx. The reservation and dispatch circuit 38 sets an entry valid flag for each new reservation station entry.

【０１０７】予約及びディスパッチ回路３８は、ロード
・メモリ物理マイクロ演算のためのロード・バッファ識
別子を、ロード・バッファＩＤバス７２を介して割り当
て回路３６から受信する。予約及びディスパッチ回路３
８は、ロード・バッファ識別子を、新しい予約ステーシ
ョン・エントリＲＳ０〜ＲＳｘの適当なＬＢＩＤフィー
ルドに格納する。The reservation and dispatch circuit 38 receives the load buffer identifier for the load memory physical micro operation from the allocation circuit 36 via the load buffer ID bus 72. Reservation and dispatch circuit 3
8 stores the load buffer identifier in the appropriate LBID field of the new reservation station entries RS0-RSx.

【０１０８】予約及びディスパッチ回路３８は、ソース
・データ・バス５８を介しての並び替え回路４２及び実
レジスタ回路４４からの物理マイクロ演算ｐｍｏｐ＿０
〜ｐｍｏｐ＿３の物理ソースｐｓｒｃ１及びｐｓｒｃ２
により特定される。予約及びディスパッチ回路３８は、
ソース・データ値及び有効フラグを、ＳＲＣ１／ＳＲＣ
２ ＤＡＴＡフィールド及び物理マイクロ演算ｐｍｏｐ
＿０〜ｐｍｏｐ＿３に対応する新しい予約ステーション
・エントリの有効フラグに転送する。The reservation and dispatch circuit 38 uses the physical micro-operation pmop_0 from the rearrangement circuit 42 and the real register circuit 44 via the source data bus 58.
~ Physical sources ppm_3 psrc1 and psrc2
Specified by. The reservation and dispatch circuit 38
Set source data value and valid flag to SRC1 / SRC
2 DATA field and physical micro operation pmop
Transfer to the valid flag of the new reservation station entry corresponding to _0 to pmop_3.

【０１０９】エントリ有効フラグが、予約ステーション
・テーブル・エントリＲＳ０〜ＲＳｘのためのソース・
データ値の一方或いは双方が無効であることを示す場合
には、次いで、予約及びディスパッチ回路３８は、実行
回路４０が先にディスパッチされた物理マイクロ演算を
実行するのを待ち、要求されたソース・データ値を生成
する。The entry valid flag indicates the source for reserved station table entries RS0-RSx.
If one or both of the data values indicate that they are invalid, then the reservation and dispatch circuit 38 waits for the execution circuit 40 to execute the previously dispatched physical micro-operation and waits for the requested source Generate a data value.

【０１１０】予約及びディスパッチ回路３８は、実行回
路４０が結果データ値を、並び替え回路４０にライト・
バックするのにつれて、結果バス６２上の物理デスティ
ネーションｐｄｓｔをモニタする。結果バス６２上の物
理デスティネーションｐｄｓｔが予約ステーション・テ
ーブル・エントリＲＳ０〜ＲＳｘのための保留ソース・
データの物理デスティネーションに対応している場合に
は、次いで、予約及びディスパッチ回路３８は、結果デ
ータ値を結果バス６２を介して受信し、結果データ値を
対応するＳＲＣ１／ＳＲＣ２ ＤＡＴＡフィールド及び
有効フラグに格納する。予約及びディスパッチ回路３８
は、双方のソース・データ値が有効である場合には、保
留物理マイクロ演算を実行回路４０にディスパッチす
る。In the reservation and dispatch circuit 38, the execution circuit 40 writes the result data value to the rearrangement circuit 40.
As it goes back, it monitors the physical destination pdst on the result bus 62. The physical destination pdst on the result bus 62 is the pending source for reserved station table entries RS0-RSx.
If it corresponds to the physical destination of the data, then the reservation and dispatch circuit 38 receives the result data value via the result bus 62 and sends the result data value to the corresponding SRC1 / SRC2 DATA field and valid flag. To store. Reservation and dispatch circuit 38
Dispatches pending physical micro-operations to the execution circuit 40 if both source data values are valid.

【０１１１】図６は、実レジスタ回路４４を示す。実レ
ジスタ回路４４は、実レジスタ・ファイル８６を備えて
いる。実レジスタ・ファイル８６は、コミットされた結
果データ値を保持する一組のコミットされた状態レジス
タを含んでいる。コミットされた状態レジスタは、命令
フェッチ及びマイクロ演算発行回路３２によりフェッチ
された元のマクロ命令のストリームのアーキテクチャ・
レジスタのためのコミットされた結果を緩衝する。FIG. 6 shows the real register circuit 44. The real register circuit 44 includes a real register file 86. The real register file 86 contains a set of committed state registers that hold committed result data values. The committed state register is the architecture of the original macroinstruction stream fetched by the instruction fetch and micro-op issue circuit 32.
Buffer committed results for registers.

【０１１２】それぞれのコミットされた状態レジスタ内
の結果データ値は、整数データ値或いは浮動小数点デー
タ値のいずれかとすることができる。一つの実施例で
は、それぞれのコミットされた状態レジスタの結果デー
タ値フィールドは、整数と浮動小数点データ値の双方を
収納するため８６ビットからなる。The result data value in each committed state register can be either an integer data value or a floating point data value. In one embodiment, the result data value field of each committed state register consists of 86 bits to accommodate both integer and floating point data values.

【０１１３】一つの実施例では、コミットされた状態レ
ジスタは、インテル・アーキテクチャ・マイクロプロセ
ッサのアーキテクチャ・レジスタに対応するＥＡＸ、Ｅ
ＢＸ、ＥＣＸ及びＥＤＸのコミットされた状態レジスタ
等を含んでいる。実レジスタ・ファイル８６は、また、
インテル・アーキテクチャ・マイクロプロセッサのアー
キテクチャ・フラグに対応するコミットされた状態フラ
グも含んでいる。実レジスタ・ファイル８６は、また、
命令フェッチ及びマイクロ演算発行回路３２におけるマ
イクロコードの実行により使用されるマイクロコード・
レジスタを含んでいる。In one embodiment, the committed state register is the EAX, E corresponding to the architecture register of the Intel architecture microprocessor.
It contains the BX, ECX and EDX committed status registers. The real register file 86 also
It also contains the committed state flags that correspond to the architecture flags of the Intel architecture microprocessor. The real register file 86 also
Microcode used by instruction fetch and execution of microcode in the micro operation issuing circuit 32
Contains registers.

【０１１４】実レジスタ回路４４は、物理マイクロ演算
ｐｍｏｐ＿０〜ｐｍｏｐ＿３を、物理マイクロ演算バス
５２を介して受信する。実レジスタ回路４４は、ＲＲＦ
Ｖフラグが物理ソースが退避したことを示す場合には、
結果データ値を、実レジスタ・ファイル８６からの物理
マイクロ演算ｐｍｏｐ＿０〜ｐｍｏｐ＿３の物理ソース
ｐｓｒｃ１及びｐｓｒｃ２により特定されるコミットさ
れた状態レジスタから読む。The actual register circuit 44 receives the physical micro arithmetic operations pmop — 0 to pmop — 3 via the physical micro arithmetic operation bus 52. The real register circuit 44 is the RRF
If the V flag indicates that the physical source has been saved,
The resulting data value is read from the committed state register specified by the physical sources psrc1 and psrc2 of the physical micro-operations pmop_0 to pmop_3 from the real register file 86.

【０１１５】実レジスタ回路４４は、物理ソースが実レ
ジスタ・ファイル内に退避したことをＲＲＦＶフラグが
示す場合には、結果データ値を、物理マイクロ演算の物
理ソースｐｓｒｃ１及びｐｓｒｃ２により特定されるコ
ミットされた状態レジスタから、予約及びディスパッチ
回路３８へ、ソース・データ・バス５８を介して転送す
る。コミットされた状態レジスタ内の結果データは常に
有効であるので、実レジスタ回路４４は、ソース・デー
タを予約及びディスパッチ回路３８へソース・データ・
バス５８を介して転送している間に、常にソース・デー
タ有効フラグをセットする。The real register circuit 44 commits the result data value specified by the physical sources psrc1 and psrc2 of the physical micro operation when the RRFV flag indicates that the physical source has been saved in the real register file. From the selected status register to the reservation and dispatch circuit 38 via the source data bus 58. Since the resulting data in the committed status register is always valid, real register circuit 44 reserves the source data to dispatch and dispatch circuit 38.
The source data valid flag is always set while transferring via bus 58.

【０１１６】ｐｍｏｐ＿０の物理ソースｐｓｒｃ１のた
めのＲＲＦＶフラグがセットされている場合には、たと
えば、物理ソースｐｓｒｃ１及びｐｓｒｃ２により特定
されるコミットされた状態レジスタからの結果データ値
は、ソース・データｓｒｃｄａｔａ＿０として、ソース
・データ・バス５８を介して転送される。ｐｍｏｐ＿０
の物理ソースｐｓｒｃ２のためのＲＲＦＶフラグがセッ
トされている場合には、ｐｍｏｐ＿０の物理ソースｐｓ
ｒｃ２により特定されるコミットされた状態レジスタか
らの結果データ値は、ソース・データｓｒｃ２ｄａｔａ
＿０として、ソース・データ・バス５８を介して転送さ
れる。If the RRFV flag for the physical source psrc_0 of psrc_0 is set, then the resulting data value from the committed state register identified by the physical sources psrc1 and psrc2 is the source data srcdata_0. , Source data bus 58. pmop_0
Physical source ps of pmap_0 if the RRFV flag for that physical source psrc2 is set
The result data value from the committed state register identified by rc2 is the source data src2data.
_0 is transferred via the source data bus 58.

【０１１７】同様に、物理マイクロ演算ｐｍｏｐ＿１〜
ｐｍｏｐ＿３の適切なＲＲＦＶフラグがセットされてい
る場合には、実レジスタ回路４４は、ソース・データｓ
ｒｃ１／ｓｒｃ２ｄａｔａ＿１からソース・データｓｒ
ｃ１／ｓｒｃ２ｄａｔａ＿３を、ソース・データ・バス
５８を介して転送して、物理マイクロ演算ｐｍｏｐ＿１
〜ｐｍｏｐ＿３のためのソース・データを提供する。Similarly, the physical micro-operations pmop — 1 to
If the appropriate RRFV flag in pmop_3 is set, the real register circuit 44 will
Source data sr from rc1 / src2data_1
c1 / src2data_3 is transferred via the source data bus 58 to the physical micro-operation pmop_1.
Provide the source data for pmop_3.

【０１１８】実レジスタ回路４４は、退避マイクロ演算
ｒｍ＿０〜ｒｍ＿３を並び替え回路４２から退避バス６
４を介して受信する。退避マイクロ演算ｒｍ＿０〜ｒｍ
＿３のそれぞれは、並び替えバッファ８２内のＲＯＢエ
ントリＲＥ０〜ＲＥｎの一つからの推論的な結果を含ん
でいる。The real register circuit 44 transfers the save micro-operations rm_0 to rm_3 from the rearrangement circuit 42 to the save bus 6.
Received via 4. Evacuation micro operation rm_0 to rm
Each _3 contains the speculative result from one of the ROB entries RE0-REn in the reordering buffer 82.

【０１１９】退避マイクロ演算ｒｍ＿０〜ｒｍ＿３のそ
れぞれは、結果データ値及び論理デスティネーションｌ
ｄｓｔを含んでいる。実レジスタ回路４４は、退避マイ
クロ演算ｒｍ＿０〜ｒｍ＿３の結果データ値を、退避マ
イクロ演算ｒｍ＿０〜ｒｍ＿３の論理デスティネーショ
ンｌｄｓｔにより特定される実レジスタファイルのコミ
ットされた状態レジスタに格納する。Each of the save micro operations rm_0 to rm_3 has a result data value and a logical destination l.
It contains dst. The real register circuit 44 stores the result data value of the save micro operation rm_0 to rm_3 in the committed state register of the real register file specified by the logical destination ldst of the save micro operation rm_0 to rm_3.

【０１２０】図７は、実行回路４０内のロード・メモリ
回路を示す。ロード・メモリ回路は、アドレス生成回路
１００、メモリ順序付け回路１０２、データ変換ルック
アサイド・バッファ（ＤＴＬＢ）回路１０４、及びデー
タ・キャッシュ回路１０６を備えている。FIG. 7 shows a load memory circuit in the execution circuit 40. The load memory circuit includes an address generation circuit 100, a memory ordering circuit 102, a data conversion lookaside buffer (DTLB) circuit 104, and a data cache circuit 106.

【０１２１】アドレス生成回路１００は、ディスパッチ
されたロード・メモリ物理マイクロ演算を予約及びディ
スパッチ回路３８からマイクロ演算ディスパッチ・バス
６０を介して受信する。マイクロ演算ディスパッチ・バ
ス６０上のそれぞれのディスパッチされたロード・メモ
リ物理マイクロ演算は、演算コード、一対のソース・デ
ータ値ｓｒｃ１＿ｄａｔａ及びｓｒｃ２＿ｄａｔａ、物
理デスティネーションｐｄｓｔ、及びロード・バッファ
識別子ｌｂｉｄを含んでいる。Address generation circuit 100 receives dispatched load memory physical micro-operations from reservation and dispatch circuit 38 via micro-operation dispatch bus 60. Each dispatched load memory physical micro operation on the micro operation dispatch bus 60 includes an operation code, a pair of source data values src1_data and src2_data, a physical destination pdst, and a load buffer identifier lbid.

【０１２２】アドレス生成回路１００は、ソース・デー
タ値ｓｒｃ１＿ｄａｔａ及びｓｒｃ２＿ｄａｔａに従っ
て、それぞれのディスパッチされたロード・メモリ物理
マイクロ演算毎にリニア・アドレスを決定する。リニア
・アドレスは、また、仮想アドレスとして参照すること
もできる。一つの実施例では、アドレス生成回路１００
は、メモリ・セグメント・レジスタを備えており、イン
テル・アーキテクチャ・マイクロプロセッサのメモリ・
セグメントに従ってリニア・アドレスを生成する。The address generation circuit 100 determines a linear address for each dispatched load memory physical micro operation according to the source data values src1_data and src2_data. Linear addresses can also be referred to as virtual addresses. In one embodiment, the address generation circuit 100
Has a memory segment register, which enables the Intel architecture microprocessor memory
Generate linear address according to segment.

【０１２３】アドレス生成回路１００は、リニア・ロー
ド・メモリ・マイクロ演算を、メモリ順序付け回路１０
２へ、リニア動作バス９０を介して転送する。リニア動
作バス９０上の各リニア・ロード・メモリ動作は、マイ
クロ演算ディスパッチ・バス６０を介して受信されたデ
ィスパッチされたロード・メモリ物理マイクロ演算に対
応している。各リニア・ロード・メモリ・マイクロ演算
は、対応するロード・メモリ物理マイクロ演算、対応す
るソース・データ値ｓｒｃ１＿ｄａｔａ及びｓｒｃ２＿
ｄａｔａから決定されたリニア・アドレスｌ＿ａｄｄ
ｒ、対応する物理デスティネーションｐｄｓｔ、及び対
応するロード・バッファ識別子ｌｂｉｄを含んでいる。The address generation circuit 100 executes the linear load memory micro operation in the memory ordering circuit 10.
2 through the linear operation bus 90. Each linear load memory operation on linear operation bus 90 corresponds to a dispatched load memory physical micro operation received via micro operation dispatch bus 60. Each linear load memory micro-operation corresponds to a corresponding load memory physical micro-operation and the corresponding source data values src1_data and src2_
Linear address l_add determined from data
r, the corresponding physical destination pdst, and the corresponding load buffer identifier lbid.

【０１２４】メモリ順序付け回路１０２は、ロード・バ
ッファを含んでいる。メモリ順序付け回路１０２は、リ
ニア・ロード・メモリ・マイクロ演算をリニア動作バス
９０を介して受信する。メモリ順序付け回路１０２は、
対応するロード・バッファ識別子ｌｂｉｄに従って、リ
ニア・ロード・メモリ・マイクロ演算をロード・バッフ
ァに格納する。メモリ順序付け回路１０２は、リニア・
ロード・メモリ・マイクロ演算を、ロード・バッファか
らＤＴＬＢ回路１０４へリニア動作バス９０を介してデ
ィスパッチする。The memory ordering circuit 102 includes a load buffer. The memory ordering circuit 102 receives linear load memory micro-operations via the linear operation bus 90. The memory ordering circuit 102
Store the linear load memory micro operation in the load buffer according to the corresponding load buffer identifier lbid. The memory ordering circuit 102 is a linear
Load memory micro operations are dispatched from the load buffer to the DTLB circuit 104 via the linear operation bus 90.

【０１２５】ＤＴＬＢ回路１０４は、ディスパッチされ
たリニア・ロード・メモリ・マイクロ演算を、メモリ順
序付け回路１０２からリニア動作バス９０を介して受信
する。ＤＴＬＢ回路１０４は、メモリ順序付け回路１０
２から受信した各リニア・ロード・メモリ・マイクロ演
算毎に、物理アドレスをデータ・キャッシュ回路１０６
へ、読み取りバス９４を介して与える。DTLB circuit 104 receives dispatched linear load memory micro-operations from memory ordering circuit 102 via linear operation bus 90. The DTLB circuit 104 is the memory ordering circuit 10
For each linear load memory micro operation received from 2, the physical address is assigned to the data cache circuit 106.
To the read bus 94.

【０１２６】ＤＴＬＢ回路１０４は、対応するリニア・
アドレスｌ＿ａｄｄｒを、メモリ・ーサブシステム２６
のための物理アドレスへ変換する。ＤＴＬＢ回路１０４
は、各リニア・ロード・メモリ・マイクロ演算のリニア
・アドレスｌ＿ａｄｄｒを、所定のメモリ・ページング
・システムに従って物理アドレスにマッピングする。The DTLB circuit 104 has a corresponding linear
The address l_addr is assigned to the memory subsystem 26
To a physical address for. DTLB circuit 104
Maps the linear address l_addr of each linear load memory micro-operation to a physical address according to a given memory paging system.

【０１２７】ＤＴＬＢ回路１０４は、各リニア・ロード
・メモリ・マイクロ演算のリニア・アドレスｌ＿ａｄｄ
ｒに対応するマッピングされた物理アドレスを、メモリ
順序付け回路１０２に物理アドレス・バス９６を介して
転送する。メモリ順序付け回路１０２は、対応するロー
ド・バッファ・エントリ内の各リニア・ロード・メモリ
・マイクロ演算毎に物理アドレスを格納する。一つの実
施例では、メモリ順序付け回路１０２は、対応するロー
ド・バッファ・エントリ内の各リニア・ロード・メモリ
・マイクロ演算毎に物理アドレスの部分を格納する。The DTLB circuit 104 uses the linear address l_add of each linear load memory micro operation.
The mapped physical address corresponding to r is transferred to the memory ordering circuit 102 via the physical address bus 96. The memory ordering circuit 102 stores the physical address for each linear load memory micro-operation in the corresponding load buffer entry. In one embodiment, the memory ordering circuit 102 stores a portion of the physical address for each linear load memory micro-operation in the corresponding load buffer entry.

【０１２８】データ・キャッシュ回路１０６は、読み取
りバス９４上の物理アドレスにより特定されるデータを
読む。物理アドレスがキャッシュ・ミスを引き起こした
場合には、データ・キャッシュ回路１０６は、メモリ・
サブシステム２６から必要とされるキャッシュ・ライン
をフェッチする。データ・キャッシュ回路１０６は、キ
ャッシュ・ラインを、メモリ・サブシステム２６から、
マルチプロセッサ・バス２８に結合されたバス・インタ
フェース回路３０を通し、インタフェース・バス７４を
介して受信する。The data cache circuit 106 reads the data specified by the physical address on the read bus 94. If the physical address causes a cache miss, the data cache circuit 106
Fetch required cache lines from subsystem 26. The data cache circuit 106 sends the cache line from the memory subsystem 26 to
Received through interface bus 74 through bus interface circuit 30 coupled to multiprocessor bus 28.

【０１２９】データ・キャッシュ回路１０６は、読み取
り結果データ、対応する有効ビット、及び読み取りアク
セスの障害データを、並び替え回路４２と予約及びディ
スパッチ回路３８に、結果バス６２を介して転送する。
結果バス６２は、また、メモリ順序付け回路１０２内の
対応するロード・バッファから物理デスティネーション
を運ぶ。The data cache circuit 106 transfers the read result data, the corresponding valid bit, and the read access fault data to the rearrangement circuit 42 and the reservation and dispatch circuit 38 via the result bus 62.
Result bus 62 also carries the physical destination from the corresponding load buffer in memory ordering circuit 102.

【０１３０】メモリ順序付け回路１０２は、マルチプロ
セッサ・バス２８上のバス・サイクルを、バス・インタ
フェース回路３０を通し、インタフェース・バス７４を
介して感知或いは「スヌープ（ｓｎｏｏｐ）」する。メ
モリ順序付け回路１０２は、外部記憶のために、或い
は、ディスパッチされたリニア・ロード・メモリ・マイ
クロ演算の一つに対してプロセッサの順序違反を引き起
こす可能性のあるプロセッサ２３〜２４の一つによる所
有権動作（ｏｗｎｅｒｓｈｉｐ＿ｏｐｅｒａｔｉｏｎ）
の読み取りのために、マルチプロセッサ・バス２８を
「スヌープ」する。メモリ順序付け回路１０２は、ロー
ド・バッファ内に格納された既にディスパッチされたリ
ニア・ロード・メモリ・マイクロ演算の物理アドレスが
目標とされた外部記憶動作のために、マルチプロセッサ
・バス２８を「スヌープ」する。Memory ordering circuit 102 senses or "snoops" bus cycles on multiprocessor bus 28 through bus interface circuit 30 and through interface bus 74. The memory ordering circuit 102 is owned by one of the processors 23-24, which may cause a processor order violation for external storage or for one of the dispatched linear load memory micro-operations. Right action (ownership_operation)
"Snoop" the multiprocessor bus 28 for the read. The memory ordering circuit 102 "snoops" the multiprocessor bus 28 for external storage operations targeted at the physical address of a previously dispatched linear load memory micro-operation stored in the load buffer. To do.

【０１３１】各ロード・メモリ・物理マイクロ演算の退
避の間、メモリ順序付け回路１０２は、メモリ順序付け
再開始信号７６を生成して、「スヌープ」検知に従って
発生し得るプロセッサ順序付け違反を示す。During each load-memory-physical micro-op save, the memory ordering circuit 102 generates a memory ordering restart signal 76 to indicate possible processor ordering violations in accordance with "snoop" detection.

【０１３２】図８は、メモリ順序付け回路１０２を示
す。メモリ順序付け回路１０２は、一組のロード・バッ
ファ・エントリＬＢ０〜ＬＢｎを含むロード・バッファ
８８を備えている。ロード・バッファ・エントリＬＢ０
〜ＬＢｎのそれぞれは、アドレス生成回路１００からの
リニア・ロード・メモリ・マイクロ演算を保持する。FIG. 8 shows the memory ordering circuit 102. The memory ordering circuit 102 comprises a load buffer 88 including a set of load buffer entries LB0-LBn. Load buffer entry LB0
Each of ˜LBn holds the linear load memory micro operation from the address generation circuit 100.

【０１３３】バッファ・エントリＬＢ０〜ＬＢｎのそれ
ぞれは、演算コード、物理デスティネーション（ＰＤＳ
Ｔ）、リニア・アドレス、物理アドレス、ロード状態、
及びスヌープ・ヒット・フラグを含んでいる。Each of the buffer entries LB0 to LBn has an operation code and a physical destination (PDS).
T), linear address, physical address, load status,
And a snoop hit flag.

【０１３４】メモリ順序付け回路１０２は、リニア・ロ
ード・メモリ・マイクロ演算を、マイクロ演算ディスパ
ッチ・バス６０を介して受信する。メモリ順序付け回路
１０２は、各リニア・ロード・メモリ・マイクロ演算
を、対応するロード・バッファ識別子ｌｂｉｄにより特
定されるロード・バッファ・エントリＬＢ０〜ＬＢｎに
格納する。The memory ordering circuit 102 receives linear load memory micro-ops via the micro-ops dispatch bus 60. The memory ordering circuit 102 stores each linear load memory micro-operation in the load buffer entries LB0-LBn identified by the corresponding load buffer identifier lbid.

【０１３５】メモリ順序付け回路１０２は、ロード・バ
ッファ８８内のそれぞれの新しいリニア・ロード・メモ
リ・マイクロ演算毎に「有効」状態をセットする。「有
効」状態は、対応するロード・バッファ・エントリＬＢ
０〜ＬＢｎが退避されていないロード・メモリ・マイク
ロ演算を保持していることを示す。The memory ordering circuit 102 sets the "valid" state for each new linear load memory micro-operation in the load buffer 88. The "valid" state is the corresponding load buffer entry LB.
Indicates that 0 to LBn hold a load memory micro operation that has not been saved.

【０１３６】メモリ順序付け回路１０２は、演算コー
ド、物理デスティネーションｐｄｓｔ、各リニア・ロー
ド・メモリ・マイクロ演算のリニア・アドレスｌ＿ａｄ
ｄｒをリニア・ロード・メモリ・マイクロ演算のロード
・バッファ識別子ｌｂｉｄにより特定されるロード・バ
ッファ・エントリＬＢ０〜ＬＢｎの対応するフィールド
に格納する。The memory ordering circuit 102 has an operation code, a physical destination pdst, and a linear address l_ad of each linear load memory micro operation.
The dr is stored in the corresponding field of the load buffer entry LB0 to LBn specified by the load buffer identifier lbid of the linear load memory micro operation.

【０１３７】メモリ順序付け回路１０２は、リニア・ロ
ード・メモリ・マイクロ演算に対応する物理アドレスｐ
＿ａｄｄｒをＤＴＬＢ回路１０４から物理アドレス・バ
ス９６を介して受信する。メモリ順序付け回路１０２
は、各リニア・ロード・メモリ・マイクロ演算毎に物理
アドレスを、対応するロード・バッファ・エントリＬＢ
０〜ＬＢｎの物理アドレス・フィールドに格納する。The memory ordering circuit 102 determines the physical address p corresponding to the linear load memory micro operation.
_Addr is received from the DTLB circuit 104 via the physical address bus 96. Memory ordering circuit 102
Is the physical address for each linear load memory micro operation, and the corresponding load buffer entry LB
It is stored in the physical address field of 0 to LBn.

【０１３８】一つの実施例では、物理アドレス・バス９
６上の物理アドレスは、対応するリニア・ロード・メモ
リ・マイクロ演算のためのＤＴＬＢ回路１０４により生
成された物理アドレスのビット１２〜１９を含んでい
る。In one embodiment, physical address bus 9
The physical address on 6 includes bits 12-19 of the physical address generated by the DTLB circuit 104 for the corresponding linear load memory micro operation.

【０１３９】メモリ順序付け回路１０２は、ＤＴＬＢ回
路１０４内の資源の使用可能度に従って、リニア・ロー
ド・メモリ・マイクロ演算をロード・バッファ・エント
リＬＢ０〜ＬＢｎからリニア動作バス９０を介してディ
スパッチする。メモリ順序付け回路１０２は、ＤＴＬＢ
回路１０４にディスパッチされた各リニア・ロード・メ
モリ・マイクロ演算毎に「完了（ｃｏｍｐｌｅｔｅ）」
状態をセットする。The memory ordering circuit 102 dispatches linear load memory micro-operations from the load buffer entries LB0-LBn via the linear operation bus 90 according to the availability of resources in the DTLB circuit 104. The memory ordering circuit 102 uses the DTLB
"Complete" for each linear load memory micro operation dispatched to the circuit 104
Set the state.

【０１４０】メモリ順序付け回路１０２は、プロセッサ
順序付け違反を引き起こす可能性のある外部格納動作の
ためにマルチプロセッサ・バス２８を「スヌープす
る」。メモリ順序付け回路１０２は、「完了」状態を有
するロード・バッファ・エントリＬＢ０〜ＬＢｎを特定
した物理アドレスの一つに対する外部格納のために、マ
ルチプロセッサ・バス２８を「スヌープする」。メモリ
順序付け回路１０２は、外部物理アドレスｓｎｏｏｐ＿
ａｄｄｒ及び対応するｓｎｏｏｐ＿ａｄｄｒ＿ｖａｌｉ
ｄ信号を、マルチプロセッサ・バス２８からインタフェ
ース・バス７４を介して検出する。ｓｎｏｏｐ＿ａｄｄ
ｒ＿ｖａｌｉｄ信号は、マルチプロセッサ・バス２８上
の格納動作のための有効アドレスを特定する。The memory ordering circuit 102 "snoops" the multiprocessor bus 28 for external store operations that can cause processor ordering violations. The memory ordering circuit 102 "snoops" the multiprocessor bus 28 for external storage on one of the physical addresses that specified the load buffer entries LB0-LBn having a "done" state. The memory ordering circuit 102 uses the external physical address snoop_
addr and corresponding snoop_addr_vali
The d signal is detected from multiprocessor bus 28 via interface bus 74. snoop_add
The r_valid signal specifies the effective address for the store operation on multiprocessor bus 28.

【０１４１】一つの実施例では、マルチプロセッサ・バ
ス上の物理アドレスは、４０ビット（ビット０〜３９）
からなる。リニア・ロード・メモリ・マイクロ演算のた
めのリニア・アドレスのビット０〜１１は、対応する物
理アドレスのビット０〜１１に等しい。メモリ順序付け
回路１０２は、マルチプロセッサ・バス２８上の外部格
納動作の物理アドレスのビット５〜１１を、「完了」状
態を有するロード・バッファ・エントリＬＢ０〜ＬＢｎ
のリニア・アドレスのビット５〜１１と比較することに
より、プロセッサ順序付け「スヌープ・ヒット」を検出
する。メモリ順序付け回路１０２は、また、マルチプロ
セッサ・バス２８上の外部格納動作の物理アドレスのビ
ット１２〜１９を、「完了」状態を有するロード・バッ
ファ・エントリＬＢ０〜ＬＢｎの物理アドレスと比較す
る。In one embodiment, the physical address on the multiprocessor bus is 40 bits (bits 0-39).
Consists of. Bits 0-11 of the linear address for a linear load memory micro operation are equal to bits 0-11 of the corresponding physical address. The memory ordering circuit 102 loads bits 5-11 of the physical address of the external store operation on the multiprocessor bus 28 into the load buffer entries LB0-LBn having a "complete" state.
Detect the processor ordering "snoop hit" by comparing bits 5-11 of the linear address of The memory ordering circuit 102 also compares bits 12-19 of the physical address of the external store operation on the multiprocessor bus 28 with the physical address of the load buffer entry LB0-LBn having a "done" state.

【０１４２】メモリ順序付け回路１０２は、プロセッサ
順序付けスヌープ・ヒットを引き起こすロード・バッフ
ァ・エントリＬＢ０〜ＬＢｎのためのスヌープ・ヒット
・フラグをセットする。メモリ順序付け回路１０２は、
プロセッサ順序付けスヌープ・ヒットを引き起こすロー
ド・バッファ・エントリＬＢ０〜ＬＢｎが、ロード・バ
ッファ８８内の最も古いリニア・ロード・メモリ・マイ
クロ演算を保持している場合には、スヌープ・ヒット・
フラグをセットしない。ロード・バッファ８８内の最も
古いリニア・ロード・メモリ・マイクロ演算のためのス
ヌーピングは、適当なロード・バッファ・エントリＬＢ
０〜ＬＢｎの対応するスヌープ・イネーブル・フラグを
クリアすることによりディスエイブルされる。The memory ordering circuit 102 sets a snoop hit flag for the load buffer entries LB0-LBn which causes a processor ordering snoop hit. The memory ordering circuit 102
If the load buffer entries LB0-LBn causing the processor-ordered snoop hit hold the oldest linear load memory micro-operation in load buffer 88, the snoop hit.
Do not set the flag. Snooping for the oldest linear load memory micro-operation in load buffer 88 is done by loading the appropriate load buffer entry LB.
It is disabled by clearing the corresponding snoop enable flag from 0 to LBn.

【０１４３】メモリ順序付け回路１０２は、退避物理デ
スティネーションを、退避論理回路４６から、退避通知
バス７０を介して受信する。メモリ順序付け回路１０２
は、退避物理デスティネーションにより特定されたロー
ド・バッファ・エントリＬＢ０〜ＬＢｎの一つが、セッ
トされた対応するスヌープ・ヒット・フラグを有する場
合には、メモリ順序付け再開信号７６を発行し、可能性
のあるプロセッサ順序付け違反を示す。The memory ordering circuit 102 receives the save physical destination from the save logic circuit 46 via the save notification bus 70. Memory ordering circuit 102
Issues a memory ordering resume signal 76 if one of the load buffer entries LB0-LBn identified by the saved physical destination has the corresponding snoop hit flag set, and Indicates a processor ordering violation.

【０１４４】図９は、メモリ順序付け回路１０２内のス
ヌープ検出回路を示す。スヌープ検出回路は、メモリ順
序付け回路１０２内のロード・バッファ・エントリＬＢ
０〜ＬＢｎのそれぞれに対応するスヌープ検出回路を含
んでいる。FIG. 9 shows a snoop detection circuit within the memory ordering circuit 102. The snoop detection circuit uses the load buffer entry LB in the memory ordering circuit 102.
A snoop detection circuit corresponding to each of 0 to LBn is included.

【０１４５】たとえば、スヌープ検出回路２００は、ロ
ード・バッファ・エントリＬＢ０に対応している。スヌ
ープ検出回路２００は、有効レジスタ２１０、完了レジ
スタ２１４、物理アドレスレジスタ２１６、リニア・ア
ドレス・レジスタ２１８、スヌープ・イネーブル・レジ
スタ２１２、及び、スヌープ・ヒット・レジスタ２２２
を含んでいる。For example, snoop detection circuit 200 corresponds to load buffer entry LB0. The snoop detection circuit 200 includes a valid register 210, a completion register 214, a physical address register 216, a linear address register 218, a snoop enable register 212, and a snoop hit register 222.
Is included.

【０１４６】有効レジスタ２１０は、ロード・バッファ
・エントリＬＢ０が有効ロード・メモリ動作を含んでい
るか否かを示す「有効」状態を含んでいる。完了レジス
タ２１４は、対応するロード・バッファ・エントリＬＢ
０のためのロード・メモリ動作がディスパッチされたか
否かを示す「完了」状態を保持している。物理アドレス
レジスタ２１６は、ロード・バッファ・エントリＬＢ０
に対応する物理アドレス・ビット１９〜１２を保持して
いる。リニア・アドレス・レジスタ２１８は、ロード・
バッファ・エントリＬＢ０に対応するロード・メモリ動
作のためのリニア・アドレスのビット１１〜５を格納す
る。スヌープ・イネーブル・レジスタ２１２は、ロード
・バッファ・エントリＬＢ０のための外部格納スヌーピ
ングをイネーブルにするかディスエーブルにするスヌー
プ・イネーブル・フラグを保持する。Valid register 210 contains a "valid" state that indicates whether load buffer entry LB0 contains a valid load memory operation. Completion register 214 contains the corresponding load buffer entry LB
It holds a "done" state that indicates whether a load memory operation for 0 has been dispatched. The physical address register 216 stores the load buffer entry LB0.
Holds the physical address bits 19-12 corresponding to. The linear address register 218 is loaded
Store bits 11-5 of the linear address for the load memory operation corresponding to buffer entry LB0. Snoop enable register 212 holds a snoop enable flag that enables or disables external store snooping for load buffer entry LB0.

【０１４７】物理アドレスレジスタ２１６は、一組のス
ヌープ・アドレス・ビット２３０を受信する。スヌープ
・アドレス・ビットは、インタフェース・バス７４を介
して受信したｓｎｏｏｐ＿ａｄｄｒのビット１９〜１２
を含んでいる。物理アドレスレジスタ２１６は、物理ア
ドレスビット２３０がロード・バッファ・エントリＬＢ
０に対応する物理アドレスビット１９〜１２に等しいと
き物理アドレス検出信号２３６をアサートする。Physical address register 216 receives a set of snoop address bits 230. The snoop address bits are bits 19-12 of snoop_addr received via interface bus 74.
Is included. In the physical address register 216, the physical address bit 230 is the load buffer entry LB.
The physical address detect signal 236 is asserted when equal to the physical address bits 19-12 corresponding to 0.

【０１４８】リニア・アドレス・レジスタ２１８は、一
組の物理アドレス・ビット２３２を受信する。物理アド
レス・ビット２３２は、インタフェース・バス７４を介
して受信したｓｎｏｏｐ＿ａｄｄｒのビット１１〜５を
含んでいる。リニア・アドレス・レジスタ２１８は、物
理アドレス・ビット２３２がロード・バッファ・エント
リＬＢ０に対応するリニア・アドレスのビット１１〜５
に等しいとリニア・アドレス検出信号２３７を生成す
る。The linear address register 218 receives a set of physical address bits 232. Physical address bits 232 include bits 11-5 of snoop_addr received via interface bus 74. The linear address register 218 has bits 11-5 of the linear address whose physical address bit 232 corresponds to the load buffer entry LB0.
If it is equal to, a linear address detection signal 237 is generated.

【０１４９】ｓｎｏｏｐ＿ａｄｄｒ＿ｖａｌｉｄ信号２
３４は、インタフェース・バス７４を介して受信され
る。ｓｎｏｏｐ＿ａｄｄｒ＿ｖａｌｉｄ信号２３４は、
インタフェース・バス７４上のｓｎｏｏｐ＿ａｄｄｒが
有効外部格納動作に対応していることを示す。ＡＮＤゲ
ート２２０の出力は、物理アドレス検出信号２３６と、
リニア・アドレス検出信号２３７、「完了」及び「有効
状態」、及びスヌープ・イネーブル・フラグとを結合す
ることにより、スヌープ・ヒット・レジスタ２２２内の
スヌープ・ヒット・フラグをセットする。Snoop_addr_valid signal 2
34 is received via interface bus 74. The snoop_addr_valid signal 234 is
Indicates that snoop_addr on interface bus 74 corresponds to a valid external store operation. The output of the AND gate 220 is the physical address detection signal 236,
The snoop hit flag in the snoop hit register 222 is set by combining the linear address detect signal 237, the "done" and "valid states", and the snoop enable flag.

【０１５０】図１０は、メモリ順序付け再開始信号７６
を生成するメモリ順序付け回路１０２内の通知回路を示
す。メモリ順序付け回路１０２は、ロード・バッファ・
エントリＬＢ０〜ＬＢｎのそれぞれ毎に通知回路を含ん
でいる。FIG. 10 shows the memory ordering restart signal 76.
3 shows a notification circuit within the memory ordering circuit 102 for generating The memory ordering circuit 102 includes a load buffer,
Each of the entries LB0 to LBn includes a notification circuit.

【０１５１】たとえば、通知回路２５０は、ロード・バ
ッファ・エントリＬＢ０に対応している。スヌープ・ヒ
ット・レジスタ２２２は、ロード・バッファ・エントリ
ＬＢ０のためのスヌープ・ヒット・フラグを含んでい
る。物理デスティネーション（ＰＤＳＴ）・レジスタ２
６０は、ロード・バッファ・エントリＬＢ０に対応する
物理デスティネーションを保持している。For example, the notification circuit 250 corresponds to the load buffer entry LB0. Snoop hit register 222 contains the snoop hit flag for load buffer entry LB0. Physical destination (PDST) register 2
60 holds the physical destination corresponding to the load buffer entry LB0.

【０１５２】ＰＤＳＴレジスタ２６０は、一組の退避物
理デスティネーション２７０〜２７２を次の退避物理マ
イクロ演算の組を示す退避通知バス７０を介して受信す
る。ＰＤＳＴレジスタ２６０は、一組の制御信号３００
〜３０２を生成する。制御信号３００〜３０２は、退避
物理デスティネーション２７０〜２７２のいずれかがロ
ード・バッファ・エントリＬＢ０内の物理デスティネー
ションに一致しているか否かを示す。The PDST register 260 receives a set of save physical destinations 270 to 272 via the save notification bus 70 indicating the set of the next save physical micro operation. The PDST register 260 includes a set of control signals 300.
~ 302 are generated. The control signals 300 to 302 indicate whether or not any of the saved physical destinations 270 to 272 matches the physical destination in the load buffer entry LB0.

【０１５３】たとえば、ＰＤＳＴレジスタ２６０は、制
御信号３００を生成して、退避物理デスティネーション
２７０がロード・バッファ・エントリＬＢ０内の物理デ
スティネーションに一致していることを示す。同様に、
ＰＤＳＴレジスタ２６０は、制御信号３０１を生成し
て、退避物理デスティネーション２７１がロード・バッ
ファ・エントリＬＢ０内の物理デスティネーションに一
致していることを示し、制御信号３０２を生成して、退
避物理デスティネーション２７２がロード・バッファ・
エントリＬＢ０内の物理デスティネーションに一致して
いることを示す。For example, the PDST register 260 generates the control signal 300 to indicate that the saved physical destination 270 matches the physical destination in the load buffer entry LB0. Similarly,
The PDST register 260 generates a control signal 301 to indicate that the saved physical destination 271 matches the physical destination in the load buffer entry LB0, and generates a control signal 302 to save the saved physical destination. Nation 272 is the load buffer
It indicates that the physical destination in the entry LB0 matches.

【０１５４】メモリ順序付け再開始回路２５０は、一組
の退避物理デスティネーション有効フラグ２８０〜２８
２を、退避通知バス７０を介して受信する。退避物理デ
スティネーション有効フラグ２８０〜２８２は、退避物
理デスティネーション２７０〜２７２が有効であるか否
かを示す。The memory ordering restart circuit 250 uses a set of saved physical destination valid flags 280-28.
2 is received via the evacuation notification bus 70. The save physical destination valid flags 280 to 282 indicate whether the save physical destinations 270 to 272 are valid.

【０１５５】たとえば、退避物理デスティネーション有
効フラグ２８０は、退避物理デスティネーション２７０
が有効であるか否かを示す。同様に、退避物理デスティ
ネーション有効フラグ２８１は、退避物理デスティネー
ション２７１が有効であるか否かを示し、退避物理デス
ティネーション有効フラグ２８２は、退避物理デスティ
ネーション２７２が有効であるか否かを示す。For example, the save physical destination valid flag 280 is set to the save physical destination 270.
Indicates whether is valid. Similarly, the save physical destination valid flag 281 indicates whether the save physical destination 271 is valid, and the save physical destination valid flag 282 indicates whether the save physical destination 272 is valid. .

【０１５６】制御信号３００〜３０２及び退避物理デス
ティネーションフラグ２８０〜２８２は、一組のＡＮＤ
ゲート３１０〜３１２により、スヌープ・ヒット・フラ
グと結合される。ＡＮＤゲート３１０〜３１２の出力
は、レジスタ２６２内に格納される。レジスタ２６２の
出力は、クロック信号３５０により同期がとられる。The control signals 300 to 302 and the save physical destination flags 280 to 282 are a set of ANDs.
It is combined with the snoop hit flag by gates 310-312. The outputs of AND gates 310-312 are stored in register 262. The output of register 262 is synchronized by clock signal 350.

【０１５７】レジスタ２６２は、ロード・バッファ・エ
ントリＬＢ０のためのメモリ順次付け再開始フラグを格
納する。ＡＮＤゲート３２０〜３２２の出力は、一組の
プル・ダウン・トランジスタＱ１、Ｑ２、及びＱ３を制
御する。プル・ダウン・トランジスタＱ１、Ｑ２、及び
Ｑ３は、一組のメモリ順次付け再開始信号ライン２９０
〜２９２に結合されている。メモリ順次付け再開始信号
ライン２９０〜２９２は、また、クロック信号３５０に
より同期がとられた一組のプル・アップ・トランジスタ
Ｑ４、Ｑ５、及びＱ６にも結合されている。Register 262 stores the memory serialization restart flag for load buffer entry LB0. The outputs of AND gates 320-322 control a set of pull-down transistors Q1, Q2, and Q3. The pull-down transistors Q1, Q2, and Q3 form a set of memory sequential restart signal lines 290.
˜292. Memory serialization restart signal lines 290-292 are also coupled to a set of pull-up transistors Q4, Q5, and Q6 synchronized by clock signal 350.

【０１５８】制御信号３００が、退避物理デスティネー
ション２７０がロード・バッファ・エントリＬＢ０内の
物理デスティネーションに一致することを示す場合、ま
た、退避物理デスティネーション有効フラグ２８０が、
退避物理デスティネーション２７０が有効であることを
示す場合、また、ロード・バッファ・エントリＬＢ０の
ためのスヌープ・ヒット・フラグがセットされている場
合には、ＡＮＤゲート３２０の出力は、トランジスタＱ
１をオンに切り換える。トランジスタＱ１は、メモリ順
序付け再開始信号ライン２９０の電圧をプル・ダウン
し、退避物理デスティネーション２７０により特定され
た物理マイクロ演算が、可能性のあるプロセッサ順序付
け違反を引き起こしたことを示す。If the control signal 300 indicates that the saved physical destination 270 matches the physical destination in the load buffer entry LB0, and the saved physical destination valid flag 280 is
If the evacuation physical destination 270 indicates that it is valid, and if the snoop hit flag for load buffer entry LB0 is set, the output of AND gate 320 is the output of transistor Q.
Switch 1 on. Transistor Q1 pulls down the voltage on the memory ordering restart signal line 290, indicating that the physical micro-operation specified by the retired physical destination 270 caused a possible processor ordering violation.

【０１５９】同様に、メモリ順序付け再開始信号ライン
２９１は、退避物理デスティネーション２７１により特
定された物理マイクロ演算が、可能性のあるプロセッサ
順序付け違反を引き起こしたことを示し、メモリ順序付
け再開始信号ライン２９２は、退避物理デスティネーシ
ョン２７２により特定された物理マイクロ演算が、可能
性のあるプロセッサ順序付け違反を引き起こしたことを
示す。Similarly, the memory ordering restart signal line 291 indicates that the physical micro-operation specified by the saved physical destination 271 caused a possible processor ordering violation, and the memory ordering restart signal line 292. Indicates that the physical micro-operation identified by the retired physical destination 272 caused a possible processor ordering violation.

【０１６０】図１１は、命令フェッチ及びマイクロ演算
発行回路３２により発行されたロード・マイクロ演算を
示す。論理マイクロ演算（ｌｄ ０ｘ１００、ＥＢＸ、
ＥＡＸ）は、命令フェッチ及びマイクロ演算発行回路３
２により、論理マイクロ演算バス５０を介して転送され
る。論理マイクロ演算ｌｄ＿０ｘ１００、ＥＢＸ、ＥＡ
Ｘは、メモリ・サブシステム２６からのアーキテクチャ
・レジスタＥＡＸへのロード・メモリ動作を特定する。
アドレスは、アーキテクチャ・レジスタＥＢＸ及びオフ
セット１００（１６進数）の内容により特定される。FIG. 11 shows a load micro operation issued by the instruction fetch and micro operation issuing circuit 32. Logical micro operation (ld 0x100, EBX,
EAX) is an instruction fetch and micro operation issuing circuit 3
2 is transferred via the logic micro arithmetic bus 50. Logical micro operation ld_0x100, EBX, EA
X specifies a load memory operation from memory subsystem 26 to architectural register EAX.
The address is specified by the contents of architecture register EBX and offset 100 (hex).

【０１６１】割り当て回路３６は、論理マイクロ演算ｌ
ｄ ０ｘ１００、ＥＢＸ、ＥＡＸを、論理マイクロ演算
バス５０を介して受信し、４２に等しい物理デスティネ
ーションｐｄｓｔを生成する。割り当て回路３６は、ｐ
ｄｓｔをレジスタ・エイリアス回路３４に物理デスティ
ネーション・バス５６を介して転送する。The assignment circuit 36 uses the logic micro-operation l.
d 0x100, EBX, EAX are received via the logical micro-op bus 50 and a physical destination pdst equal to 42 is generated. The allocation circuit 36 uses p
Transfer dst to register alias circuit 34 via physical destination bus 56.

【０１６２】レジスタ・エイリアス回路３４は、物理デ
スティネーションｐｄｓｔ及び物理デスティネーション
ｐｄｓｔ４２を受信し、論理マイクロ演算ｌｄ ０ｘ１
００、ＥＢＸ、ＥＡＸを物理マイクロ演算ｌｄ １０
０、３５、４２に変換する。引き数３５は、ｐｓｒｃ２
が、ＲＯＢポインタとレジスタ・エイリアス・テーブル
８０内のＥＢＸエントリのためのＲＲＦＶフラグに従っ
て並び替えバッファ８２内のＲＥ３５エントリであると
特定する。The register / alias circuit 34 receives the physical destination pdst and the physical destination pdst 42, and the logical micro-operation ld 0x1.
00, EBX, EAX physical micro operation ld 10
Convert to 0, 35, 42. Argument 35 is psrc2
Is a RE35 entry in the reordering buffer 82 according to the ROB pointer and the RRFV flag for the EBX entry in the register alias table 80.

【０１６３】レジスタ・エイリアス回路３４は、物理マ
イクロ演算ｌｄ １００、３５、４２を、予約及びディ
スパッチ回路３８、並び替え回路４２、及び実レジスタ
回路４４に、物理マイクロ演算バス５２を介して転送す
る。The register alias circuit 34 transfers the physical micro operation ld 100, 35, 42 to the reservation and dispatch circuit 38, the rearrangement circuit 42, and the real register circuit 44 via the physical micro operation bus 52.

【０１６４】レジスタ・エイリアス回路３４は、物理マ
イクロ演算ｌｄ １００、３５、４２のための割り当て
られたｐｄｓｔを、レジスタ・エイリアス・テーブル８
０内のＥＡＸエントリのＲＯＢポインタ内に格納する。
レジスタ・エイリアス回路３４は、また、レジスタ・エ
イリアス・テーブル８０内のＥＡＸエントリのためのＲ
ＲＦＶビットをクリアする。The register alias circuit 34 stores the allocated pdst for the physical micro-operations ld 100, 35, 42 in the register alias table 8
Store in the ROB pointer of the EAX entry in 0.
The register alias circuit 34 also includes an R for an EAX entry in the register alias table 80.
Clear the RFV bit.

【０１６５】並び替え回路４２及び実レジスタ回路４４
は、物理マイクロ演算ｌｄ １００、３５、４２を、物
理マイクロ演算バス５２を介して受信する。並び替え回
路４２は、並び替えバッファ８２のＲＯＢエントリＲＥ
３５を読むことにより、物理ソースｐｓｒｃ２のための
ソース・データを読む。並び替えバッファ８２のＲＯＢ
エントリＲＥ３５は、２０００に等しい結果データ値及
びＥＢＸアーキテクチャ・レジスタの現在の推論的な状
態のための有効ビットの組を含んでいる。Rearrangement circuit 42 and real register circuit 44
Receives physical micro-computation Id 100, 35, 42 via physical micro-computation bus 52. The rearrangement circuit 42 uses the ROB entry RE of the rearrangement buffer 82.
Read the source data for physical source psrc2 by reading 35. ROB of sorting buffer 82
Entry RE35 contains the result data value equal to 2000 and the set of valid bits for the current speculative state of the EBX architecture register.

【０１６６】並び替え回路４２は、対応する有効ビット
に沿って、結果データ値２０００及び定数データ値１０
０を、予約及びディスパッチ回路３８に、ソース・デー
タ・バス５８を介してソース・データ対ｓｒｃ１／ｓｒ
ｃ２ ｄａｔａとして転送する。The sorting circuit 42 arranges the result data value 2000 and the constant data value 10 along with the corresponding valid bits.
0 to the reservation and dispatch circuit 38 via the source data bus 58, source data pair src1 / sr
Transfer as c2 data.

【０１６７】並び替え回路４２は、物理マイクロ演算ｌ
ｄ １００、３５、４２のための論理デスティネーショ
ンｌｄｓｔ ＥＡＸを、論理デスティネーション・バス
５４を介して受信する。並び替え回路４２は、論理デス
ティネーションｌｄｓｔ ＥＡＸを、並び替えバッファ
８２のエントリＲＥ４２のＬＤＳＴに格納する。並び替
え回路４２は、並び替えバッファ８２のエントリＲＥ４
２の有効フラグをクリアし、対応する結果データが有効
でないことを示す。The rearrangement circuit 42 uses the physical micro operation l.
Receive logical destination ldst EAX for d 100, 35, 42 via logical destination bus 54. The rearrangement circuit 42 stores the logical destination ldst EAX in the LDST of the entry RE42 of the rearrangement buffer 82. The sorting circuit 42 uses the entry RE4 of the sorting buffer 82.
The valid flag 2 is cleared to indicate that the corresponding result data is not valid.

【０１６８】予約及びディスパッチ回路３８は、物理マ
イクロ演算ｌｄ １００、３５、４２を、物理マイクロ
演算バス５２を介して受信する。予約及びディスパッチ
回路３８は、演算コードｌｄを、割り当て回路３６によ
り特定された予約ステーション・テーブル８４のエント
リＲＳ０の演算コード・フィールドに格納する。予約及
びディスパッチ回路３８は、物理デスティネーションｐ
ｄｓｔ＿４２を、予約ステーション・テーブル８４のエ
ントリＲＳ０のＰＳＤＴに格納する。予約及びディスパ
ッチ回路３８は、物理ソースｐｓｒｃ１ ｘｘｘ及びｐ
ｓｒ２ ３５を、予約ステーション・テーブル８４のエ
ントリＲＳ０のＰＳＲＣ１／ＰＳＲＣ２に格納する。予
約及びディスパッチ回路３８は、また、予約ステーショ
ン・テーブル８４のエントリＲＳ０のエントリ有効フラ
グもセットする。The reservation and dispatch circuit 38 receives the physical micro-operations Id 100, 35, 42 via the physical micro-operation bus 52. The reservation and dispatch circuit 38 stores the operation code ld in the operation code field of the entry RS0 of the reservation station table 84 specified by the allocation circuit 36. The reservation and dispatch circuit 38 uses the physical destination p.
The dst_42 is stored in the PSDT of the entry RS0 of the reservation station table 84. The reservation and dispatch circuit 38 uses physical sources psrc1 xxx and p.
The sr2 35 is stored in PSRC1 / PSRC2 of the entry RS0 of the reservation station table 84. The reservation and dispatch circuit 38 also sets the entry valid flag of entry RS0 of the reservation station table 84.

【０１６９】予約及びディスパッチ回路３８は、ソース
・データ値ｓｒｃ１／ｓｒｃ２ ｄａｔａ １００及び
２０００と、対応する有効フラグを、ソース・データ・
バス５８を介して受信する。予約及びディスパッチ回路
３８は、ソース・データ値ｓｒｃ１／ｓｒｃ２ ｄａｔ
ａ １００及び２０００と、対応する有効フラグを、予
約ステーション・テーブル８４のエントリＲＳ０のＳＲ
Ｃ１／ＳＲＣ２とＶフィールドに格納する。The reservation and dispatch circuit 38 sets the source data values src1 / src2 data 100 and 2000 and the corresponding valid flags to the source data values.
Receive via bus 58. The reservation and dispatch circuit 38 uses the source data values src1 / src2 dat
a 100 and 2000 and the corresponding valid flag in the SR of the entry RS0 of the reservation station table 84
Store in C1 / SRC2 and V field.

【０１７０】予約及びディスパッチ回路３８は、物理マ
イクロ演算ｌｄ １００、３５、４２のためのロード・
バッファ識別子ｌｂｉｄ＝４を、割り当て回路３６か
ら、ロード・バッファＩＤバス７２を介して受信する。
予約及びディスパッチ回路３８は、ロード・バッファ識
別子ｌｂｉｄ＝４を、予約ステーション・テーブル８４
のエントリＲＳ０のＬＢＩＤフィールドに格納する。The reservation and dispatch circuit 38 is responsible for loading and unloading physical math operations ld 100, 35, 42.
The buffer identifier lbid = 4 is received from the allocation circuit 36 via the load buffer ID bus 72.
The reservation and dispatch circuit 38 assigns the load buffer identifier lbid = 4 to the reservation station table 84.
Stored in the LBID field of the entry RS0.

【０１７１】予約及びディスパッチ回路３８は、ロード
・メモリ物理マイクロ演算ｌｄ １００、２０００、４
２、ｌｂｉｄ＝４を、アドレス生成回路１００に、マイ
クロ演算ディスパッチ・バス６０を介してディスパッチ
する。アドレス生成回路１００は、セグメント・レジス
タ値に従って、ソース・データ値１００、２０００をリ
ニア・アドレス３２１００に変換する。アドレス生成回
路１００は、次いで、対応するリニア・ロード・メモリ
・マイクロ演算ｌｄ ３２１００、４２、ｌｂｉｄ＝４
を、メモリ順序付け回路１０２に、リニア動作バス９０
を介して転送する。The reservation and dispatch circuit 38 uses the load memory physical micro-operations ld 100, 2000, 4
2, lbid = 4 is dispatched to the address generation circuit 100 via the micro operation dispatch bus 60. The address generation circuit 100 converts the source data values 100, 2000 into linear addresses 32100 according to the segment register values. The address generator circuit 100 then outputs the corresponding linear load memory micro-operations ld 32100, 42, lbid = 4.
To the memory ordering circuit 102 for the linear operation bus 90.
Transfer through.

【０１７２】メモリ順序付け回路１０２は、リニア・ロ
ード・メモリ・マイクロ演算ｌｄ３２１００、４２、ｌ
ｂｉｄ＝４を、リニア動作バス９０を介して受信する。
メモリ順序付け回路１０２は、リニア・ロード・メモリ
・マイクロ演算ｌｄ ３２１００、４２、ｌｂｉｄ＝４
を、対応するロード・バッファ識別子ｌｂｉｄ＝４によ
り識別されたように、ロード・バッファ８８のエントリ
ＬＢ４に格納する。メモリ順序付け回路１０２は、ロー
ド・バッファ・エントリＬＢ４のための「有効」ロード
状態をセットする。The memory ordering circuit 102 uses the linear load memory micro-operations ld32100, 42, l.
bid = 4 is received via the linear operation bus 90.
The memory ordering circuit 102 uses linear load memory micro-operations ld 32100, 42, lbid = 4.
Is stored in entry LB4 of load buffer 88 as identified by the corresponding load buffer identifier lbid = 4. The memory ordering circuit 102 sets the "valid" load state for load buffer entry LB4.

【０１７３】メモリ順序付け回路１０２は、また、「完
了」状態を有するロード・バッファ８８のエントリＬＢ
３内の、より古いリニア・ロード・メモリ・マイクロ演
算ｌｄ ３１０００、４１も含んでいる。「完了」状態
は、リニア・ロード・メモリ・マイクロ演算ｌｄ ３１
０００、４１が、実行のためにＤＴＬＢ回路１０４にデ
ィスパッチされたことを示す。ロード・バッファ・エン
トリＬＢ３は、１０４０（１６進数）に等しい物理アド
レス・ビット６〜１９を含んでおり、これらはリニア・
アドレス３１０００のためにＤＴＬＢ回路１０４により
生成された４１０００に等しい物理アドレスに対応して
いる。The memory ordering circuit 102 also has an entry LB of the load buffer 88 which has a "done" state.
It also contains the older linear load memory micro-operation ld 31000, 41 in 3. The "completed" state is the linear load memory micro operation ld 31
000, 41 have been dispatched to the DTLB circuit 104 for execution. Load buffer entry LB3 contains physical address bits 6-19 equal to 1040 (hex), which are linear
Corresponds to a physical address equal to 41000 generated by DTLB circuit 104 for address 31000.

【０１７４】図１２は、リニア・ロード・メモリ・マイ
クロ演算ｌｄ ３２１００、４２、ｌｂｉｄ＝４を示
す。メモリ順序付け回路１０２は、リニア・ロード・メ
モリ・マイクロ演算ｌｄ ３２１００、４２を、ロード
・バッファ・エントリＬＢ４からＤＴＬＢ回路１０４
に、リニア動作バス９０を介してディスパッチする。メ
モリ順序付け回路１０２は、次いで、ロード・バッファ
・エントリＬＢ４のために「完了」状態をセットする。FIG. 12 shows the linear load memory micro operation ld 32100, 42, lbid = 4. The memory ordering circuit 102 transfers the linear load memory micro-operations ld 32100, 42 from the load buffer entry LB4 to the DTLB circuit 104.
To be dispatched via the linear operation bus 90. The memory ordering circuit 102 then sets the "done" state for load buffer entry LB4.

【０１７５】ＤＴＬＢ回路１０４は、リニア・ロード・
メモリ・マイクロ演算ｌｄ ３２１００、４２のリニア
・アドレス３２１００のための４２１００に等しい物理
アドレスを生成する。ＤＴＬＢ回路１０４は、データ・
キャッシュ回路１０６の読み取りアクセスを、物理アド
レス４２１００において、読み取りバス９４を介して実
行する。The DTLB circuit 104 has a linear load
Generate a physical address equal to 42100 for the linear address 32100 of the memory micro-operation ld 32100,42. The DTLB circuit 104 uses the data
A read access to cache circuit 106 is performed at read address 94 at physical address 42100.

【０１７６】メモリ順序付け回路１０２は、リニア・ロ
ード・メモリ・マイクロ演算ｌｄ３２１００、４２に対
応する１０８４に等しい物理アドレス・ビット６〜１９
を、物理アドレス・バス９６を介して受信する。メモリ
順序付け回路１０２は、１０８４に等しい物理アドレス
・ビット６〜１９を、ロード・バッファ・エントリＬＢ
４の物理アドレス・フィールドに格納する。The memory ordering circuit 102 has physical address bits 6-19 equal to 1084 corresponding to the linear load memory micro-operations ld32100, 42.
Are received via the physical address bus 96. The memory ordering circuit 102 assigns physical address bits 6-19 equal to 1084 to the load buffer entry LB.
4 physical address field.

【０１７７】データ・キャッシュ回路１０６は、物理ア
ドレス４２１００に対する読み取りのための２２５に等
しい結果データ値、対応する有効ビット、及び並び替え
回路４２及び予約及びディスパッチ回路３８に対する読
み取りアクセスのための障害データを、結果バス６２を
介して転送する。結果バス６２は、また、リニア・ロー
ド・メモリ・マイクロ演算ｌｄ ３２１００、４２のた
めに結果データに対応する物理デスティネーション４２
を運ぶ。The data cache circuit 106 provides a result data value equal to 225 for a read to the physical address 42100, the corresponding valid bit, and fault data for a read access to the reordering circuit 42 and the reservation and dispatch circuit 38. , Transfer via result bus 62. The result bus 62 also has a physical destination 42 corresponding to the result data for the linear load memory micro-operations ld 32100, 42.
carry.

【０１７８】並び替え回路４２は、２５５に等しい結果
データ及び対応する有効ビットを、結果バス６２上の物
理デスティネーション４２により特定されたように、並
び替えバッファ８２のエントリ４２に格納する。The reordering circuit 42 stores the result data equal to 255 and the corresponding valid bit in the entry 42 of the reordering buffer 82 as specified by the physical destination 42 on the result bus 62.

【０１７９】メモリ順序付け回路１０２は、１０８４に
等しい物理アドレス・ビット６〜１９を有する外部格納
のためのマルチプロセッサ・バス２８上のスヌープ・ヒ
ットを検出する。１０８４に等しい物理アドレス・ビッ
ト６〜１９は、ロード・バッファ８８のエントリＬＢ４
に対応している。メモリ順序付け回路１０２は、エント
リＬＢ４のためのスヌープ・ヒット・フラグをセットし
て、プロセッサ順序付けスヌープがヒットしたことを示
す。Memory ordering circuit 102 detects snoop hits on multiprocessor bus 28 for external storage having physical address bits 6-19 equal to 1084. Physical address bits 6-19, equal to 1084, are for entry LB4 of load buffer 88.
It corresponds to. The memory ordering circuit 102 sets the snoop hit flag for entry LB4 to indicate that the processor ordering snoop was hit.

【０１８０】メモリ順序付け回路１０２は、また、１０
４０に等しい物理アドレス・ビット６〜１９を有する外
部格納のためのマルチプロセッサ・バス２８上のスヌー
プ・ヒットを検出する。メモリ順序付け回路１０２は、
リニア・ロード・メモリ・マイクロ演算ｌｄ ３１００
０、４１がロード・バッファ８８内で最も古いリニア・
ロード・メモリ・マイクロ演算であるので、エントリＬ
Ｂ３のためのスヌープ・ヒット・フラグをセットしな
い。The memory ordering circuit 102 also includes 10
Detect a snoop hit on multiprocessor bus 28 for external storage with physical address bits 6-19 equal to 40. The memory ordering circuit 102
Linear load memory micro operation ld 3100
0 and 41 are the oldest linear in load buffer 88
Entry L because it is a load memory micro operation
Don't set the snoop hit flag for B3.

【０１８１】メモリ順序付け回路１０２は、次いで、一
組の退避物理デスティネーション４０、４１、４２を、
退避論理回路４６から、退避通知バス７０を介して受信
する。これに応答して、メモリ順序付け回路１０２は、
メモリ順序付け再開始信号７６を発行し、リニア・ロー
ド・メモリ・マイクロ演算ｌｄ ３２１００、４２のた
めの可能性のあるプロセッサ順序付け違反を示す。The memory ordering circuit 102 then sets a set of evacuation physical destinations 40, 41, 42,
It is received from the save logic circuit 46 through the save notification bus 70. In response, the memory ordering circuit 102
Issue a memory ordering restart signal 76 to indicate a possible processor ordering violation for linear load memory micro-operation ld 32100,42.

【０１８２】メモリ順序付け再開始信号７６は、再開始
回路４８に、並び替えクリア信号７８を発行させる。並
び替えクリア信号７８は、並び替え回路４２に、並び替
えバッファ８２内の退避されていない物理マイクロ演算
のための推論的な結果データをクリアさせ、予約及びデ
ィスパッチ回路３８に、実行回路４０にディスパッチさ
れるのを待っている保留物理マイクロ演算をクリアさせ
る。並び替えクリア信号７８は、また、割り当て回路３
６に、並び替え回路４２内の物理レジスタを割り当てる
ための割り当てポインタをリセットさせ、退避論理回路
４６に、物理レジスタを退避するための退避ポインタを
リセットさせる。The memory ordering restart signal 76 causes the restart circuit 48 to issue a rearrangement clear signal 78. The rearrangement clear signal 78 causes the rearrangement circuit 42 to clear the speculative result data for the non-evacuated physical micro operation in the rearrangement buffer 82, and dispatches the reservation and dispatch circuit 38 to the execution circuit 40. Clear pending physics micro operations waiting to be done. The rearrangement clear signal 78 is also sent to the allocation circuit 3
6 resets the allocation pointer for allocating the physical register in the rearrangement circuit 42, and causes the save logic circuit 46 to reset the save pointer for saving the physical register.

【０１８３】再開始回路４８は、マクロ命令ポインタ・
オフセット・バス１２０を介してマクロ命令ポインタ・
デルタ値を使用し、再開始命令ポインタ値を計算する。
再開始回路４８は、再開始命令ポインタ値を、命令フェ
ッチ及びマイクロ演算発行回路３２に、再開始ベクトル
・バス１２２を介して転送する。The restart circuit 48 uses the macro instruction pointer /
Macro instruction pointer via offset bus 120
Calculate the restart instruction pointer value using the delta value.
The restart circuit 48 transfers the restart instruction pointer value to the instruction fetch and micro-op issue circuit 32 via the restart vector bus 122.

【０１８４】並び替えクリア信号７８は、命令フェッチ
及びマイクロ演算発行回路３２のマイクロ命令シーケン
サに、退避の前に並び替え回路４２からクリアされた論
理マイクロ演算のイン・オーダーのストリームを発行さ
せる。The rearrangement clear signal 78 causes the microinstruction sequencer of the instruction fetch and microoperation issuing circuit 32 to issue the in-order stream of the logic microoperations which was cleared from the rearrangement circuit 42 before saving.

【０１８５】本明細書においては、本発明は特定の実施
例を参照して説明されている。しかしながら、特許請求
の範囲に記載されているように、本発明の広範囲な精神
及び範囲から離れることなく、種々の修正や変形を行う
ことができることは明らかである。明細書及び図面は、
例示されたものであってこれに限定されるものではな
い。The invention has been described herein with reference to specific embodiments. It will be apparent, however, that various modifications and variations may be made without departing from the broad spirit and scope of the invention, as set forth in the appended claims. The description and drawings are
It is only an example and is not limited to this.

【図面の簡単な説明】[Brief description of drawings]

【図１】 一組のプロセッサ及びメモリ・サブシステム
を含むマルチプロセッサ・コンピュータ・システムを示
す。FIG. 1 illustrates a multiprocessor computer system including a set of processors and a memory subsystem.

【図２】 マルチプロセッサ・コンピュータ・システム
におけるプロセッサのブロック図である。FIG. 2 is a block diagram of a processor in a multiprocessor computer system.

【図３】 論理ソースとデスティネーションを物理ソー
スとデスティネーションにマッピングすることにより、
論理マイクロ演算を対応する物理マイクロ演算に変換す
るレジスタ・エイリアス回路の機能を示す。FIG. 3 By mapping logical sources and destinations to physical sources and destinations,
3 shows the function of a register alias circuit that converts a logical micro operation to a corresponding physical micro operation.

【図４】 物理マイクロ演算のアウト・オブ・オーダー
の推論的な実行から推論的な結果のデータを緩衝する一
組のＲＯＢエントリ（ＲＥ０〜ＲＥｎ）からなる並び替
えバッファを含む並び替え回路を示す。FIG. 4 shows a reordering circuit including a reordering buffer consisting of a set of ROB entries (RE0-REn) to buffer speculative result data from out-of-order speculative execution of physical micro-operations. .

【図５】 マイクロ演算をアセンブルしディスパッチす
るＲＳ０〜ＲＳｘの一組の予約ステーション・エントリ
からなる予約ディスパッチ・テーブルを含む予約及びデ
ィスパッチ回路を示す。FIG. 5 shows a reservation and dispatch circuit including a reservation dispatch table consisting of a set of reservation station entries RS0 to RSx for assembling and dispatching micro operations.

【図６】 コミットされた結果のデータ値を緩衝する一
組のコミットされた状態レジスタを含む実レジスタ回路
を示す。FIG. 6 illustrates a real register circuit that includes a set of committed state registers that buffer the committed resulting data values.

【図７】 アドレス生成回路、メモリ順序付け回路、デ
ータ変換ルックアサイド・バッファ（ＤＴＬＢ）回路、
及びデータ・キャッシュ回路を含むロード・メモリ回路
を示す。FIG. 7 is an address generation circuit, a memory ordering circuit, a data conversion lookaside buffer (DTLB) circuit,
And a load memory circuit including a data cache circuit.

【図８】 ＬＢ０〜ＬＢｎの一組のロード・バッファ・
エントリからなるロード・バッファを含むメモリ順序付
け回路を示す。FIG. 8: A set of load buffers LB0 to LBn
3 illustrates a memory ordering circuit including a load buffer of entries.

【図９】 それぞれのロード・バッファ・エントリＬＢ
０〜ＬＢｎに対応するスヌープ検出回路を含むメモリ順
序付け回路内のスヌープ検出回路を示す。FIG. 9: Each load buffer entry LB
1 shows a snoop detection circuit in a memory ordering circuit including a snoop detection circuit corresponding to 0 to LBn.

【図１０】 メモリ順序付け再開始信号を生成するメモ
リ順序付け回路内の報知回路を示す。FIG. 10 shows an annunciation circuit within the memory ordering circuit that generates the memory ordering restart signal.

【図１１】 命令フェッチ及びマイクロ演算発行回路に
より発行されるロード・マイクロ演算 ｌｄ＿０ｘ１０
０、ＥＢＸ、ＥＡＸの処理を示す。FIG. 11: Load micro operation ld — 0x10 issued by instruction fetch and micro operation issuing circuit
0, EBX, EAX processing is shown.

【図１２】 ロード・マイクロ演算ｌｄ＿０ｘ１００、
ＥＢＸ、ＥＡＸに対応するリニア・ロード・メモリ・マ
イクロ演算ｌｄ＿３２１００、４２、ｌｄｉｄ＝４のデ
ィスパッチ及び退避を示す。FIG. 12: Load micro operation ld_0x100,
The dispatch and save of the linear load memory micro-operations ld_32100, 42, ldid = 4 corresponding to EBX, EAX are shown.

【符号の説明】[Explanation of symbols]

２０：マルチプロセッサ・コンピュータ・システム ２２〜２４：プロセッサ ２６：メモリ・サブシステム ２８：マルチプロセッサ・バス ３０：バス・インタフェース回路 ３２：命令フェッチ及びマイクロ演算発行回路 ３４：レジスタ・エイリアス回路 ３６：割り当て回路 ３８：予約及びディスパッチ回路 ４０：実行回路 ４２：並び替え回路 ４４：実レジスタ回路 ４６：退避論理回路 ４８：再開始回路 ５０：論理マイクロ演算バス ５２：物理マイクロ演算バス ５４：論理デスティネーション・バス ５６：物理デスティネーション・バス ５８：ソース・データ・バス ６０：マイクロ演算ディスパッチ・バス ６２：結果バス ６４：退避バス ６６：予約ステーション選択バス ７０：退避通知バス ７２：ロード・バッファＩＤバス ７４：インタフェース・バス ７６：メモリ順序付け再開始信号 ７８：並び替えクリア信号 ８０：レジスタ・エイリアス・テーブル ８２：並び替えバッファ ８４：予約ステーション・テーブル ８６：実レジスタ・ファイル ８８：ロード・バッファ ９０：リニア動作バス ９４：読み取りバス ９６：物理アドレス・バス 20: Multiprocessor computer system 22-24: Processor 26: Memory subsystem 28: Multiprocessor bus 30: Bus interface circuit 32: Instruction fetch and micro operation issuing circuit 34: Register alias circuit 36: Allocation circuit 38: reservation and dispatch circuit 40: execution circuit 42: rearrangement circuit 44: real register circuit 46: save logic circuit 48: restart circuit 50: logical micro operation bus 52: physical micro operation bus 54: logical destination bus 56 : Physical destination bus 58: Source data bus 60: Micro operation dispatch bus 62: Result bus 64: Evacuation bus 66: Reserved station selection bus 70: Evacuation notification bus 72: Load buffer ID bus 74 : Interface bus 76: Memory order restart signal 78: Sort clear signal 80: Register alias table 82: Sort buffer 84: Reserved station table 86: Real register file 88: Load buffer 90: Linear operation Bus 94: Read bus 96: Physical address bus

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハイサム・アッカリイ アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト アナスタシ ア ドライブ・17937 (72)発明者 アンドリュ・エフ・グルー アメリカ合衆国 97124 オレゴン州・ヒ ルズボロ・ノースイースト カスリン・ 825 (72)発明者 グレン・ジェイ・ヒントン アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト 185ティエ イチ アヴェニュ・6130 (72)発明者 クリス・ジイ・コニグスフェルド アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト アナスタシ ア ドライブ・17937 (72)発明者 ポール・ディ・マドランド アメリカ合衆国 97007 オレゴン州・ビ ーバートン・サウスウエスト キャロル グレン プレイス・7905 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Highham Akcarii United States 97229 Portland Northwest Anastasia Drive, Oregon 17937 (72) Inventor Andrew F. Glue United States 97124 Hillsboro Northeast Kaslin, Oregon 825 (72) Inventor Glenn Jay Hinton, USA 97229 Portland Northwest, Oregon 185 Tieich Avenue, 6130 (72) Inventor, Chris Konigsfeld, USA 97229 Portland Northwest, Anastasia Drive, Oregon 17937 (72) Inventor Paul Di Madland United States 97007 Oregon Over Burton South West Carroll Glen Place 7905

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 ロード・メモリ動作をメモリ・アドレス
からマルチプロセッサ・バスを介して特定するロード・
メモリ命令を、外部メモリからシーケンシャルなプログ
ラム順序でフェッチし、 ロード・メモリ命令を実行し、メモリ・アドレスでのプ
ロセッサ順序付け衝突を検出するためにマルチプロセッ
サ・バスをスヌープし、 メモリ・アドレスに対する外部格納動作が検出されない
場合には、アーキテクチャ状態に対するロード・メモリ
命令を、シーケンシャルなプログラム順序でコミット
し、 メモリ・アドレスに対する外部格納動作が検出された場
合には、ロード・メモリ命令を再実行するマルチプロセ
ッサ・コンピュータ・システムのプロセッサ順序付け方
法。1. A load specifying a load memory operation from a memory address via a multiprocessor bus.
Fetch memory instructions from external memory in sequential program order, execute load memory instructions, snoop the multiprocessor bus to detect processor ordering collisions at memory addresses, and store externally to memory addresses A multiprocessor that commits load memory instructions to the architectural state in sequential program order if no activity is detected and re-executes the load memory instruction if an external store operation to a memory address is detected. A method for processor ordering in a computer system. 【請求項２】 ロード・メモリ動作をメモリ・アドレス
からマルチプロセッサ・バスを介して特定するロード・
メモリ命令を、外部メモリからシーケンシャルなプログ
ラム順序でフェッチする手段と、 ロード・メモリ命令を実行し、メモリ・アドレスでのプ
ロセッサ順序付け衝突を検出するためにマルチプロセッ
サ・バスをスヌープする手段と、 メモリ・アドレスに対する外部格納動作が検出されない
場合には、アーキテクチャ状態に対するロード・メモリ
命令を、シーケンシャルなプログラム順序でコミットす
る手段と、 メモリ・アドレスに対する外部格納動作が検出された場
合には、ロード・メモリ命令を再実行する手段を含むマ
ルチプロセッサ・コンピュータ・システムのプロセッサ
順序付け装置。2. A load memory specifying a load memory operation from a memory address via a multiprocessor bus.
Means for fetching memory instructions from external memory in sequential program order, means for executing load memory instructions and snooping the multiprocessor bus to detect processor ordering conflicts at memory addresses, and memory A means for committing load memory instructions for the architectural state in sequential program order if no external store operation for the address is detected, and a load memory instruction if an external store operation for the memory address is detected. A processor ordering device for a multiprocessor computer system including means for re-executing.