JPH0784559A - Gradation data generation circuit - Google Patents

Abstract

PURPOSE:To reduce a circuit scale in a gradation data generation circuit used when the thining process is performed on the weighted data, and a gradation display is performed on a display device. CONSTITUTION:Plural gradation display setting values provided with an odd pixel setting value and an even pixel setting value different from each other are held as plural table setting values. The gradation data are generated from the data read out from a VRAM 11, and one of the table setting values is selected as the selected table setting value based on the gradation data. Then, the selected table setting value is thinned based on a discrimination signal discriminating an odd pixel and an even pixel on a display picture and a frame number, and the display data are obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は書物、新聞、及び雑誌等
の内容、例えば、文字、線画、及び写真等を電子的、光
学的、又は磁気的な記録媒体に保存し、これら保存内容
を読出してディスプレイ装置に表示する際に用いられる
階調データ生成回路に関する。BACKGROUND OF THE INVENTION The present invention stores the contents of books, newspapers, magazines, etc., such as characters, line drawings, photographs, etc. in an electronic, optical, or magnetic recording medium, and saves these stored contents. The present invention relates to a gradation data generation circuit used when reading out and displaying on a display device.

【０００２】[0002]

【従来の技術】一般に、電子的、光学的、又は磁気的な
記録媒体に記録されたデータ（このようなデータには、
例えば、書物、新聞、及び雑誌等に掲載された文字、線
画、及び写真等の文字データ並びに階調データ（以下総
称してデータと呼ぶ）がある）を読み出してディスプレ
イ装置等に表示する際には、これら記録データを表示デ
ータに変換する必要がある。2. Description of the Related Art Generally, data recorded on an electronic, optical or magnetic recording medium (such data includes
For example, when reading character data such as characters, line drawings, and photographs published in books, newspapers, magazines, and gradation data (hereinafter collectively referred to as data) and displaying them on a display device or the like. Need to convert these recorded data into display data.

【０００３】一般に、ディスプレイ装置としてはカラー
ＣＲＴが用いられているが、近年、機器の小型化のニー
ズに応じて所謂ラップトップ型又はノート型と呼ばれる
携帯端末装置が製品化されており、このような携帯端末
装置においては、軽量化及び薄型化のためディスプレイ
装置として液晶ディスプレイ装置又はプラズマディスプ
レイ装置がもちいられている。そして、携帯端末装置に
は記録データをＶＲＡＭに格納して、液晶ディスプレイ
装置に格納データを表示する際には格納データを読み出
した後液晶ディスプレイ装置に階調表示するようにした
装置がある。Generally, a color CRT is used as a display device, but in recent years, a so-called laptop type or notebook type portable terminal device has been commercialized in accordance with the needs for miniaturization of equipment. In such portable terminal devices, a liquid crystal display device or a plasma display device is used as a display device in order to reduce the weight and the thickness. There is a portable terminal device in which the recorded data is stored in the VRAM, and when the stored data is displayed on the liquid crystal display device, the stored data is read out and then gradation-displayed on the liquid crystal display device.

【０００４】ところで、液晶ディスプレイ装置及びプラ
ズマディスプレイ装置では一部でカラータイプが開発さ
れているものの高価であり、このため、一般的にはこれ
らディスプレイ装置においては単色表示が行われてい
る。そして、カラー表示データを液晶ディスプレイ装置
又はプラズマディスプレイ装置に表示するため、カラー
表示データを単色表示データに変換する技術が、例え
ば、特開平２−２９９０２０号公報及び特開平３−８５
６８７号公報に記載されている。By the way, although liquid crystal display devices and plasma display devices are partially developed in color type, they are expensive. Therefore, these display devices generally display a single color. Then, in order to display the color display data on the liquid crystal display device or the plasma display device, a technique of converting the color display data into the monochromatic display data is disclosed in, for example, Japanese Patent Laid-Open Nos. 2-299020 and 3-85.
687 publication.

【０００５】液晶ディスプレイ装置に階調表示を行う際
には、記録データをＶＲＡＭに格納する際、記録データ
を重み付けしたビットパターンデータに変換して格納す
る。例えば、８階調表示を行う際には、１画素の表示デ
ータを３ビットで構成して、［０００］B を階調１、
［００１］B を階調２として重み付けを行っている。When performing gradation display on the liquid crystal display device, when the recording data is stored in the VRAM, the recording data is converted into weighted bit pattern data and stored. For example, when 8-gradation display is performed, display data for one pixel is composed of 3 bits, and [000] B is defined as gradation 1.
Weighting is performed with [001] B as gradation 2.

【０００６】このようなビットパターンデータをＶＲＡ
Ｍに格納する際には、各プレーン毎に１画素を構成する
データを分けて格納している。つまり、３ビットデータ
を格納する際には、２ビット目のデータ領域、１ビット
目のデータ領域、及び０ビット目のデータ領域に分けて
３ビットデータがＶＲＡＭに格納される。Such bit pattern data is VRA
When the data is stored in M, the data forming one pixel is separately stored for each plane. That is, when storing the 3-bit data, the 3-bit data is stored in the VRAM separately for the 2-bit data area, the 1-bit data area, and the 0-bit data area.

【０００７】階調表示データを生成する際所謂データ間
引きを行うことがある。データ間引きを行う際には、例
えば、フレーム間引きなどのようにＶＲＡＭからの読出
データを時間的に間引き表示データに変換している。そ
して、液晶ディスプレイ装置への表示は、表示画素のＯ
Ｎ／ＯＦＦで行われ、フレーム間引きではこのＯＮ／Ｏ
ＦＦを制御している。例えば、８階調表示において階調
３のデータについては時間的に［００００００１１］B
を液晶ディスプレイ装置に出力すれば階調３が表示され
ることになる。When generating gradation display data, so-called data thinning may be performed. When performing data thinning, read data from the VRAM is temporally converted into thinned display data, such as frame thinning. Then, the display on the liquid crystal display device is performed by the O of the display pixel.
This is done at N / OFF, and this ON / O is done at frame thinning.
It controls the FF. For example, in 8-gradation display, the data of gradation 3 is temporally [00000011] B.
Is output to the liquid crystal display device, gradation 3 is displayed.

【０００８】さらに、液晶ディスプレイ装置では使用環
境において蛍光灯周波数と液晶ディスプレイ装置におけ
る表示周波数との干渉が原因となってフリッカが発生す
ることがある。また、液晶ディスプレイ装置において階
調表示を行う際、表示データのフレーム周波数低下及び
表示データの配列による画面のちらつきが発生すること
がある。このようなちらつきは表示画素のＯＮ／ＯＦＦ
を人間の目が認識してしまうことによって起こる。Further, in the liquid crystal display device, flicker may occur due to interference between the fluorescent lamp frequency and the display frequency in the liquid crystal display device in the use environment. Further, when gradation display is performed in a liquid crystal display device, a frame frequency of display data may decrease and a screen flicker may occur due to an arrangement of the display data. Such flicker is the ON / OFF of the display pixel.
It is caused by the human eyes recognizing.

【０００９】いま、一定領域に同一階調の表示データを
出力する際の間引きデータの構成について考える。階調
データ生成回路から上述の階調３の間引きデータが出力
されると、表示画素のＯＮ／ＯＦＦが同時に行われる。
同時に表示画素のＯＮ／ＯＦＦが行われると、このＯＮ
／ＯＦＦを人間の目が認識してしまい、その結果、表示
画面のちらつきとなってしまう。このようなちらつきを
低減するため、間引きテーブルの構成が変更される。上
述の間引きデータ［００００００１１］B を例にとる
と、フレーム周波数を上げるため間引きデータを［００
０１０００１］Bとする。そして、ライン毎及び画素毎
に間引きデータの構成を変更する。例えば、垂直方向の
間引きデータを考えると、１ライン目は［０００１００
０１］B と表示し、２ライン目は［００１０００１０］
B と表示するようにライン毎の間引きデータの構成を変
更する。同様にして、水平方向の間引きデータを変更す
る。水平方向では、表示画面における奇数画素と偶数画
素とによって間引きデータの構成を変更する。Now, let us consider the structure of the thinned-out data when the display data of the same gradation is output to a certain area. When the grayscale data generation circuit outputs the thinned-out data of grayscale 3, the display pixels are turned on / off at the same time.
If the display pixels are turned ON / OFF at the same time, this ON
/ OFF is recognized by the human eye, resulting in flicker on the display screen. In order to reduce such flicker, the configuration of the thinning table is changed. Taking the thinned-out data [00000011] B as an example, the thinned-out data [00
010001] B. Then, the configuration of the thinned data is changed for each line and each pixel. For example, considering thinning data in the vertical direction, the first line is [000100
01] B is displayed and the second line is [00100010]
Change the composition of thinning data for each line so that it is displayed as B. Similarly, the thinning data in the horizontal direction is changed. In the horizontal direction, the configuration of the thinned-out data is changed depending on the odd pixel and the even pixel on the display screen.

【００１０】ここで、図３を参照して、フレーム、ライ
ン、及び画素毎のデータの間引きについて概説する。な
お、ここでは８階調の表示データを液晶ディスプレイ装
置に表示する際の動作について概説する。Here, with reference to FIG. 3, the thinning out of data for each frame, line and pixel will be outlined. Here, the operation when displaying the display data of 8 gradations on the liquid crystal display device will be outlined.

【００１１】図示の階調データ生成回路は、ＶＲＡＭ３
１、プレーン３ラッチ３２、プレーン２ラッチ３３、プ
レーン１ラッチ３４、階調データ生成部３５、アドレス
発生部３６、制御部３７、表示制御部３８、及び間引き
変換部３９を備えている。The gradation data generating circuit shown in FIG.
1, a plane 3 latch 32, a plane 2 latch 33, a plane 1 latch 34, a grayscale data generation unit 35, an address generation unit 36, a control unit 37, a display control unit 38, and a thinning conversion unit 39.

【００１２】ＶＲＡＭ３１には重み付けされたデータが
各プレーン毎に分けられて格納されており、プレーン３
ラッチ３２、プレーン２ラッチ３３、プレーン１ラッチ
３４にはＶＲＡＭ３１から読み出されたデータが保持さ
れる。階調データ生成部３５では各プレーン毎にラッチ
に保持されたデータから階調データを生成する。アドレ
ス発生部３６はＶＲＡＭ３１の読出アドレスを発生す
る。制御部３７ではＶＲＡＭ３１からのデータ読出制
御、間引き制御、及び液晶ディスプレイ装置の制御を行
う。表示制御部３８では間引きを行う奇数／偶数画素判
別信号、ライン番号及びフレーム番号等の制御信号を出
力する。間引き変換部３９は階調データ、表示位置情
報、及びフレーム番号に基づいて間引きを行って表示デ
ータを出力する。この表示データは表示データラッチ４
０に与えられ、表示データラッチ４０では表示データを
保持して表示制御部３８から出力される制御信号に応じ
て液晶ディスプレイ装置４１に表示データを出力する。
液晶ディスプレイ装置４１では表示データに基づいて制
御信号のタイミングで液晶パネルの表示画素をＯＮ／Ｏ
ＦＦして画面表示を行う。In the VRAM 31, weighted data is divided and stored for each plane, and the plane 3
The data read from the VRAM 31 is held in the latch 32, the plane 2 latch 33, and the plane 1 latch 34. The gradation data generation unit 35 generates gradation data from the data held in the latch for each plane. The address generator 36 generates a read address of the VRAM 31. The control unit 37 controls data reading from the VRAM 31, thinning-out control, and control of the liquid crystal display device. The display control unit 38 outputs an odd / even pixel discrimination signal for thinning, a control signal such as a line number and a frame number. The thinning-out conversion unit 39 thins out based on the gradation data, the display position information, and the frame number, and outputs the display data. This display data is the display data latch 4
The display data latch 40 holds the display data and outputs the display data to the liquid crystal display device 41 according to the control signal output from the display control unit 38.
The liquid crystal display device 41 turns on / off the display pixel of the liquid crystal panel at the timing of the control signal based on the display data.
FF is performed and the screen is displayed.

【００１３】前述のようにＶＲＡＭ３１から読み出され
たデータは各プレーン毎にラッチ３２乃至３４に保持さ
れる。ラッチ３２乃至３４に保持されたデータはプレー
ン３を最上位としプレーン１を最下位とするデータ構成
の階調データに階調データ生成部３５で変換される。そ
して、この階調データは間引き変換部３９に与えられ
る。間引き変換部３９には階調データ３ビット、表示制
御部３８から与えられ表示画面の奇数画素及び偶数画素
を判別する奇数／偶数判別信号１ビット、ライン番号８
ビット、及びフレーム番号３ビットの合計１５ビットの
データが与えられるとともに制御部３７から制御信号が
与えられる。間引き変換部３９では図４に示す１５ビッ
ト構成のデータから１ビットのデータを出力するテーブ
ル変換を行って表示データ１ビットを出力する。この表
示データは前述のように表示データラッチ４０に保持さ
れ、表示タイミングにしたがって液晶ディスプレイ装置
４１に出力される。As described above, the data read from the VRAM 31 is held in the latches 32 to 34 for each plane. The data held in the latches 32 to 34 is converted by the gradation data generation unit 35 into gradation data having a data structure in which the plane 3 is the highest and the plane 1 is the lowest. Then, this gradation data is given to the thinning conversion unit 39. The thinning conversion unit 39 has 3 bits of gradation data, an odd / even discrimination signal 1 bit given from the display control unit 38 for discriminating odd and even pixels of the display screen, line number 8
A total of 15 bits of data including a bit and a frame number of 3 bits are given, and a control signal is given from the control unit 37. The thinning conversion unit 39 performs table conversion for outputting 1-bit data from the data of 15-bit structure shown in FIG. 4 and outputs 1-bit display data. This display data is held in the display data latch 40 as described above, and is output to the liquid crystal display device 41 in accordance with the display timing.

【００１４】[0014]

【発明が解決しようとする課題】上述のように、従来の
階調データ生成回路ではフレーム番号、ライン番号、及
び画素を認識する必要があり、この結果、これらの要素
を認識するための回路及びこれら認識要素に対して間引
きを行う回路が必要となって、回路規模が大きくなって
しまうという問題点がある。As described above, in the conventional grayscale data generation circuit, it is necessary to recognize the frame number, the line number, and the pixel. As a result, the circuit for recognizing these elements and There is a problem in that a circuit for thinning out these recognition elements is required, and the circuit scale becomes large.

【００１５】本発明の目的は回路規模を小さくできる階
調データ生成回路を提供することにある。An object of the present invention is to provide a grayscale data generation circuit that can reduce the circuit scale.

【００１６】[0016]

【課題を解決するための手段】本発明によれば、重み付
けされたデータに間引き処理を施してディスプレイ装置
に階調表示を行う際に用いられ、前記重み付けされたデ
ータを格納する記憶手段と、互いに異なる奇数画素設定
値及び偶数画素設定値を備える複数の階調表示設定値が
複数のテーブル設定値として保持されるレジスタ手段
と、前記記憶手段から読み出されたデータに基づいて階
調データを生成する階調データ生成手段と、前記階調デ
ータに基づいて前記複数のテーブル設定値のうち一つを
選択して選択テーブル設定値とする第１の選択手段と、
奇数画素と偶数画素とを判別する判別信号を受け該判別
信号に応じて前記選択テーブル設定値から奇数画素設定
値及び偶数画素設定値のうち一つを選択して選択画素設
定値とする第２の選択手段と、フレーム番号を規定する
フレーム信号を受け該フレーム信号に応じて前記選択画
素から表示データを選択して該表示データを前記ディス
プレイ装置に与える第３の選択手段とを有することを特
徴とする階調データ生成回路が得られる。According to the present invention, there is provided storage means for storing the weighted data, which is used when the weighted data is subjected to a thinning-out process and gradation display is performed on a display device. Register means for holding a plurality of gradation display setting values having different odd pixel setting values and even pixel setting values as a plurality of table setting values, and gradation data based on the data read from the storage means. Gradation data generating means for generating, and a first selecting means for selecting one of the plurality of table setting values based on the gradation data as a selection table setting value,
A second discrimination signal for discriminating odd-numbered pixels and even-numbered pixels is received, and one of the odd-numbered pixel setting value and the even-numbered pixel setting value is selected from the selection table setting values in accordance with the discrimination signal to be the selected pixel setting value. And a third selecting means for receiving a frame signal defining a frame number, selecting display data from the selected pixels according to the frame signal, and providing the display data to the display device. The gradation data generating circuit is obtained.

【００１７】[0017]

【実施例】以下本発明について実施例によって説明す
る。EXAMPLES The present invention will be described below with reference to examples.

【００１８】図示の階調データ生成回路はＶＲＡＭ１
１、ラッチ１２乃至１４、階調データ生成部１５、アド
レス発生部１６、制御部１７、表示制御部１８、レジス
タ１９、マルチプレクサ部２０、画素間引き部２１、フ
レーム間引き部２２を備えており、フレーム間引き部２
２は表示データラッチ２３を介して液晶ディスプレイ装
置２４に接続されている。そして、フレーム間引き部２
２から与えられる表示データが表示データラッチ２３に
保持され、表示データラッチ２３は制御信号に応じて液
晶ディスプレイ装置２４に表示データを送出する。液晶
ディスプレイ装置２４では表示データに基づいて制御信
号のタイミングで液晶パネルの表示画素をＯＮ／ＯＦＦ
して画面表示を行う。The gradation data generating circuit shown is a VRAM1.
1, a latch 12 to 14, a gradation data generator 15, an address generator 16, a controller 17, a display controller 18, a register 19, a multiplexer 20, a pixel thinning unit 21, and a frame thinning unit 22. Thinning section 2
2 is connected to a liquid crystal display device 24 via a display data latch 23. And the frame thinning unit 2
The display data given from No. 2 is held in the display data latch 23, and the display data latch 23 sends the display data to the liquid crystal display device 24 according to the control signal. The liquid crystal display device 24 turns on / off the display pixels of the liquid crystal panel at the timing of the control signal based on the display data.
And display the screen.

【００１９】ＶＲＡＭ１１には重み付けされたデータが
各プレーン毎に分けられて格納されている。ラッチ１２
乃至１４はＶＲＡＭ１１から読み出されたデータを各プ
レーン毎に保持する。階調データ生成部１５では各プレ
ーン毎にラッチ１２乃至１４に保持されたデータに基づ
いて階調データを生成する。アドレス発生部１６はＶＲ
ＡＭ１１の読出アドレスを発生する。制御部１７ではＶ
ＲＡＭ１１の読出制御、間引き制御、及び液晶ディスプ
レイ装置２４の制御を行う。表示制御部１８は間引きを
行う奇数／偶数画素判別信号及びフレーム番号等の制御
信号を出力する。In the VRAM 11, weighted data is stored separately for each plane. Latch 12
Reference numerals 14 to 14 hold the data read from the VRAM 11 for each plane. The gradation data generation unit 15 generates gradation data for each plane based on the data held in the latches 12 to 14. Address generator 16 is VR
The read address of AM11 is generated. In the control unit 17, V
The reading control of the RAM 11, the thinning control, and the liquid crystal display device 24 are controlled. The display controller 18 outputs an odd / even pixel discrimination signal for thinning and a control signal such as a frame number.

【００２０】レジスタ１９はラッチ１９ａ乃至１９ｈを
備えており、このレジスタ１９はＣＰＵバス２５を介し
てＣＰＵ（図示せず）に接続されている。そして、レジ
スタ１９には間引きを行うデータが書き込まれる。具体
的には、ラッチ１９ａには階調８のテーブル設定値が書
き込まれ、ラッチ１９ｂには階調７のテーブル設定値が
書き込まれる。以下同様にしてラッチ１９ｃ乃至１９ｈ
にはそれぞれ階調６乃至１のテーブル設定値が書き込ま
れる。なお、ラッチ１９ａ乃至１９ｈにデータ（テーブ
ル設定値）を書き込むための書き込み信号はＣＰＵから
与えられる。The register 19 includes latches 19a to 19h, and the register 19 is connected to a CPU (not shown) via a CPU bus 25. Then, the data for thinning is written in the register 19. Specifically, the table setting value of gradation 8 is written in the latch 19a, and the table setting value of gradation 7 is written in the latch 19b. Similarly, the latches 19c to 19h
A table setting value of gradations 6 to 1 is written in each. A write signal for writing data (table set value) to the latches 19a to 19h is given from the CPU.

【００２１】各階調におけるテーブル設定値は図２に示
す構成であり、７ビット幅の奇数画素テーブル設定値と
７ビット幅の偶数画素テーブル設定値とは同一のフレー
ム番号において表示画素が同時にＯＮとならないように
設定される。The table setting values for each gradation are as shown in FIG. 2, and the 7-bit width odd pixel table setting value and the 7-bit width even pixel table setting value are simultaneously turned on in the same frame number. It is set so that it does not become.

【００２２】マルチプレクサ部２０ではレジスタ１９か
ら階調１乃至階調８のテーブル設定値を受け、これらテ
ーブル設定値のうち一つを選択して選択テーブル設定値
として送出する。各階調のテーブル設定値は１４ビット
幅であり、つまり、各ラッチ１９ａ乃至１９ｈは１４ビ
ット幅であり、このため、マルチプレクサ部２０は８ｔ
ｏｌのマルチプレクサ１４個で構成されている。The multiplexer unit 20 receives the table setting values of gradation 1 to gradation 8 from the register 19, selects one of these table setting values and sends it as a selection table setting value. The table setting value for each gradation has a 14-bit width, that is, each latch 19a to 19h has a 14-bit width.
It is composed of 14 ol multiplexers.

【００２３】画素間引き部２１では選択テーブル設定値
から奇数画素設定値及び偶数画素設定値のうち一つを選
択画素設定値として選択する。各画素設定値は７ビット
幅であり、このため、画素間引き部２１は２ｔｏｌのマ
ルチプレクサ１個で構成されている。The pixel thinning unit 21 selects one of the odd pixel setting value and the even pixel setting value from the selection table setting values as the selected pixel setting value. Each pixel setting value has a 7-bit width, and therefore the pixel thinning unit 21 is composed of one 2 tol multiplexer.

【００２４】フレーム間引き部２２では選択画素設定値
から１ビット幅のデータを選択して表示データとする。
この表示データは１ビット幅であるので、フレーム間引
き部２２は８ｔｏｌのマルチプレクサ１個で構成されて
いる。The frame thinning section 22 selects data having a 1-bit width from the selected pixel set value and uses it as display data.
Since this display data has a 1-bit width, the frame thinning unit 22 is composed of one 8 tol multiplexer.

【００２５】ＶＲＡＭ１１から読み出されたデータはプ
レーン毎にラッチ１２乃至１４に保持される。ラッチ１
２乃至１３に保持されたデータは階調データ生成部１５
に与えられ、ここで、プレーン３を最上位とし、プレー
ン１を最下位とするデータ構成を有する階調データに変
換される。そして、この階調データ（３ビット幅）はマ
ルチプレクサ部２０に与えられる。The data read from the VRAM 11 is held in the latches 12 to 14 for each plane. Latch 1
The data held in 2 to 13 is the gradation data generation unit 15
Where the plane 3 is the highest level and the plane 1 is the lowest level. Then, this gradation data (3 bit width) is given to the multiplexer unit 20.

【００２６】マルチプレクサ部２０では階調データを選
択信号として階調１乃至階調８のテーブル設定値の奇数
画素設定値及び偶数画素設定値それぞれについて一つを
選択し１４ビット幅の選択テーブル設定値を送出する。The multiplexer unit 20 selects one of the odd pixel setting value and the even pixel setting value of the table setting values of gradation 1 to gradation 8 using the gradation data as a selection signal, and selects the selection table setting value of 14-bit width. Is sent.

【００２７】画素間引き部２１では１ビット幅の奇数／
偶数判別信号によって選択テーブル設定値から奇数画素
設定値及び偶数画素設定値のうち一つを選択して選択画
素設定値として送出する。そして、フレーム間引き部２
２では表示制御部１８から与えられるフレーム番号を選
択信号として選択画素設定値から１ビット幅のデータを
選択して表示データとし、この表示データを表示データ
ラッチ２３に送る。表示データラッチ２３ではこの表示
データを一旦保持した後、制御部１７からの制御信号に
応じて液晶ディスプレイ装置２４に表示データを送出す
る。液晶ディスプレイ装置２４では表示データに基づい
て制御信号のタイミングで液晶パネルの表示画素をＯＮ
／ＯＦＦして画面表示を行う。In the pixel thinning unit 21, an odd number of 1-bit width /
One of the odd pixel setting value and the even pixel setting value is selected from the selection table setting value by the even number determination signal and is transmitted as the selected pixel setting value. And the frame thinning unit 2
In 2, the frame number given from the display control unit 18 is used as a selection signal to select 1-bit width data from the selected pixel setting value as display data, and this display data is sent to the display data latch 23. The display data latch 23 temporarily holds the display data and then sends the display data to the liquid crystal display device 24 in response to a control signal from the control unit 17. In the liquid crystal display device 24, the display pixel of the liquid crystal panel is turned on at the timing of the control signal based on the display data.
/ OFF to display the screen.

【００２８】[0028]

【発明の効果】以上説明したように、本発明では間引き
を行う際表示画面の奇数画素と偶数画素とを判別する判
別信号及びフレーム番号を間引き信号（選択信号）とし
て用いているから、回路規模を小さくでき、その結果、
低コスト化を図ることができる。さらに、ＣＰＵによっ
てその内容（テーブル設定値）が書き替え可能なレジス
タを備えるとともにマルチプレクサを用いて間引き（設
定値の選択）を行っているから、フリッカ及びちらつき
を低減させることができる。As described above, according to the present invention, when the thinning-out is performed, the discrimination signal for discriminating between the odd pixel and the even pixel of the display screen and the frame number are used as the thinning signal (selection signal). Can be made smaller, and as a result,
Cost reduction can be achieved. Further, since the CPU is provided with a register whose contents (table set value) can be rewritten and the multiplexer is used to perform thinning (selection of the set value), flicker and flicker can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明による階調データ生成回路の一実施例を
説明するためのブロック図である。FIG. 1 is a block diagram for explaining an embodiment of a gradation data generation circuit according to the present invention.

【図２】図１に示すレジスタに設定される階調テーブル
設定値の一例を示す図である。FIG. 2 is a diagram showing an example of a gradation table setting value set in a register shown in FIG.

【図３】従来の階調データ生成回路を説明するためのブ
ロック図である。FIG. 3 is a block diagram for explaining a conventional grayscale data generation circuit.

【図４】図３に示す間引き変換部に与えられる入力デー
タの一例を示す図である。FIG. 4 is a diagram showing an example of input data provided to a thinning conversion unit shown in FIG.

【符号の説明】[Explanation of symbols]

１１ ＶＲＡＭ １２〜１４ ラッチ １５ 階調データ生成部 １６ アドレス発生部 １７ 制御部 １８ 表示制御部 １９ レジスタ ２０ マルチプレクサ部 ２１ 画素間引き部 ２２ フレーム間引き部 ２３ 表示データラッチ ２４ 液晶ディスプレイ装置 ２５ ＣＰＵバス 11 VRAM 12 to 14 Latch 15 Grayscale data generation unit 16 Address generation unit 17 Control unit 18 Display control unit 19 Register 20 Multiplexer unit 21 Pixel thinning unit 22 Frame thinning unit 23 Display data latch 24 Liquid crystal display device 25 CPU bus

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 重み付けされたデータに間引き処理を施
してディスプレイ装置に階調表示を行う際に用いられ、
前記重み付けされたデータを格納する記憶手段と、互い
に異なる奇数画素設定値及び偶数画素設定値を備える複
数の階調表示設定値が複数のテーブル設定値として保持
されるレジスタ手段と、前記記憶手段から読み出された
データに基づいて階調データを生成する階調データ生成
手段と、前記階調データに基づいて前記複数のテーブル
設定値のうち一つを選択して選択テーブル設定値とする
第１の選択手段と、奇数画素と偶数画素とを判別する判
別信号を受け該判別信号に応じて前記選択テーブル設定
値から奇数画素設定値及び偶数画素設定値のうち一つを
選択して選択画素設定値とする第２の選択手段と、フレ
ーム番号を規定するフレーム信号を受け該フレーム信号
に応じて前記選択画素から表示データを選択して該表示
データを前記ディスプレイ装置に与える第３の選択手段
とを有することを特徴とする階調データ生成回路。1. Used when performing gradation display on a display device by subjecting weighted data to thinning processing,
Storage means for storing the weighted data; register means for storing a plurality of gradation display setting values having different odd pixel setting values and even pixel setting values as a plurality of table setting values; A gradation data generating unit that generates gradation data based on the read data, and one of the plurality of table setting values based on the gradation data to select a table setting value. Receiving the discrimination signal for discriminating between the odd pixel and the even pixel, and selecting one of the odd pixel setting value and the even pixel setting value from the selection table setting value in accordance with the discrimination signal. Second display means for setting a value, and a frame signal defining a frame number, receiving display data from the selected pixel in accordance with the frame signal and selecting the display data from the display data. Gradation data generating circuit, characterized in that a third selection means for providing a play device. 【請求項２】 請求項１に記載された階調データ生成回
路において、前記レジスタはＣＰＵバスを介してＣＰＵ
に接続され、該ＣＰＵによって前記テーブル設定値が前
記レジスタに格納されるようにしたことを特徴とする階
調データ生成回路。2. The gradation data generating circuit according to claim 1, wherein the register is a CPU via a CPU bus.
A gradation data generation circuit, wherein the table setting value is stored in the register by the CPU. 【請求項３】 請求項２に記載された階調データ生成回
路において、前記記憶手段はＶＲＡＭであることを特徴
とする階調データ生成回路。3. The grayscale data generating circuit according to claim 2, wherein the storage means is a VRAM. 【請求項４】 請求項３に記載された階調データ生成回
路において、前記階調データ生成手段は、前記ＶＲＡＭ
から読み出されたデータをプレーン毎に保持データとし
て保持するラッチ部と、該保持データから前記階調デー
タを生成する階調データ生成部とを有することを特徴と
する階調データ生成回路。4. The gradation data generation circuit according to claim 3, wherein the gradation data generation means is the VRAM.
A gradation data generation circuit comprising: a latch unit that holds the data read from each unit as holding data for each plane; and a gradation data generation unit that generates the gradation data from the held data. 【請求項５】 請求項４に記載された階調データ生成回
路において、前記ＶＲＡＭのデータ読出制御を行うとと
もに前記データ読出制御に応じて前記判別信号及び前記
フレーム信号を生成する制御手段が備えられていること
を特徴とする階調データ生成回路。5. The grayscale data generation circuit according to claim 4, further comprising control means for performing data read control of the VRAM and generating the discrimination signal and the frame signal in accordance with the data read control. And a gradation data generation circuit. 【請求項６】 請求項５に記載された階調データ生成回
路において、前記第１乃至第３の選択手段はそれぞれマ
ルチプレクサで構成されていることを特徴とする階調デ
ータ生成回路。6. The gradation data generating circuit according to claim 5, wherein the first to third selecting means are each composed of a multiplexer.