JPH0783314B2 - Serial data transmission method - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子制御装置を用いたエンジン制御システム
のアナログデジタル（AD）変換器とプロセッサとの間に
おけるシリアルデータ伝送方法に関する。Description: TECHNICAL FIELD The present invention relates to a serial data transmission method between an analog-digital (AD) converter and a processor of an engine control system using an electronic control device.

〔従来の技術〕[Conventional technology]

電子制御装置を用いたエンジン制御システムは第７図に
示す如き構成を有する。この図で10はエンジンのシリン
ダ、12はピストン、14はスロットル弁、16は燃料噴射
弁、18は点火プラグ、20は吸気弁、22は排気弁、24はIS
C（アイドルスピードコントロール）弁、26はスタータ
である。このエンジンを制御するため各種センサが設け
られる。28は吸気温、30は吸入空気量、32はスロットル
開度、34は吸気管圧力、36は水温、38はクラン角、40は
酸素各センサである。42は処理部で入力インタフェース
44を介して各種センサの出力を取込み、AD変換器46でア
ナログ入力をデジタルデータに変換し、プロセッサ48で
処理し、出力インタフェース52を通して点火パルス、
噴射制御パルス、ISC制御パルスなどを出力する。5
0はメモリで、プロセッサ48の処理プログラムを格納す
るROMおよび処理データ等を格納するRAMからなる。An engine control system using an electronic control unit has a structure as shown in FIG. In this figure, 10 is an engine cylinder, 12 is a piston, 14 is a throttle valve, 16 is a fuel injection valve, 18 is a spark plug, 20 is an intake valve, 22 is an exhaust valve, and 24 is an IS.
C (idle speed control) valve, 26 is a starter. Various sensors are provided to control the engine. Reference numeral 28 is an intake air temperature, 30 is an intake air amount, 32 is a throttle opening, 34 is an intake pipe pressure, 36 is a water temperature, 38 is a clan angle, and 40 is an oxygen sensor. 42 is an input interface for the processing unit
The output of various sensors is taken in through 44, the analog input is converted into digital data in the AD converter 46, processed by the processor 48, and the ignition pulse is output through the output interface 52.
Outputs injection control pulse, ISC control pulse, etc. Five
Reference numeral 0 denotes a memory, which includes a ROM that stores a processing program of the processor 48 and a RAM that stores processing data and the like.

AD変換器46は第５図に示す構成を有する。これは各チャ
ンネル、逐次比較型で、a,b,……はその各チャンネルの
アナログ入力（センサ出力）、COMPa,b,……は比較器、
MPXはマルチプレクサ、SARは逐次比較レジスタ、DACは
デジタルアナログ変換器、REGUはDAC等へ一定電圧を供
給するレギュレータ、LATはプロセッサ側からのチャネ
ル選択データCSDを取込むラッチ回路である。The AD converter 46 has the configuration shown in FIG. This is each channel, successive approximation type, a, b, ... are analog input (sensor output) of each channel, COMPa, b, ... are comparators,
MPX is a multiplexer, SAR is a successive approximation register, DAC is a digital-to-analog converter, REGU is a regulator that supplies a constant voltage to the DAC, and LAT is a latch circuit that takes in channel selection data CSD from the processor side.

逐次比較型のAD変換は周知の通りで、最初はレジスタSA
RにMSBが１で残りは０のデータがセットされ、これを受
けてDACはVcc/2を出力し、これが比較器COMPの基準電圧
になる。ラッチにチャネルａを選択するデータが与えら
れると、MPXはCOMPaの出力を取出し、それがＨレベル
（従ってａ＞Vcc/2）ならSARではMSBの次のビットも１
になり、これを受けてDACは3Vcc/4を出力し、これでもC
OMPaの出力がＨならSARの次のビットも１になり、……
という要領でアナログ入力ａに対するデジタル値が逐次
レジスタSARに作成されて行く。最後のビットまでAD変
換が終了するとプロセッサCPUへSARの内容（アナログ入
力のAD変換値）がプロセッサ48へシリアル伝送される。
受信レジスタ54、クロックセレクタ56、クロック制御回
路58、受信終了検出回路60、及び信号線l₁〜l₃はこのシ
リアル伝送のための回路である。The successive approximation type AD conversion is well known, and the register SA
Data of MSB of 1 and the rest of 0 is set in R, and in response to this, the DAC outputs Vcc / 2, which becomes the reference voltage of the comparator COMP. When the data for selecting channel a is given to the latch, MPX takes the output of COMPa, and if it is H level (hence a> Vcc / 2), the next bit of MSB is also 1 in SAR.
In response to this, the DAC outputs 3Vcc / 4, and C
If the output of OMPa is H, the bit next to SAR will also be 1 ...
In this way, a digital value for the analog input a is successively created in the register SAR. When AD conversion is completed up to the last bit, the contents of SAR (AD conversion value of analog input) are serially transmitted to the processor CPU.
The reception register 54, the clock selector 56, the clock control circuit 58, the reception end detection circuit 60, and the signal lines l _{1 to} l ₃ are circuits for this serial transmission.

プロセッサ48は例えば4mSである一定周期でAD変換デー
タを取込み、その各周期毎にチャネル選択データCSDを
出力して取込み対象のチャンネル従ってセンサを指定す
る。このCSDは信号線l₁を通してプロセッサから起動信
号が入るとラッチLATに取込まれ、MPXは該ラッチのCSD
に従ってチャネル選択を行ない、SAR,DAC等はMPXが選択
したチャネルのAD変換動作を開始する。このAD変換に必
要なクロックCLKは信号線l₃を通してプロセッサ側から
送られる。AD変換が終了すると信号線l₂を通して直ち
に、AD変換データのシリアル伝送が開始される。The processor 48 takes in AD conversion data at a constant cycle of, for example, 4 mS, outputs channel selection data CSD at each cycle, and specifies a channel to be taken in according to the sensor. This CSD is taken into the latch LAT when the activation signal is input from the processor through the signal line l ₁ , and MPX is the CSD of the latch.
The channel selection is performed according to, and the SAR, DAC, etc. start the AD conversion operation of the channel selected by MPX. The clock CLK required for this AD conversion is sent from the processor side through the signal line l ₃ . Immediately after AD conversion is completed, serial transmission of AD conversion data is started through the signal line l ₂ .

第６図に示すように信号線l₂は常時Ｈ（ハイ）レベルで
あり、シリアル伝送開始でＬ（ロー）レベルになる。こ
の最初のＬレベルがスタートビットであり、このあとに
所定ビット数一般には８ビットのAD変換データが、その
1,0に応じたH,Lレベルで続く。このH,Lレベルはクロッ
クCLKの立下りに同期しており、その読取り（受信レジ
スタ54への取込み）はクロックCLKの立上りで行なわれ
る。スタートビットはレジスタへは取込まず、従って受
信レジスタ54へは図示のようにデータ８ビットが端から
順次シフトして行く形で取込まれて行く。８ビットのシ
リアル伝送が終わると信号線l₂はＨレベルに戻り、次の
周期のAD変換に備える。As shown in FIG. 6, the signal line l ₂ is always at H (high) level, and becomes L (low) level at the start of serial transmission. This first L level is the start bit, and after this, a predetermined number of bits, generally 8 bits of AD conversion data,
Continue at H and L levels according to 1,0. The H and L levels are synchronized with the falling edge of the clock CLK, and the reading (incorporation into the reception register 54) is performed at the rising edge of the clock CLK. The start bit is not taken into the register, and therefore the receive register 54 is taken in by sequentially shifting 8 bits of data from the end as shown. Of 8-bit serial transmission is finished when the signal line l ₂ is returned to H level, it comprises the AD conversion of the next period.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

AD変換器はデータの分解能が８ビット、10ビット、12ビ
ットなどに種別される。一方、エンジン制御システムの
マイコン（プロセッサ）の受信部のレジスタは８ビット
が主流である。そこで８ビットAD変換器のAD変換データ
は１回のシリアル伝送で済むが、10ビット又は12ビット
のAD変換器のAD変換データは先ず８ビットを送信し、受
信されたことを確認したのち、残りの２ビット又は４ビ
ットを送信するという２段動作になる。これでは制御が
複雑になり、所要時間が大になる。The resolution of the AD converter is classified into 8-bit, 10-bit, 12-bit, etc. On the other hand, the register of the receiving unit of the microcomputer (processor) of the engine control system is mainly 8 bits. Therefore, the AD conversion data of the 8-bit AD converter only needs to be transmitted once, but the AD conversion data of the 10-bit or 12-bit AD converter first transmits 8 bits, and after confirming that it has been received, It is a two-stage operation of transmitting the remaining 2 bits or 4 bits. This complicates control and takes a long time.

本発明はかゝる点を改善し、AD変換器詳しくは選択した
チャネルの所要分解能に応じてシリアル伝送データのビ
ット数を変更し、10ビット、12ビットのAD変換データで
も１回でシリアル伝送可能にし、データ伝送の時間短
縮、汎用性の拡大、伝送誤り防止を図ろうとするもので
ある。The present invention has improved these points and, more specifically, the number of bits of serial transmission data is changed according to the required resolution of the AD converter, that is, the selected channel, so that even 10-bit or 12-bit AD conversion data can be serially transmitted once. This is intended to reduce the time required for data transmission, increase versatility, and prevent transmission errors.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、エンジン制御システムのプロセッサ（48）と
多チャンネルAD変換器（46）との間のシリアルデータ伝
送方法において、AD変換データの最大ビット数を収容で
きる容量の受信レジスタ（54）と、受信ビット数をセッ
トされるレジスタ（54a）と、シリアル伝送されるAD変
換データのビット数を計数するカウンタ（54b）と、該
カウンタの内容と該レジスタの内容との一致検出器（54
c）を用い、AD変換データのシリアル伝送に当っては、
プロセッサが前記レジスタに受信ビット数をセットし、
AD変換器からシリアル伝送されたAD変換データが受信レ
ジスタに該受信ビット数だけ入ったとき生じる前記一致
検出器の出力により該受信レジスタへのデータ取込みを
停止させそして該受信レジスタ内のAD変換データをプロ
セッサへ取込ませることを特徴とするものである。The present invention relates to a serial data transmission method between a processor (48) of an engine control system and a multi-channel AD converter (46), and a reception register (54) having a capacity capable of accommodating the maximum number of bits of AD conversion data, A register (54a) in which the number of received bits is set, a counter (54b) that counts the number of bits of serially transmitted AD conversion data, and a coincidence detector (54) between the contents of the counter and the contents of the register.
When using c) for serial transmission of AD conversion data,
The processor sets the number of received bits in the register,
When the AD conversion data serially transmitted from the AD converter enters the reception register by the number of reception bits, the output of the coincidence detector stops the data acquisition to the reception register and the AD conversion data in the reception register. Is incorporated into the processor.

〔作用〕[Action]

この伝送方式によれば、AD変換器からプロセッサへシリ
アル転送される変換データのビット数を可変にすること
ができ、所望精度（分解能）に合わせたAD変換データの
受取り、該データの受取りの高速化、誤りのない可変ビ
ットデータの受取りが可能になり、エンジン制御システ
ムに用いて甚だ有効である。According to this transmission method, the number of bits of the conversion data serially transferred from the AD converter to the processor can be made variable, the AD conversion data can be received according to the desired accuracy (resolution), and the high-speed reception of the data can be performed. It becomes possible to receive variable bit data without error, and it is very effective for use in an engine control system.

〔実施例〕〔Example〕

第１図は第５図のシリアル伝送信号受信部を拡大して示
す図で、本発明の要部である。本発明ではこの受信レジ
スタ54にシリアル伝送データの予想最大数例えば16ビッ
トの容量を持たせる。このようにすれば16ビットのAD変
換データ（分解能1/65536）まで１回のシリアル伝送で
済ますことができる。またシリアル伝送データのビット
数は可変とし、何ビットのシリアル伝送をするかを指定
することができるようにする。このようにすれば第５図
のチャネルa,cは８ビット、b,dは10ビットでAD変換し
（SAR,DAC等も最大16ビット用にしておく）、それを誤
りなく（終了時点が確実に分ってデータでないものが混
入することなく）シリアル伝送することができる。FIG. 1 is an enlarged view of the serial transmission signal receiving section of FIG. 5, which is a main part of the present invention. In the present invention, the reception register 54 has a capacity of the expected maximum number of serial transmission data, for example, 16 bits. In this way, 16-bit AD conversion data (resolution 1/65536) can be transmitted in a single serial transmission. Also, the number of bits of serial transmission data is variable, and it is possible to specify how many bits serial transmission is to be performed. In this way, the channels a and c in Fig. 5 are AD-converted with 8 bits and b and d with 10-bits (SAR, DAC, etc. are set to 16 bits at the maximum), and they are error-free (the end point is Serial transmission can be performed without any inconvenience that is not known and that is not data.

第２図に受信レジスタ54の詳細を示す。54dはレジスタ
本体であり、これに制御回路54a〜54cが付属する。54a
はプロセッサから受信ビット数をセットされるレジス
タ、54bはスタートビット（第６図）でクロックCLKの計
数を開始するカウンタ、54cは一致検出器（比較器）で
ある。例えば10ビットを受信する場合は、プロセッサCP
Uはレジスタ54aに10をセットする。AD変換器46では指定
されたチャネルのAD変換が終了してレジスタSARの内容
のシリアル伝送に入ると、信号線l₂をＨからＬにし（ス
タートビットを出し）、続いてデータビットをシリアル
に送出する。カウンタ54bはこのスタートビットを検出
するとクロックCLKの計数を開始する。シリアル伝送さ
れてきた各データビットはレジスタ54dに逐次シフトイ
ンされて行き、10ビット入った状態で図示の如くなる
（斜線はデータの入ったレジスタビット）。このとき検
出回路54cでカウンタ54bの内容とレジスタ54aの内容と
の一致がとれ、該検出回路は一致信号Ｓを出力する。こ
の信号Ｓは受信レジスタ54dのデータ取込みを停止させ
（シフトクロックをストップする）、受信レジスタ54d
のデータをデータ格納レジスタ54eへ移し、そしてプロ
セッサCPUへの割込み要求となる。プロセッサCPUはこの
割込みを受付けるとデータ格納レジスタ54eの内容を読
取り、メモリ50（RAM）へストアする。FIG. 2 shows details of the reception register 54. 54d is a main body of the register, to which control circuits 54a to 54c are attached. 54a
Is a register in which the number of received bits is set by the processor, 54b is a counter that starts counting the clock CLK with a start bit (FIG. 6), and 54c is a coincidence detector (comparator). For example, to receive 10 bits, the processor CP
U sets 10 in register 54a. In the AD converter 46, when the AD conversion of the designated channel is completed and the serial transmission of the contents of the register SAR is started, the signal line l ₂ is changed from H to L (start bit is output), and then the data bit is serialized. Send out. When the counter 54b detects this start bit, it starts counting the clock CLK. Each data bit transmitted serially is sequentially shifted into the register 54d, and as shown in the figure with 10 bits (hatched line is a register bit containing data). At this time, the detection circuit 54c matches the content of the counter 54b with the content of the register 54a, and the detection circuit outputs a coincidence signal S. This signal S stops the data acquisition of the receiving register 54d (stops the shift clock), and the receiving register 54d
Data is transferred to the data storage register 54e, and an interrupt request is sent to the processor CPU. When the processor CPU receives this interrupt, it reads the content of the data storage register 54e and stores it in the memory 50 (RAM).

なお第１図のクロック制御回路58はクロックCLKをAD変
換器46、受信レジスタ54および受信終了検出回路60（第
２図の54c）へ送り、クロックセレクタ56はこのクロッ
クの選択を行なう。The clock control circuit 58 in FIG. 1 sends the clock CLK to the AD converter 46, the reception register 54 and the reception end detection circuit 60 (54c in FIG. 2), and the clock selector 56 selects this clock.

第３図および第４図に上記の処理要領をフローチャート
で示す。第３図はAD変換部で、受信ビット数指定、クロ
ックタイミング指定（クロック選択）、データ格納レジ
スタ54eのクリア、割込みフラグクリアなどの初期化を
行ない、その後4mS毎にAD変換チャネルセット（CSD発
行）、AD入力ビット数セット（第２図で説明した受信ビ
ット数のセット）、AD変換スタート（l₁をＨから一時的
にＬにする）を行ない、これを繰り返す。第４図は割込
処理で、前記割込みが上ると変換チャネル（前記のCS
D）を読取り、データ格納レジスタ54eから読出したデー
タを該変換チャネルに応じたレジスタ（RAM領域）へセ
ーブする。FIG. 3 and FIG. 4 show a flowchart of the above processing procedure. Fig. 3 shows the AD converter, which performs initialization such as the number of received bits, clock timing (clock selection), data storage register 54e clear, interrupt flag clear, etc., then AD conversion channel set (CSD issuance every 4 mS. ), AD input bit number set (received bit number set described in FIG. 2), AD conversion start (l ₁ is temporarily changed from H to L), and this is repeated. Figure 4 shows the interrupt processing. When the above interrupt occurs, the conversion channel (the above-mentioned CS
D) is read and the data read from the data storage register 54e is saved in the register (RAM area) corresponding to the conversion channel.

AD変換データのビット数は多い程分解能が上る（８ビッ
トなら分解能は1/256、10ビットなら分解能は1/1024）
が、エンジン制御上それ程高い分解能を必要としないも
の、必要とするものなど種々ある。そしてそれ程高い分
解能を必要としないものまで多ビットシリアル伝送をす
るのは無意味であり、伝送時間の無駄もある。この点本
発明ではどのチャネルはどの分解能でと指定でき、効率
的なデータ伝送が可能になる。なお受信ビット数はAD変
換器へも送って、そのビット数でAD変換を中止させ、直
ちにシリアル伝送に入らせることも可能である。The higher the number of bits of AD conversion data, the higher the resolution will be. (If it is 8 bits, the resolution is 1/256, and if it is 10 bits, the resolution is 1/1024).
However, there are various types such as those that do not require so high resolution in engine control and those that do. Then, it is meaningless to perform multi-bit serial transmission up to those which do not require such high resolution, and there is a waste of transmission time. In this respect, in the present invention, which channel can be designated with which resolution, and efficient data transmission becomes possible. It is also possible to send the received bit number to the AD converter, stop the AD conversion at that bit number, and immediately start serial transmission.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明によれば、AD変換器からプロ
セッサへシリアル転送される変換データのビット数を可
変にすることができ、所望精度（分解能）に合わせたAD
変換データの受取り、該データの受取りの高速化、誤り
のない可変ビットデータの受取りが可能になり、エンジ
ン制御システムに用いて甚だ有効である。As described above, according to the present invention, the number of bits of conversion data serially transferred from the AD converter to the processor can be made variable, and the AD matching the desired accuracy (resolution) can be obtained.
It becomes possible to receive converted data, speed up the reception of the data, and receive variable bit data without error, which is very effective for use in an engine control system.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の要部のブロック図、 第２図は第１図の要部の説明図、 第３図及び第４図は処理要領を示す流れ図、 第５図はAD変換器とプロセッサ部のブロック図、 第６図はシリアルデータ伝送を説明するタイムチャー
ト、 第７図はエンジン制御システムの説明図である。FIG. 1 is a block diagram of an essential part of the present invention, FIG. 2 is an explanatory diagram of an essential part of FIG. 1, FIGS. 3 and 4 are flowcharts showing a processing procedure, and FIG. 5 is an AD converter and a processor. FIG. 6 is a time chart explaining serial data transmission, and FIG. 7 is an explanatory view of an engine control system.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】エンジン制御システムのプロセッサ（48）
と多チャンネルAD変換器（46）との間のシリアルデータ
伝送方法において、 AD変換データの最大ビット数を収容できる容量の受信レ
ジスタ（54）と、受信ビット数をセットされるレジスタ
（54a）と、シリアル伝送されるAD変換データのビット
数を計数するカウンタ（54b）と、該カウンタの内容と
該レジスタの内容との一致検出器（54c）を用い、 AD変換データのシリアル伝送に当っては、プロセッサが
前記レジスタに受信ビット数をセットし、AD変換器から
シリアル伝送されたAD変換データが受信レジスタに該受
信ビット数だけ入ったとき生じる前記一致検出器の出力
により該受信レジスタへのデータ取込みを停止させそし
て該受信レジスタ内のAD変換データをプロセッサへ取込
ませることを特徴とするシリアルデータ伝送方法。1. A processor (48) for an engine control system.
In a serial data transmission method between a multichannel AD converter (46) and a multi-channel AD converter (46), a reception register (54) having a capacity capable of accommodating the maximum number of bits of AD conversion data and a register (54a) for setting the number of reception bits , A counter (54b) that counts the number of bits of serially transmitted AD conversion data and a coincidence detector (54c) between the contents of the counter and the contents of the register are used to serially transmit the AD conversion data. , The processor sets the number of received bits in the register, and when the AD converted data serially transmitted from the AD converter enters the received register by the number of received bits, the data to the receiving register is output by the coincidence detector. A serial data transmission method characterized in that the acquisition is stopped and the AD conversion data in the reception register is acquired by the processor.