JPH0783064B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH0783064B2 JPH0783064B2 JP571085A JP571085A JPH0783064B2 JP H0783064 B2 JPH0783064 B2 JP H0783064B2 JP 571085 A JP571085 A JP 571085A JP 571085 A JP571085 A JP 571085A JP H0783064 B2 JPH0783064 B2 JP H0783064B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- concentration
- semiconductor
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 38
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical group NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 15
- 239000000872 buffer Substances 0.000 description 13
- 239000000969 carrier Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
EPROM（エレクトリカリ・プログラマブル・リード・オ
ンリー・メモリ）に利用して有効な技術に関するもので
ある。Description: TECHNICAL FIELD The present invention relates to a semiconductor memory device.
It is related to technology effectively used for EPROM (Electrical Programmable Read Only Memory).
FAMOS（フローティングゲート・アバランシェインジェ
クションMOS）トランジスタを記憶素子としたEPROM装置
が公知である（例えば、特開昭54−152933号公報参
照）。An EPROM device using a FAMOS (floating gate avalanche injection MOS) transistor as a memory element is known (for example, see Japanese Patent Laid-Open No. 54-152933).
FAMOSトランジスタにあっては、チャンネル方向の電界
強度のピーク位置は、周知のようにドレイン近傍に存在
する（MOSFETも同様）。これによって、書き込み動作に
必要なホットキャリアは、このドレイン近傍で多数発生
する。しかしながら、チャンネルに垂直方向、言い換え
るならば、ゲート電極に向かう方向における電界強度の
ピーク位置は、ソース近傍に存在する。したがって、ホ
ットキャリアのフローティングゲートへの注入効率が悪
くなる。このため、従来のFAMOSトランジスタにあって
は、その書き込みのために、約12Vのような比較的高い
書き込み電圧Vpp用いている。In the FAMOS transistor, the peak position of the electric field strength in the channel direction exists near the drain as is well known (the same applies to the MOSFET). As a result, many hot carriers required for the write operation are generated near the drain. However, the peak position of the electric field strength in the direction perpendicular to the channel, in other words, in the direction toward the gate electrode exists near the source. Therefore, the injection efficiency of hot carriers into the floating gate becomes poor. Therefore, in the conventional FAMOS transistor, a relatively high write voltage Vpp of about 12V is used for writing.
また、読み出しに際しては、約5Vのような比較的低い電
圧によってもドレイン近傍におけるチャンネル方向の電
界強度が比較的高くなり、ホットキャリアが発生する。
このホットキャリアは、その読み出し動作の度にフロー
ティングゲートに注入される。これによって、比較的長
い時間の経過の後に、FAMOSトランジスタに誤書き込み
が行われてしまう。そこで、読み出し動作状態における
FAMOSトランジスタのドレイン（データ線）は、バイア
ス回路によって約１〜2Vのような低い電圧に制限され
る。このような低いドレイン電圧のもとでは、FAMOSト
ランジスタは、小さな電流しか流すことができず、読み
出し動作を遅くする原因になっている。Further, at the time of reading, the electric field strength in the channel direction near the drain becomes relatively high even with a relatively low voltage of about 5 V, and hot carriers are generated.
The hot carriers are injected into the floating gate every read operation. As a result, the FAMOS transistor is erroneously written after a relatively long time has elapsed. Therefore, in the read operation state
The drain (data line) of the FAMOS transistor is limited to a low voltage such as about 1 to 2 V by the bias circuit. Under such a low drain voltage, the FAMOS transistor can only pass a small current, which causes the read operation to be delayed.
この発明の目的は、高速動作化を図った半導体記憶装置
を提供することにある。An object of the present invention is to provide a semiconductor memory device which has a high speed operation.
この発明の他の目的は、単一電源化を図った半導体記憶
装置を提供することにある。Another object of the present invention is to provide a semiconductor memory device with a single power supply.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の前記および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the foregoing and accompanying drawings of this specification.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ線側に結合されるFAMOSトランジスタにおけるゲー
ト電極近傍下のソース又はドレイン領域を低濃度とし
て、この半導体領域をソースとして作用させて書き込み
動作を行い、ドレインとして作用させて読み出しを行う
ようにするものである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, the source or drain region under the gate electrode of the FAMOS transistor coupled to the data line side is made to have a low concentration, and this semiconductor region is made to act as a source to perform a write operation, and the semiconductor region is acted as a drain to perform a read operation. To do.
第１図には、この発明に係るEPROMのメモリアレイ部の
一実施例の回路図が示されている。この実施例EPROM装
置は、図示しない外部端子から供給されるX,Yアドレス
信号を受けるアドレスバッファを通して形成された相補
アドレス信号がアドレスデコーダDCRに供給される。同
図では、アドレスバッファとアドレスデコーダとが同じ
回路ブロックXADB・DCR,YADB・DCRとしてそれぞれ示さ
れている。上記アドレスバッファXADB,YADBは、図示し
ない外部端子から供給されたアドレス信号と同相の内部
アドレス信号と逆相のアドレス信号とからなる相補アド
レス信号を形成する。アドレスデコーダDCR（Ｘ）は、
その相補アドレス信号に従ったメモリアレイＭ−ARYの
ワード線Ｗの選択信号を形成する。アドレスデコーダDC
R（Ｙ）は、その相補アドレス信号に従ったメモリアレ
イＭ−ARYのデータ線Ｄの選択信号を形成する。すなわ
ち、上記アドレスデコーダDCR（Ｙ）の出力信号は、各
データ線Ｄ〜Dnと共通データ線CDとの間に設けられたカ
ラムスイッチ回路を構成するMOSFETQ7〜Q9のゲートに供
給される。FIG. 1 shows a circuit diagram of an embodiment of a memory array portion of an EPROM according to the present invention. In the EPROM device of this embodiment, a complementary address signal formed through an address buffer receiving an X, Y address signal supplied from an external terminal (not shown) is supplied to the address decoder DCR. In the figure, the address buffer and the address decoder are shown as the same circuit blocks XADB / DCR and YADB / DCR, respectively. The address buffers XADB and YADB form a complementary address signal including an internal address signal having the same phase as the address signal supplied from an external terminal (not shown) and an address signal having the opposite phase. The address decoder DCR (X) is
A selection signal for the word line W of the memory array M-ARY is formed according to the complementary address signal. Address decoder DC
R (Y) forms a selection signal for the data line D of the memory array M-ARY according to the complementary address signal. That is, the output signal of the address decoder DCR (Y) is supplied to the gates of the MOSFETs Q7 to Q9 forming the column switch circuit provided between the data lines D to Dn and the common data line CD.
上記メモリアレイＭ−ARYは、その代表として示されて
いる複数のFAMOSトランジスタ（不揮発性メモリ素子・
・MOSFTEQ1〜Q6）と、ワード線W1,W2及びデータ線D1〜D
nとにより構成されている。上記メモリアレイＭ−ARYに
おいて、同じ行に配置されたFAMOSトランジスタQ1〜Q3
（Q4〜Q6）のコントロールゲートは、それぞれ対応する
ワード線W1（W2）に接続され、同じ列に配置されたFAMO
SトランジスタQ1,Q4〜Q3,Q6のソース又はドレインは、
それぞれ対応するデータ線D1〜Dnに接続されている。上
記FAMOSトランジスタQ1〜Q6は、書き込み効率と読み出
し速度を向上させるため、後述するようにデータ線側に
結合される半導体領域は、そのゲート近傍下において低
濃度にされる。上記FAMOSトランジスタの他方のソース
又はドレインは、共通ソース，ドレイン線CSDに結合さ
れる。The memory array M-ARY has a plurality of FAMOS transistors (non-volatile memory element
・ MOSFTEQ1 to Q6) and word lines W1 and W2 and data lines D1 to D
It is composed of n and. FAMOS transistors Q1 to Q3 arranged in the same row in the memory array M-ARY
The control gates of (Q4 to Q6) are connected to the corresponding word lines W1 (W2), and FAMOs are arranged in the same column.
The sources or drains of the S transistors Q1, Q4 to Q3, Q6 are
They are connected to the corresponding data lines D1 to Dn. In order to improve the writing efficiency and the reading speed of the FAMOS transistors Q1 to Q6, the semiconductor region coupled to the data line side is made to have a low concentration under the vicinity of its gate, as described later. The other source or drain of the FAMOS transistor is coupled to the common source / drain line CSD.
この実施例では、書き込み動作と読み出し動作とではFA
MOSトランジスタに流れる電流方向を逆転させるため、
上記データ線D1〜Dnと共通ソース，ドレイン線CSDに
は、次のバイアス回路が付加される。すなわち、各デー
タ線D1〜Dnには、特に制限されないが、高抵抗R1〜R3を
介してインバータ回路IV2の出力電圧が供給される。ま
た、共通ソース，ドレイン線CSDには、インバータ回路I
V1の出力電圧が供給される。上記インバータ回路IV1,IV
2の入力には、外部端子から供給され、書き込み動作の
時にロウレベルにされるプログラム制御信号が供
給される。In this embodiment, the FA is different between the write operation and the read operation.
To reverse the direction of the current flowing through the MOS transistor,
The following bias circuit is added to the data lines D1 to Dn and the common source / drain line CSD. That is, the output voltage of the inverter circuit IV2 is supplied to the data lines D1 to Dn via the high resistances R1 to R3, although not particularly limited thereto. In addition, an inverter circuit I is connected to the common source / drain line CSD.
The output voltage of V1 is supplied. Inverter circuits IV1 and IV above
A program control signal, which is supplied from an external terminal and is set to a low level during a write operation, is supplied to the input of 2.
上記共通データ線CDは、一方において外部端子I/Oから
入力される書込み信号を受ける書込み用のデータ入力バ
ッファDIBの出力端子に接続される。上記共通データ線C
Dは、他方においてセンスアンプを含むデータ出力バッ
ファDOBの入力端子に接続される。このデータ出力バッ
ファDOBの出力端子は、上記外部端子I/Oに接続される。
なお、上記データ入力バッファDIBは、書き込み動作の
時に、論理“0"書き込みの時、言い換えるならば、FAMO
Sトランジスタのフローティングゲートにキャリアを注
入する時、ロウレベル（回路の接地電位）を出力する。The common data line CD is connected to the output terminal of the data input buffer DIB for writing which receives the write signal input from the external terminal I / O on the one hand. Common data line C above
On the other hand, D is connected to the input terminal of the data output buffer DOB including the sense amplifier. The output terminal of the data output buffer DOB is connected to the external terminal I / O.
It should be noted that the data input buffer DIB is used to write a logic "0" during a write operation, in other words, FAMO.
When injecting carriers into the floating gate of the S transistor, it outputs low level (ground potential of the circuit).
制御回路CONTは、外部端子から供給されたプログラム信
号、アウトプットイネーブル信号及びチップ
選択信号とを受けて、内部回路の動作に必要な制御
信号を形成する。The control circuit CONT receives the program signal, the output enable signal and the chip selection signal supplied from the external terminal, and forms a control signal necessary for the operation of the internal circuit.
例えば、書き込み動作の時には、プログラム制御信号
のロウレベルにより、インバータ回路IV1とIV2の出
力は、電源電圧のようなハイレベル（約5V）にされる。
これによって、共通ソース，ドレイン線CSDは、電源電
圧のようなハイレベルにされる。また、論理“0"書き込
みの時には、データ入力バッファDIBは、ロウレベルの
書き込み信号を送出する。したがって、選択されたFAMO
Sトランジスタのコントロールゲートはワード線の選択
動作によってハイレベルにされる。また、選択されたデ
ータ線は、データ入力バッファDIBのロウレベルにより
ロウレベルにされ、非選択のデータ線は高抵抗によりハ
イレベルにされる。For example, at the time of a write operation, the outputs of the inverter circuits IV1 and IV2 are set to a high level (about 5V) like the power supply voltage due to the low level of the program control signal.
As a result, the common source / drain line CSD is set to a high level like the power supply voltage. Further, at the time of writing a logical "0", the data input buffer DIB sends out a low level write signal. Therefore, the selected FAMO
The control gate of the S transistor is set to high level by the selection operation of the word line. Further, the selected data line is set to the low level by the low level of the data input buffer DIB, and the non-selected data line is set to the high level by the high resistance.
したがって、選択されたFAMOSトランジスタにおいて
は、データ側に結合された半導体領域はソースとして作
用させられ、共通ソース，ドレイン線CSD側に結合され
た半導体領域はドレインとして作用させられる。したが
って、この実施例のFAMOSトランジスタは、公知のEPROM
における書き込み動作に対して逆方向に書き込み電流が
流されることになる。Therefore, in the selected FAMOS transistor, the semiconductor region coupled to the data side acts as a source, and the semiconductor region coupled to the common source / drain line CSD side acts as a drain. Therefore, the FAMOS transistor of this embodiment is a well-known EPROM.
A write current will flow in the opposite direction to the write operation in.
また、読み出し動作の時には、プログラム制御信号
のハイレベルにより、インバータ回路IV1とIV2の出力
は、回路の接地電位のようなロウレベルにされる。これ
によって、共通ソース，ドレイン線CSDは、回路の接地
電位のようなロウレベルにされる。選択されたデータ線
は、データ出力バッファDOBに含まれるセンスアンプか
ら比較的高い電圧によって形成される読み出し動作のた
めの電流が供給される。したがって、選択されたFAMOS
トランジスタにおいては、上記書き込み動作の場合と逆
に、データ側に結合された半導体領域はドレインとして
作用させられ、共通ソース，ドレイン線CSD側に結合さ
れた半導体領域はソースとして作用させられる。したが
って、この実施例のFAMOSトランジスタは、公知のEPROM
における読み出し動作と同様な方向に読み出し電流が流
されることになる。Further, during the read operation, the outputs of the inverter circuits IV1 and IV2 are set to the low level like the ground potential of the circuit due to the high level of the program control signal. As a result, the common source / drain line CSD is set to the low level like the ground potential of the circuit. The selected data line is supplied with a current for a read operation formed by a relatively high voltage from a sense amplifier included in the data output buffer DOB. Therefore, the selected FAMOS
In the transistor, contrary to the case of the write operation, the semiconductor region coupled to the data side acts as a drain, and the semiconductor region coupled to the common source / drain line CSD side acts as a source. Therefore, the FAMOS transistor of this embodiment is a well-known EPROM.
The read current will flow in the same direction as the read operation in.
第２図には、上記FAMOSトランジスタの一実施例を示す
概略構造断面図が示されている。FIG. 2 is a schematic structural sectional view showing an embodiment of the FAMOS transistor.
この実施例では、書き込み効率の向上と読み出し動作の
高速化を図るため、データ線側に接続されるソース又は
ドレイン領域は、LDDと類似の構造にされる。すなわ
ち、ゲート（5,3）近傍下の半導体領域は、後述するよ
うにゲートの側壁を利用して形成された低濃度（n-）領
域6aと、高濃度（n+）領域７とにより構成される。一
方、共通ソース，ドレイン線CSDに接続される半導体領
域は、上記ゲート近傍下の半導体領域は、中濃度（ｎ）
領域6bと高濃度（n+）領域７とにより構成される。In this embodiment, the source or drain region connected to the data line side has a structure similar to that of the LDD in order to improve the write efficiency and speed up the read operation. That is, the semiconductor region under the vicinity of the gates (5, 3) is composed of a low-concentration (n − ) region 6a and a high-concentration (n + ) region 7 formed by utilizing the side wall of the gate as described later. To be done. On the other hand, the semiconductor region connected to the common source / drain line CSD has a medium concentration (n) in the semiconductor region below the gate.
The region 6b and the high concentration (n + ) region 7 are formed.
なお、同図において、半導体基板（Ｐ−SUB）１、ゲー
ト絶縁膜２、フローティングゲート３、ゲート間絶縁膜
４及びコントロールゲート５は、公知のFAMOSトランジ
スタと同様であるのでその説明を省略する。In the figure, the semiconductor substrate (P-SUB) 1, the gate insulating film 2, the floating gate 3, the inter-gate insulating film 4 and the control gate 5 are the same as those of a known FAMOS transistor, and therefore their explanations are omitted.
この実施例のような構造のFAMOSトランジスタにあって
は、チャンネル方向と電界強度の関係は、第３図に示す
ような特性にされる。すなわち、書き込み動作におい
て、低濃度（n-）領域側をソースとして作用させた場
合、チャンネル方向の電界強度特性は、同図に実線Xaで
示すように、右側（ドレイン側）に低いピークと左側
（ソース側）に高いピークを生じる。これは、上記低濃
度（n-）における大きな電圧降下によって、ソース側で
大きな電圧差が生じるためである。一方、チャンネルに
対して垂直方向の電界強度は、同図に実線Ｙで示すよう
に、コントロールゲート５に供給されるハイレベルと、
ソースに供給されるロウレベルとにより、ソース側にお
いて高くされる。これにより、上記ソース側におけるチ
ャンネル方向の高電界により発生した多数のホットキャ
リアは、その付近の強い電界により高効率でフローティ
ングゲートにアバランシェ注入される。これにより、約
5Vのような比較的低い書き込み電圧（共通ソース，ドレ
イン線CSDの電圧）によっても十分に書き込みを行うこ
とができる。すなわち、同図に点線Xbに示した従来のFA
MOSトランジスタの特性のように、チャンネル方向にお
ける電解強度のピークと、垂直方向における電界強度の
ピークの不一致による低い書き込み効率を補うために、
約12Vのような高い書き込み電圧Vppが不要になる。In the FAMOS transistor having the structure as in this embodiment, the relationship between the channel direction and the electric field strength has the characteristics shown in FIG. That is, in the write operation, when the low-concentration (n − ) region side is made to act as the source, the electric field strength characteristics in the channel direction show a low peak and a left side on the right side (drain side) as shown by the solid line Xa in the figure. A high peak appears on the (source side). This is because a large voltage drop at the low concentration (n − ) causes a large voltage difference on the source side. On the other hand, the electric field strength in the direction perpendicular to the channel is, as shown by the solid line Y in the figure, the high level supplied to the control gate 5,
It is raised on the source side due to the low level supplied to the source. Thereby, a large number of hot carriers generated by the high electric field in the channel direction on the source side are highly efficiently avalanche-injected into the floating gate due to the strong electric field in the vicinity thereof. This gives
Writing can be sufficiently performed even with a relatively low writing voltage such as 5V (voltage of the common source / drain line CSD). That is, the conventional FA shown by the dotted line Xb in FIG.
In order to compensate for the low writing efficiency due to the mismatch between the peak of the electrolytic strength in the channel direction and the peak of the electric field strength in the vertical direction, like the characteristics of the MOS transistor,
A high write voltage Vpp of about 12V is unnecessary.
読み出し動作の時には、低濃度（n-）領域側をドレイン
として作用させ、中濃度（ｎ）領域側をソースとして作
用させる。これにより、上記低濃度（n-）領域6aの存在
によって、公知のLDD構造のMOSFETと同様に、チャンネ
ル方向の電界を小さくできるとともに、垂直方向の電界
が強いソース付近では、上記中濃度の半導体領域を配置
することによりチャンネル方向の電界を小さくできる。
これにより、ドレイン電圧を比較的高い電圧としても、
従来のFAMOSトランジスタのように誤書き込みが生じる
虞れがない。During the read operation, the low-concentration (n − ) region side acts as a drain, and the medium-concentration (n) region side acts as a source. As a result, due to the existence of the low-concentration (n − ) region 6a, the electric field in the channel direction can be reduced as in the case of the known LDD structure MOSFET, and the medium-concentration semiconductor in the vicinity of the source in which the vertical electric field is strong is By arranging the regions, the electric field in the channel direction can be reduced.
This makes the drain voltage relatively high,
There is no risk of erroneous writing as in conventional FAMOS transistors.
上記読みし時のFAMOSトランジスタに供給するドレイン
電圧、言い換えるならば、データ線の電位を高くできる
ことと、この時にソースとして作用する半導体領域は、
中濃度（ｎ）の領域6bが配置されることによって、コン
ダクタンス特性の低下を少なくできる。これによって、
高速読み出しを実現できる。The drain voltage supplied to the FAMOS transistor at the time of reading, in other words, the potential of the data line can be increased, and the semiconductor region acting as the source at this time is
By disposing the region 6b having the medium concentration (n), it is possible to reduce deterioration of the conductance characteristic. by this,
High-speed reading can be realized.
なお、半導体領域6a,6b及び７における各不純物濃度
は、特に制限されないが、低濃度（n-）は約1.0×1012/
cm2、中濃度（ｎ）は約1.0×1013/cm2、高濃度（n+）は
約1.0×1015/cm2〜1.0×1016/cm2程度とするのがよい。The concentration of each impurity in the semiconductor regions 6a, 6b and 7 is not particularly limited, but the low concentration (n − ) is about 1.0 × 10 12 /
It is preferable that the cm 2 medium concentration (n) is about 1.0 × 10 13 / cm 2 , and the high concentration (n + ) is about 1.0 × 10 15 / cm 2 to 1.0 × 10 16 / cm 2 .
第４図には、上記FAMOSトランジスタの製造方法の一実
施例を示す工程概略断面図が示されている。FIG. 4 is a schematic sectional view showing steps of an embodiment of the FAMOS transistor manufacturing method.
第４図（Ａ）に示すように、半導体基板１上に厚いフィ
ールド絶縁膜を形成し、その素子形成領域にゲート絶縁
膜２を形成する。このゲート絶縁膜２の上には、フロー
ティングゲート３と、このフローティングゲート３の上
には層間絶縁膜４を介してコントロールゲート５を形成
する。この状態において、上記ゲートとフィールド絶縁
膜をマスクとして、低濃度（n-）の半導体領域6a、6a′
を形成するための不純物、例えばイオン打ち込み法によ
りリンを注入する。As shown in FIG. 4A, a thick field insulating film is formed on the semiconductor substrate 1, and the gate insulating film 2 is formed in the element forming region. A floating gate 3 is formed on the gate insulating film 2, and a control gate 5 is formed on the floating gate 3 via an interlayer insulating film 4. In this state, as a mask the gate and the field insulating film, a low concentration (n -) semiconductor regions 6a, 6a '
Impurities for forming a layer, for example, phosphorus is implanted by an ion implantation method.
第４図（Ｂ）に示すように、一方のソース、ドレイン領
域の表面に、マスク８を形成する。このマスク８を設け
ることによって、他方のソース，ドレイン領域を前記中
濃度（ｎ）の領域6bにするため、上記同様にして追加の
不純物を行う。第４図（Ｃ）に示すように、上記マスク
８を除去し、上記導入した不純物の引延し拡散を行う。
そして、上記半導体基板の前面に、公知のCVD法によ
り、シリコン酸化物を堆積した後、異方向エッチングを
行う。これにより、ゲート電極の側面に側壁９を形成す
る。As shown in FIG. 4B, a mask 8 is formed on the surface of one of the source and drain regions. By providing this mask 8, the other source / drain region is made to have the region 6b of the medium concentration (n), so that additional impurities are added in the same manner as described above. As shown in FIG. 4 (C), the mask 8 is removed, and the introduced impurities are spread and diffused.
Then, silicon oxide is deposited on the front surface of the semiconductor substrate by a known CVD method, and then anisotropic etching is performed. As a result, the side wall 9 is formed on the side surface of the gate electrode.
第４図（Ｄ）に示すように、上記ゲート電極とフィール
ド絶縁膜をマスクとして、例えばイオン打ち込み法によ
り、高濃度（n+）の半導体領域７を形成するための不純
物、例えばヒ素を注入して、これの引延し拡散を行う。
この後、コンククト穴開や配線を施して上記メモリアレ
イMARYを形成するものである。As shown in FIG. 4D, using the gate electrode and the field insulating film as a mask, impurities such as arsenic for forming the high-concentration (n + ) semiconductor region 7 are implanted by, for example, an ion implantation method. Then, it spreads and spreads it.
Then, a contact hole is formed and wiring is performed to form the memory array MARY.
上記のような製造方法によってFAMOSトランジスタを形
成するので、前記共通ソース，ドレイン線CSDに結合さ
れる半導体領域のチャンネルに接するゲート電極近傍下
には、中濃度の半導体領域6bが形成されるが、これを高
濃度にするものであってもよい。Since the FAMOS transistor is formed by the above-described manufacturing method, a medium-concentration semiconductor region 6b is formed below the gate electrode in contact with the channel of the semiconductor region coupled to the common source / drain line CSD. It may be a high concentration.
（１）データ線に結合されるソース，ドレイン領域とし
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、書き込み動作の時に
は、これをソースとして作用させることによって、その
ソース付近でチャンネル方向の電界強度を強くできる。
これにより、ソース付近で発生した多数のホットキャリ
アは、ソース付近の強い電界によりフローティングゲー
トに効率良く注入できる。したがって、比較的低い書き
込み電圧のもとでも、高速に効率の良い書き込み動作を
実現できるという効果が得られる。(1) As a source / drain region coupled to a data line, a low-concentration semiconductor region is provided in a portion in contact with a channel below a gate electrode, and at the time of a write operation, this acts as a source so that the source The electric field strength in the channel direction can be increased in the vicinity.
As a result, a large number of hot carriers generated near the source can be efficiently injected into the floating gate due to the strong electric field near the source. Therefore, there is an effect that a high-speed and efficient write operation can be realized even under a relatively low write voltage.
（２）上記（１）により、書き込み動作の電圧と読み出
し動作の電圧を同じくすることかできるから、単一電源
化を図ることができるという効果が得られる。(2) According to the above (1), since the voltage for the write operation and the voltage for the read operation can be made the same, the effect that a single power supply can be achieved can be obtained.
（３）上記単一電源化によって、外部端子の削減を図る
ことができるとともに、ライターの簡素化が量られ、例
えば、１チップのマイクロコンピュータに内蔵する記憶
装置としても利用することができるという効果が得られ
る。なお、マイクロコンピュータの内蔵の記憶装置とし
て利用した場合には、マイクロコンピュータを作動させ
るプログラムの電気的な書き込みが可能になるから、使
い易いマイクロコンピュータを得ることができるという
効果が得られる。(3) With the single power supply, the number of external terminals can be reduced, the writer can be simplified, and the device can be used as a storage device incorporated in a one-chip microcomputer, for example. Is obtained. When used as a built-in storage device of a microcomputer, a program for operating the microcomputer can be electrically written, so that an easy-to-use microcomputer can be obtained.
（４）データ線に結合されるソース，ドレイン領域とし
て、ゲート電極近傍下のチャンネルと接する部分に低濃
度の半導体領域を設けるとともに、読み出し動作の時に
は、これをドレインして作用させることによって、ドレ
ンイ近傍でのホットキャリアの発生を抑えるととも、ゲ
ート方向に強い電界が生じるソース側ではその半導体濃
度を比較的高いままとしてホットキャリアの発生を抑え
ることができる。これにより、読み出し時における後書
き込みの虞れが無くなるから、データ線の電圧を比較的
高い電圧にして比較的大きな読み出し電流を流すことが
できるから、読み出し動作の高速化を図ることができる
という効果が得られる。(4) As a source / drain region coupled to the data line, a low-concentration semiconductor region is provided in a portion in contact with the channel below the gate electrode, and the drain region is acted as a drain during a read operation, so that a drain drain is formed. In addition to suppressing the generation of hot carriers in the vicinity, the generation of hot carriers can be suppressed by keeping the semiconductor concentration relatively high on the source side where a strong electric field is generated in the gate direction. This eliminates the possibility of post-writing at the time of reading, so that the voltage of the data line can be set to a relatively high voltage and a relatively large read current can be made to flow, so that the read operation can be speeded up. Is obtained.
以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、第１図において、データ線と電源電圧
との間に、負荷MOSFETを設けて、書き込み動作の時には
これをオン状態にして、非選択のデータ線をハイレベル
にさせるものとし、読み出し動作の時にはこれらの負荷
MOSFETをオフ状態にさせるものとしてもよい。さらに、
書き込み動作に必要な電流供給を行うため、ワード線方
向に配置されたFAMOSトランジスタにおける共通ソー
ス，ドレイン線毎に選択的にハイレベルとロウレベルを
供給するインバータ回路を設けるものであって良く、メ
モリアレイMARYを複数ブロックに分割して、上記インバ
ータ回路を設けるものであってもよい。また、外部端子
から供給される電圧によって、上記共通ソース，ドレイ
ン線の電圧が決められるようにするものであってもよ
い。上記構造のFAMOSトランジスタを形成する製造方法
は、何であってもよい。また、メモリアレイＭ−ARYや
他の周辺回路は、種々の実施形態を採ることができるも
のである。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. For example, in FIG. 1, it is assumed that a load MOSFET is provided between the data line and the power supply voltage and is turned on during a write operation to bring a non-selected data line to a high level. Sometimes these loads
The MOSFET may be turned off. further,
In order to supply the current necessary for the write operation, an inverter circuit that selectively supplies a high level and a low level may be provided for each common source / drain line in the FAMOS transistors arranged in the word line direction. The MARY may be divided into a plurality of blocks and the above inverter circuit may be provided. Further, the voltage of the common source and drain lines may be determined by the voltage supplied from the external terminal. Any manufacturing method may be used to form the FAMOS transistor having the above structure. Further, the memory array M-ARY and other peripheral circuits can adopt various embodiments.
以上の説明では主として本発明をその背景となった技術
分野であるEPROMに適用した場合について説明したが、
これに限定されるものではなく、例えば、MNOS（メタル
・ナイトライド・オキサイド・セミコンダクタ）を記憶
素子とするEEPROM（エレクトリカリ・イレーザブル・プ
ログラマブル・リード・オンリー・メモリ）のような半
導体記憶装置に広く利用できるものである。In the above description, the case where the present invention is mainly applied to the EPROM which is the technical field that is the background has been described.
The present invention is not limited to this, and is widely applied to semiconductor memory devices such as EEPROM (electrically erasable programmable read only memory) having MNOS (metal nitride oxide semiconductor) as a memory element. It is available.
第１図は、この発明に係るEPROM装置の一実施例を示す
回路図、 第２図は、そのFAMOSトランジスタの一実施例を示す概
略構造断面図、 第３図は、その電界強度を説明するための特性図、 第４図（Ａ）ないし第４図（Ｄ）は、その製造方法を説
明するための概略断面図である。 XADB・DCR,YADB・DCR……アドレスバッファ・アドレス
デコーダ、Ｍ−ARY・メモリアレイ、DIB……データ入力
バッファ、DOB……データ出力バッファ、CONT……制御
回路FIG. 1 is a circuit diagram showing an embodiment of an EPROM device according to the present invention, FIG. 2 is a schematic structural sectional view showing an embodiment of the FAMOS transistor, and FIG. FIGS. 4A to 4D are schematic sectional views for explaining the manufacturing method. XADB / DCR, YADB / DCR ... Address buffer / address decoder, M-ARY / Memory array, DIB ... Data input buffer, DOB ... Data output buffer, CONT ... Control circuit
Claims (2)
ス又はドレインを成す一対の第１導電型半導体領域を有
し、上記チャネル領域上に位置してフローティングゲー
ト電極を有し、それら一対の半導体領域のそれぞれは前
記フローティングゲート電極近傍下のチャネル領域に接
する低濃度の半導体領域とその低濃度半導体領域に接す
る高濃度の半導体領域とで構成された不揮発性記憶素子
を具備する半導体記憶装置であって、前記フローティン
グゲート電極近傍下のチャネル領域に接する低濃度半導
体領域は互いにその濃度が異なることを特徴とする半導
体記憶装置。1. A semiconductor substrate having a pair of first conductivity type semiconductor regions sandwiching a channel region to form a source or a drain, and a floating gate electrode located on the channel region. Each of the regions is a semiconductor memory device including a non-volatile memory element including a low-concentration semiconductor region in contact with a channel region below the floating gate electrode and a high-concentration semiconductor region in contact with the low-concentration semiconductor region. In the semiconductor memory device, the low-concentration semiconductor regions in contact with the channel region below the floating gate electrode have different concentrations.
スタであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the nonvolatile memory element is a FAMOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP571085A JPH0783064B2 (en) | 1985-01-18 | 1985-01-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP571085A JPH0783064B2 (en) | 1985-01-18 | 1985-01-18 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166176A JPS61166176A (en) | 1986-07-26 |
| JPH0783064B2 true JPH0783064B2 (en) | 1995-09-06 |
Family
ID=11618671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP571085A Expired - Lifetime JPH0783064B2 (en) | 1985-01-18 | 1985-01-18 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783064B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63297779A (en) * | 1987-05-29 | 1988-12-05 | Hitachi Ltd | Transfer device for trace quantity of fluid |
| JPH0772996B2 (en) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | Non-volatile semiconductor memory |
| JPH0777078B2 (en) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | Non-volatile semiconductor memory |
| WO1999065083A1 (en) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of its manufacture |
| JP4854375B2 (en) * | 2006-04-19 | 2012-01-18 | シャープ株式会社 | Semiconductor memory device, manufacturing method thereof, and portable electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126674A (en) * | 1983-01-10 | 1984-07-21 | Toshiba Corp | Semiconductor device for information memory |
-
1985
- 1985-01-18 JP JP571085A patent/JPH0783064B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166176A (en) | 1986-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373749B1 (en) | Channel-erase nonvolatile semiconductor memory device | |
| US7166508B2 (en) | Method for forming nonvolatile memory device including insulating film containing nitrogen (nitride) | |
| US7095651B2 (en) | Non-volatile semiconductor memory device | |
| KR100712087B1 (en) | Semiconductor memory device and manufacturing method of the reof | |
| US4972371A (en) | Semiconductor memory device | |
| JP4073525B2 (en) | Nonvolatile semiconductor memory device | |
| KR960000723B1 (en) | Eeprom | |
| CN103681682A (en) | Two-transistor non-volatile memory cell and related program and read methods | |
| JP3288100B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| US5303184A (en) | Non-volatile semiconductor memory having commonly used source or drain regions of floating gate type transistors | |
| JPH0783064B2 (en) | Semiconductor memory device | |
| JP3615046B2 (en) | Nonvolatile semiconductor memory device | |
| JP3288099B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| JPH07130888A (en) | Nonvolatile semiconductor storage device | |
| US5493526A (en) | Method and apparatus for enhanced EPROM and EEPROM programmability and process scaling | |
| JPS6245182A (en) | Semiconductor storage device | |
| US5349553A (en) | Nonvolatile semiconductor memory device | |
| JP2000294656A (en) | Integrated circuit | |
| US20140167134A1 (en) | Self-aligned vertical nonvolatile semiconductor memory device | |
| KR0130548B1 (en) | Non-vocatle semiconductor memory device with voltage stabilizing electrode | |
| EP0647947A2 (en) | Low voltage flash EEPROM X-cell using Fowler-Nordheim tunneling | |
| JP3383428B2 (en) | Semiconductor storage device | |
| US6545913B2 (en) | Memory cell of nonvolatile semiconductor memory device | |
| JPH11354758A (en) | Semiconductor memory | |
| JP2870284B2 (en) | Electrically erasable nonvolatile semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |