JPH0782750B2 - Dynamic RAM - Google Patents
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- JPH0782750B2 JPH0782750B2 JP62117407A JP11740787A JPH0782750B2 JP H0782750 B2 JPH0782750 B2 JP H0782750B2 JP 62117407 A JP62117407 A JP 62117407A JP 11740787 A JP11740787 A JP 11740787A JP H0782750 B2 JPH0782750 B2 JP H0782750B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、スタチックコラムモードやファーストページ
モード等の高速アクセス機能付きのダイナミックRAMに
係り、特には、そのアドレスバッファ回路の低消費電力
化に関するものである。The present invention relates to a dynamic RAM with a high-speed access function such as a static column mode or a first page mode, and more particularly, to low power consumption of its address buffer circuit. It is about.
＜従来の技術＞ 近年のダイナミックRAMは、画像メモリに要求される高
速処理に対応させるために、サイクルタイムの低減が可
能なスタチックコラムモードやファーストページモード
等の高速アクセス機能付きのダイナミックRAMが主流に
なっている。この種のダイナミックRAMでは、アドレス
マルチプレクス方式において、ロー、コラムの内部アド
レス線をハードウェア的に分離して負荷容量を低減する
構成が一般に採用されている。<Prior Art> In recent years, a dynamic RAM is a dynamic RAM with a high-speed access function such as a static column mode or a first page mode that can reduce the cycle time in order to support high-speed processing required for an image memory. It is becoming mainstream. In this type of dynamic RAM, in the address multiplex system, a structure in which internal address lines of rows and columns are separated by hardware to reduce load capacity is generally adopted.
第３図は、従来のダイナミックRAMにおいて、ロー、コ
ラムの内部アドレス線を分離した方式の代表的なアドレ
スバッファ回路である。同図において、１はTTLレベル
をMOSレベルに変換するためのNOR回路で、その一方の入
力部に外部アドレス信号Anが、他方の入力部にローアド
レスストローブ信号▲▼がそれぞれ加えられる。
なお、このローアドレスストローブ信号▲▼は、
CPUから与えられる外部ローアドレスストローブ信号▲
▼に基づいて生成される。２は外部アドレス信号
Anをラッチするローアドレスラッチ回路、３は外部アド
レス信号Anをラッチするコラムアドレスラッチ回路であ
る。そして、両ラッチ回路２、３は、その内部に設けら
れた図示しないインバータによって、各アドレスゲート
12、13の出力がレベル反転されることで、外部アドレス
信号Anと実質的に同相の出力RAn、RCnが得られるように
なっている。12はローアドレスラッチ信号RAL、▲
▼に応じて外部アドレス信号Anの通過を許容、禁止す
るローアドレスゲート、13はコラムアドレスラッチ信号
CAL、▲▼に応じて外部アドレス信号Anの通過を
許容、禁止するコラムアドレスゲートである。そして、
ローアドレスゲート12とコラムアドレスゲート13は、そ
れぞれＰチャンネルMOSトランジスタ４、５、８、９お
よびＮチャンネルMOSトランジスタ６、７、10、11で構
成されている。なお、上記のローアドレスラッチ信号RA
L、▲▼は、ローアドレスストローブ信号▲
▼に基づいて、また、コラムアドレスラッチ信号CA
L、▲▼は、ローアドレスストローブ信号RASとコ
ラムアドレスストローブ信号▲▼に基づいてそれ
ぞれ生成されたものであって、各信号RAL、▲▼
およびCAL、▲▼は互いに相補関係にある。FIG. 3 shows a typical address buffer circuit of the conventional dynamic RAM in which the row and column internal address lines are separated. In the figure, reference numeral 1 is a NOR circuit for converting a TTL level into a MOS level, and an external address signal An is applied to one input portion thereof, and a row address strobe signal ▲ ▼ is applied to the other input portion thereof.
The row address strobe signal ▲ ▼ is
External row address strobe signal from CPU ▲
It is generated based on ▼. 2 is an external address signal
A row address latch circuit 3 for latching An is a column address latch circuit 3 for latching an external address signal An. Then, both latch circuits 2 and 3 are provided with address gates by an inverter (not shown) provided therein.
By inverting the levels of the outputs of 12 and 13, outputs RAn and RCn substantially in phase with the external address signal An can be obtained. 12 is the row address latch signal RAL, ▲
Row address gate that allows or prohibits passage of external address signal An according to ▼, 13 is a column address latch signal
This is a column address gate that allows or prohibits the passage of the external address signal An according to CAL and ▲ ▼. And
The row address gate 12 and the column address gate 13 are composed of P-channel MOS transistors 4, 5, 8, 9 and N-channel MOS transistors 6, 7, 10, 11 respectively. The row address latch signal RA
L and ▲ ▼ are row address strobe signals ▲
Based on ▼, the column address latch signal CA
L and ▲ ▼ are generated based on the row address strobe signal RAS and the column address strobe signal ▲ ▼, respectively.
And CAL and ▲ ▼ are complementary to each other.
第３図に示したアドレスバッファ回路の動作を、スタチ
ックコラムモードの場合を例にとって説明する。The operation of the address buffer circuit shown in FIG. 3 will be described by taking the case of the static column mode as an example.
まず、第４図のタイングチャートに示すように、外部ロ
ーアドレスストローブ信号▲▼が低レベルになる
と（時刻t0）、内部のローアドレスストローブ信号▲
▼も低レベルとなり、NOR回路１は外部アドレス信
号Anの入力許可状態となる。この時、ローアドレススラ
ッチ信号RAL、▲▼は、RAL＝“L"、▲▼＝
“H"で、ローアドレスゲート12がローアドレスラッチ回
路２への信号入力を許容する状態にある。また、コラム
アドレスラッチ信号CAL、▲▼は、CAL＝“H"、▲
▼＝“L"で、コラムアドレスゲート13がコラムア
ドレスラッチ回路３への入力信号を禁止する状態にあ
る。したがって、この状態で外部アドレス信号Anが入力
されると（図では“L"）、これがNOR回路１とローアド
レスゲート12を介してローアドレスラッチ回路２でロー
アドレス信号RAnとしてラッチされる。こうして、ロー
アドレスラッチ回路２の出力状態が決まると、次に、ロ
ーアドレスラッチ信号RAL、▲▼のレベルが反転
して（時刻t1）ローアドレスラッチ回路２への入力を禁
止し、続いて、コラムアドレスラッチ信号CAL、▲
▼がレベル反転して（時刻t2）コラムアドレスラッチ
回路３への入力を許容する状態になる。そして、この時
外部アドレス信号Anが入力されると（図では“L"）、こ
れがNOR回路１とローアドレス12を介してコラムアドレ
スラッチ回路３でコラムアドレス信号CAnとしてラッチ
される。こうして、コラムアドレスラッチ回路３の出力
状態が決まると、外部コラムアドレスストローブ信号▲
▼が低レベルの状態の下で、ローアドレス信号RA
nとコラムアドレス信号CAnにより決まるアドレス位置に
あるメモリセルから蓄積情報が出力される。First, as shown in the towing chart of FIG. 4, when the external row address strobe signal ▲ ▼ becomes low level (time t 0 ), the internal row address strobe signal ▲ ▼
The ▼ also becomes a low level, and the NOR circuit 1 is in the input enable state of the external address signal An. At this time, the row address latch signal RAL, ▲ ▼ is RAL = “L”, ▲ ▼ =
At "H", the row address gate 12 is in a state of permitting signal input to the row address latch circuit 2. In addition, the column address latch signal CAL, ▲ ▼ is CAL = "H", ▲
When ▼ = “L”, the column address gate 13 is in a state of inhibiting the input signal to the column address latch circuit 3. Therefore, when the external address signal An is input in this state (“L” in the figure), this is latched as the row address signal RAn by the row address latch circuit 2 via the NOR circuit 1 and the row address gate 12. In this way, when the output state of the row address latch circuit 2 is determined, then the level of the row address latch signal RAL, ▲ ▼ is inverted (time t 1 ) and the input to the row address latch circuit 2 is prohibited. , Column address latch signal CAL, ▲
The level of ▼ is inverted (time t 2 ) and the input to the column address latch circuit 3 is permitted. Then, at this time, when the external address signal An is input (“L” in the figure), this is latched as the column address signal CAn by the column address latch circuit 3 via the NOR circuit 1 and the row address 12. Thus, when the output state of the column address latch circuit 3 is determined, the external column address strobe signal ▲
When ▼ is low level, row address signal RA
The stored information is output from the memory cell at the address position determined by n and the column address signal CAn.
その後は、コラムアドレスストローブ信号CAL、▲
▼が入力許可を維持した状態で外部アドレスAnのみが
変化され、そのたびに、コラムアドレスラッチ回路３か
ら出力されるコラムアドレス信号CAnの出力状態が変わ
り、それに対応したアドレスの蓄積情報が順次出力され
る。After that, the column address strobe signal CAL, ▲
Only the external address An is changed while ▼ remains input enabled, and the output state of the column address signal CAn output from the column address latch circuit 3 is changed each time, and the accumulated information of the corresponding address is sequentially output. To be done.
＜発明が解決しようとする問題点＞ 一般に、ダイナミックRAMでは、サイクルタイムが終了
して外部ローアドレスストローブ信号▲▼が高レ
ベルになると、すべてのモードがリセットされ、いわゆ
るスタンドバイ状態となる。<Problems to be Solved by the Invention> Generally, in a dynamic RAM, when the cycle time ends and the external row address strobe signal ▲ ▼ becomes high level, all modes are reset, and a so-called standby state is set.
すなわち、まず、外部ローアドレスストローブ信号▲
▼が高レベル（したがって、ローアドレスストロー
ブ信号▲▼も高レベル）となり、NOR回路１が外
部アドレス信号Anの入力を禁止する。次に、コラムアド
レスラッチ信号CAL、▲▼がレベル反転してコラ
ムアドレスラッチ回路３への入力を禁止する状態になり
（時刻t4）、続いて、ローアドレスラッチ信号RAL、▲
▼がローアドレスラッチ回路２への入力を許容す
る状態となる（時刻t5）。That is, first, the external row address strobe signal ▲
▼ becomes high level (therefore, low address strobe signal ▲ ▼ also becomes high level), and the NOR circuit 1 prohibits the input of the external address signal An. Next, the column address latch signal CAL, ▲ ▼ is inverted in level to enter the state in which the input to the column address latch circuit 3 is prohibited (time t 4 ), and then the row address latch signal RAL, ▲.
▼ is in a state in which the input to the row address latch circuit 2 is permitted (time t 5 ).
上記の動作において、ローアドレスストローブ信号▲
▼が高レベルとなり外部アドレス信号An入力を禁止
状態にする際（時刻t3）、外部アドレスが何等変化して
いないにもかかわらず、ローアドレスストローブ信号▲
▼のレベル変化がコラムアドレスゲート13に伝わ
る。このとき、コラムアドレスゲート13は入力許可状態
にあるから、コラムアドレスラッチ回路３でこれがラッ
チされ、その結果、コラムアドレス信号CAnの出力が変
化することがある。また、ローアドレスラッチ信号RA
L、▲▼がレベル反転する際（時刻t5）にもロー
アドレスゲート12が動作してローアドレスラッチ回路２
のローアドレス信号RAnの出力が変化することがある。
このように、外部ローアドレスストローブ信号▲
▼が高レベルになっているにもかかわらず、続けさまに
ロー、コラムの両アドレス信号RAn、CAnが変化すると、
アドレスバッファ回路に接続された図外の内部バッフ
ァ、デコーダなどが充・放電を引き起こし、消費電力を
余分に増加させるという問題があった。In the above operation, the row address strobe signal ▲
When ▼ becomes high level and the external address signal An input is disabled (time t 3 ), the row address strobe signal ▲ even though the external address has not changed.
The level change of ▼ is transmitted to the column address gate 13. At this time, since the column address gate 13 is in the input enable state, it may be latched by the column address latch circuit 3, and as a result, the output of the column address signal CAn may change. Also, the row address latch signal RA
The row address gate 12 operates to operate the row address latch circuit 2 even when the levels of L and ▲ ▼ are inverted (time t 5 ).
The output of the row address signal RAn may change.
In this way, the external row address strobe signal ▲
Despite the high level of ▼, if the row and column address signals RAn and CAn change continuously,
There is a problem in that an internal buffer (not shown), a decoder, etc. connected to the address buffer circuit causes charging / discharging, resulting in extra power consumption.
また、ファーストページモードにおいても、外部コラム
アドレスストローブ信号▲▼が高レベルの場合に
上述と同じ動作となり、同様の問題が生じていた。Also in the first page mode, when the external column address strobe signal ▲ ▼ is at a high level, the same operation as described above occurs, and the same problem occurs.
この発明は、上記のような問題点を解消するためになさ
れたもので、外部ローアドレスストローブ信号▲
▼が高レベルに反転した後のアドレス信号の変化を最小
限に止どめ、消費電力の増加を可及的に低減することを
目的とする。The present invention has been made in order to solve the above problems, and an external row address strobe signal ▲
The purpose is to minimize the change in the address signal after ▼ is inverted to a high level and to reduce the increase in power consumption as much as possible.
＜問題点を解決するための手段＞ 本発明は、上記の目的を達成するため、次の構成を採
る。<Means for Solving Problems> The present invention adopts the following configurations in order to achieve the above object.
すなわち、本発明のダイナミックRAMは、ローアドレス
ストローブ信号▲▼を入力し、このローアドレス
ストローブ信号▲▼のダウンエッジをトリガとし
て、この信号▲▼と前記コラムアドレスラッチ信
号CAL、▲▼のいずれのレベル反転時期よりも長
いパルス幅を有する信号▲▼を形成するパルス
形成回路を設け、 このパルス形成回路の前記出力信号▲▼を前記
アドレスバッファ回路に対して外部アドレス信号Anの入
力を許可する信号として与えるようにしている。That is, the dynamic RAM of the present invention inputs the row address strobe signal ▲ ▼, and uses the down edge of the row address strobe signal ▲ ▼ as a trigger to select either the signal ▲ ▼ or the column address latch signals CAL and ▲ ▼. A pulse forming circuit for forming a signal ▲ ▼ having a pulse width longer than the level inversion time is provided, and the output signal ▲ ▼ of the pulse forming circuit is a signal for permitting the external address signal An to be input to the address buffer circuit. I am trying to give it as.
＜作用＞ 上記の構成によれば、ローアドレスストローブ信号が高
レベルとなり、次ぎに、コラムアドレスラッチ信号CA
L、▲▼がレベル反転して信号入力を禁止した後
に、パルス形成回路からの出力信号▲▼が高レ
ベルになって外部アドレス信号An入力を禁止するので、
コラムアドレス信号CAnの出力状態が変化しない。この
ため、ダイナミックRAMの余分な消費電力の増加が低減
される。<Operation> According to the above configuration, the row address strobe signal becomes high level, and then the column address latch signal CA
After L and ▲ ▼ are inverted in level to prohibit signal input, the output signal ▲ ▼ from the pulse forming circuit becomes high level and the external address signal An input is prohibited.
The output state of the column address signal CAn does not change. Therefore, the increase in extra power consumption of the dynamic RAM is reduced.
＜実施例＞ 第１図は、本発明の実施例を示すダイナミックRAMのア
ドレスバッファ回路の構成図であり、第３図に示した従
来例に対応する部分には、同一の符号を付している。同
図において、１はNOR回路、２はローアドレスラッチ回
路、３はコラムアドレスラッチ回路、12はローアドレス
ゲート、13はコラムアドレスゲート、４、５、８、９は
ＰチャンネルMOSトランジスタ、６、７、10、11はＮチ
ャンネルMOSトランジスタであり、これらの構成は従来
例と同様である。<Embodiment> FIG. 1 is a block diagram of an address buffer circuit of a dynamic RAM showing an embodiment of the present invention, in which parts corresponding to those of the conventional example shown in FIG. There is. In the figure, 1 is a NOR circuit, 2 is a row address latch circuit, 3 is a column address latch circuit, 12 is a row address gate, 13 is a column address gate, 4, 5, 8 and 9 are P channel MOS transistors, 6, Reference numerals 7, 10, and 11 are N-channel MOS transistors, and their configurations are similar to those of the conventional example.
本発明の特徴は、ローアドレスストローブ信号▲
▼を入力し、このローアドレスストローブ信号▲
▼のダウンエッジをトリガとして、この信号▲▼
とコラムアドレスラッチ信号CAL、▲▼のいずれ
のレベル反転時期よりも長く、かつ、ローアドレスラッ
チ信号RAL、▲▼のレベル反転時期よりは短かい
パルス幅を有する信号▲▼を形成するパルス形
成回路14を設け、このパルス形成回路14の出力信号▲
▼をアドレスバッファ回路のNOR回路１に対して
外部アドレス信号Anの入力を許可する信号として与える
ようにしたことである。The feature of the present invention is that the row address strobe signal ▲
Input ▼ and select this row address strobe signal ▲
This signal is triggered by the down edge of ▼ ▲ ▼
And a column address latch signal CAL, a pulse forming circuit for forming a signal ▲ having a pulse width longer than the level inversion timing of any of the ▲ ▼ and shorter than the level inversion timing of the row address latch signal RAL or ▲ ▼. 14 is provided, and the output signal of this pulse forming circuit 14
The symbol ▼ is given to the NOR circuit 1 of the address buffer circuit as a signal for permitting the input of the external address signal An.
次に、第１図の回路動作をスタチックコラムモードを例
にとって、第２図に示すタイングチャートを参照して説
明する。Next, the circuit operation of FIG. 1 will be described by taking the static column mode as an example with reference to the towing chart shown in FIG.
このダイナミックRAMのアドレスバッファ回路におい
て、外部ローアドレスストローブ信号▲▼が低レ
ベルになると（時刻t0）、内部のローアドレスストロー
ブ信号▲▼も低レベルとなり、このローアドレス
ストローブ信号▲▼がパルス形成回路14に加わ
る。パルス形成回路14は、この信号▲▼のダウン
エッジをトリガとして、この信号▲▼とコラムア
ドレスラッチ信号CAL、▲▼のいずれのレベル反
転時期よりも長く、かつ、ローアドレスラッチ信号RA
L、▲▼のレベル反転時期よりは短いパルス幅を
有する信号▲▼を形成する。そして、この低レ
ベルの出力信号▲▼がNOR回路１に対して外部
アドレス信号Anの入力を許可する信号として与えられ
る。以降、外部ローアドレスストローブ信号▲▼
が高レベルになる時刻t3までは第４図に示した従来例の
動作と同じなので説明を省略する。In the address buffer circuit of this dynamic RAM, when the external row address strobe signal ▲ ▼ becomes low level (time t 0 ), the internal row address strobe signal ▲ ▼ also becomes low level, and this row address strobe signal ▲ ▼ forms a pulse. Join circuit 14. The pulse forming circuit 14 is triggered by the down edge of this signal ▲ ▼ and is longer than the level inversion timing of any of the signal ▲ ▼ and the column address latch signals CAL and ▲ ▼, and the row address latch signal RA.
A signal ▲ ▼ having a pulse width shorter than the level inversion timing of L and ▲ ▼ is formed. Then, this low level output signal ▲ is given to the NOR circuit 1 as a signal for permitting the input of the external address signal An. After that, external row address strobe signal ▲ ▼
There omitted because until time t 3 when goes high the same as the operation of the conventional example shown in Figure 4.
時間経過後、外部ローアドレスストローブ信号▲
▼が高レベルになると（時刻t3）次いで、コラムアドレ
スラッチ信号CAL、▲▼がレベル反転してコラム
アドレスラッチ回路３への入力を禁止する状態になる
（時刻t4）。続いて、パルス形成回路14の出力信号▲
▼が高レベルとなり（時刻t5）、NOR回路１が外
部アドレス信号Anの入力を禁止する。引き続いて、ロー
アドレスラッチ信号RAL、▲▼がレベル反転して
ローアドレスラッチ回路２への入力を許可する状態にな
る（時刻t6）。After the lapse of time, external row address strobe signal ▲
When ▼ becomes high level (time t 3 ), the column address latch signal CAL, ▲ ▼ is level-inverted and the input to the column address latch circuit 3 is prohibited (time t 4 ). Then, the output signal of the pulse forming circuit 14
The ▼ becomes high level (time t 5 ), and the NOR circuit 1 prohibits the input of the external address signal An. Subsequently, the row address latch signals RAL and ▲ ▼ are level-inverted and the input to the row address latch circuit 2 is enabled (time t 6 ).
上記の動作において、パルス形成回路14の出力信号▲
▼が高レベルとなって外部アドレス信号An入力を
禁止状態にする際（時刻t5）、この信号▲▼の
レベル変化がコラムアドレスゲート13に伝わるが、この
とき、コラムアドレスゲート13は既にコラムアドレスラ
ッチ信号CAL、▲▼がレベル反転して入力禁止状
態にあるから、コラムアドレスラッチ回路回路３へはそ
の影響が及ばない。したがって、コラムアドレスラッチ
回路３のコラムアドレス信号CAn出力のレベルは変化し
ない。このため、コラム系の内部バッファデコーダ等の
充・放電に伴なう消費電力の余分な増加が無くなる。In the above operation, the output signal of the pulse forming circuit 14
When ▼ becomes high level and the external address signal An input is disabled (time t 5 ), the level change of this signal ▲ ▼ is transmitted to the column address gate 13, but at this time, the column address gate 13 is already in the column. Since the address latch signals CAL and ▲ ▼ are level-inverted and in the input prohibited state, the column address latch circuit 3 is not affected. Therefore, the level of the column address signal CAn output of the column address latch circuit 3 does not change. Therefore, an unnecessary increase in power consumption due to charging / discharging of the column-type internal buffer decoder and the like is eliminated.
なお、パルス形成回路14の出力信号▲▼が高レ
ベルに変化するタイングをローアドレスラッチ信号RA
L、▲▼がレベル反転するタイミング（時刻t6）
よりも後に設定した場合には、上記と同様に、コラムア
ドレス信号CAnの出力レベルの変化は起こらないもの
の、一方において、出力信号▲▼が低レベル
で、かつ、ローアドレスラッチ信号RAL、▲▼が
レベル反転して入力許可となる状態が存在することにな
る。そして、この状態で、外部アドレス信号Anが変化す
ると、これに伴ないローアドレス信号RAnの出力レベル
が変化するため、余分な消費電力を増加させることにな
る。したがって、本実施例のごとく、パルス形成回路14
の出力信号▲▼のレベル変化のタイングは、コ
ラムアドレスラッチ信号CAL、▲▼のレベル反転
時刻t4よりも後で、ローアドレスラッチ信号RAL、▲
▼のレベル反転時刻t6よりも前に設定するのが好ま
しい。In addition, the row address latch signal RA is set to the level at which the output signal ▲ ▼ of the pulse forming circuit 14 changes to high level.
Timing of L and ▲ ▼ level inversion (time t 6 )
If it is set later than, the output level of the column address signal CAn does not change as in the above case, but on the other hand, the output signal ▲ ▼ is low level and the row address latch signals RAL, ▲ ▼ are set. There is a state in which the level is inverted and input is permitted. Then, when the external address signal An changes in this state, the output level of the row address signal RAn changes accordingly, resulting in an increase in extra power consumption. Therefore, as in this embodiment, the pulse forming circuit 14
Of the output signal ▲ ▼ of the column address latch signal CAL, ▲ ▼ after the level inversion time t 4 of the column address latch signal CAL.
It is preferable to set it before the level inversion time t 6 of ▼.
上記の実施例ではスタチックコラムモードについて説明
したが、ファーストページモード等の他の高速アクセス
機能のモードについても、本発明を適用することができ
るのは勿論である。Although the static column mode has been described in the above embodiment, it is needless to say that the present invention can be applied to other fast access mode modes such as the first page mode.
＜発明の効果＞ 本発明によれば、コラムアドレスラッチ信号CAL、▲
▼がレベル反転して信号入力を禁止した後で、パル
ス形成回路からの出力信号▲▼が高レベルにな
って外部アドレス信号入力を禁止するので、コラムアド
レス信号CAnの出力状態が変化しない。このため、ダイ
ナミックRAMの余分な消費電力の増加が低減される。<Effect of the Invention> According to the present invention, the column address latch signal CAL, ▲
After the signal ▼ is inverted and the signal input is prohibited, the output signal ▲ ▼ from the pulse forming circuit becomes high level and the external address signal input is prohibited, so that the output state of the column address signal CAn does not change. Therefore, the increase in extra power consumption of the dynamic RAM is reduced.
第１図は、本発明の一実施例を示すダイナミックRAMの
アドレスバッファ回路の構成図、第２図は、第１図の動
作を説明するためのスタチックコラムモードにおけるタ
イングチャート、第３図は従来のダイナミックRAMのア
ドレスバッファ回路の構成図、第４図は第３図の回路動
作を説明するためのスタチックコラムモードにおけるタ
イングチャートである。 １……NOR回路、２……ローアドレスラッチ回路、３…
…コラムアドレスラッチ回路、12……ローアドレスゲー
ト、13……コラムアドレスゲート、14……パルス形成回
路。FIG. 1 is a block diagram of an address buffer circuit of a dynamic RAM showing an embodiment of the present invention, FIG. 2 is a towing chart in a static column mode for explaining the operation of FIG. 1, and FIG. FIG. 4 is a configuration diagram of the address buffer circuit of the conventional dynamic RAM, and FIG. 4 is a towing chart in the static column mode for explaining the circuit operation of FIG. 1 ... NOR circuit, 2 ... row address latch circuit, 3 ...
… Column address latch circuit, 12 …… Low address gate, 13 …… Column address gate, 14 …… Pulse forming circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yasuhiro Konishi 4-1-1 Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Corporation LSE Research Laboratory (72) Inventor Yamayuki saki Hiroyuki 4 Mizuhara, Itami City, Hyogo Prefecture 1-chome, Mitsubishi Electric Co., Ltd. LSE Research Laboratory (72) Inventor Masayoshi Shimoda 4-1-1, Mizuhara, Itami-shi, Hyogo Mitsubishi Electric Co., Ltd. Kita-Itami Works
Claims (2)
て設けられるとともに、 外部アドレス信号Anを、ローアドレスストローブ信号▲
▼に基づいて生成されるローアドレスラッチ信号
RAL、▲▼によりラッチするローアドレスラッチ
回路と、外部アドレス信号Anを、ローアドレスストロー
ブ信号▲▼とコラムアドレスストローブ信号▲
▼に基づいて生成されるコラムアドレスラッチ信号
CAL、▲▼によりラッチするコラムアドレスラッ
チ回路とを有するアドレスバッファ回路とを備え、内部
ローアドレスと内部コラムアドレスとで所望のメモリセ
ルをアクセスする高速アクセス機能付きのダイナミック
RAMにおいて、 ローアドレスストローブ信号▲▼を入力し、この
ローアドレスストローブ信号▲▼のダウンエッジ
をトリガとして、この信号▲▼の前記コラムアド
レスラッチ信号CAL、▲▼のいずれのレベル反転
時期よりも長いパルス幅を有する信号▲▼を形
成するパルス形成回路を設け、 このパルス形成回路の前記出力信号▲▼を前記
アドレスバッファ回路に対して外部アドレス信号Anの入
力を許可する信号として与えることを特徴とするダイナ
ミックRAM。1. Row and column internal address lines are provided separately, and an external address signal An is supplied to a row address strobe signal ▲.
Row address latch signal generated based on ▼
The row address latch circuit that latches with RAL and ▲ ▼, and the external address signal An are transferred to the row address strobe signal ▲ ▼ and the column address strobe signal ▲.
Column address latch signal generated based on ▼
CAL, an address buffer circuit having a column address latch circuit for latching by ▲ ▼, and a dynamic memory with a high-speed access function for accessing a desired memory cell with an internal row address and an internal column address.
In the RAM, the row address strobe signal ▲ ▼ is input, and the down edge of the row address strobe signal ▲ ▼ is used as a trigger, and it is longer than the level inversion timing of any of the column address latch signals CAL and ▲ ▼ of this signal ▲ ▼. A pulse forming circuit for forming a signal ▲ ▼ having a pulse width is provided, and the output signal ▲ ▼ of the pulse forming circuit is given to the address buffer circuit as a signal for permitting input of an external address signal An. Dynamic RAM to do.
て設けられるとともに、 外部アドレス信号Anを、ローアドレスストローブ信号▲
▼に基づいて生成されるローアドレスラッチ信号
RAL、▲▼によりラッチするローアドレスラッチ
回路と、外部アドレス信号Anを、ローアドレスストロー
ブ信号▲▼とコラムアドレスストローブ信号▲
▼に基づいて生成されるコラムアドレスラッチ信号
CAL、▲▼によりラッチするコラムアドレスラッ
チ回路とを有するアドレスバッファ回路とを備え、内部
ローアドレスと内部コラムアドレスとで所望のメモリセ
ルをアクセスする高速アクセス機能付きのダイナミック
RAMにおいて、 ローアドレスストローブ信号▲▼を入力し、この
ローアドレスストローブ信号▲▼のダウンエッジ
をトリガとして、この信号▲▼のレベル反転時期
よりも長く、ローアドレスラッチ信号RAL、▲▼
のアドレス入力可能なレベル反転時期よりも短いパルス
幅を有する信号▲▼を形成するパルス形成回路
を設け、 このパルス形成回路の前記出力信号▲▼を前記
アドレスバッファ回路に対して外部アドレス信号Anの入
力を許可する信号として与えることを特徴とするダイナ
ミックRAM。2. The row and column internal address lines are separately provided, and the external address signal An is supplied to the row address strobe signal ▲.
Row address latch signal generated based on ▼
The row address latch circuit that latches with RAL and ▲ ▼, and the external address signal An are transferred to the row address strobe signal ▲ ▼ and the column address strobe signal ▲.
Column address latch signal generated based on ▼
CAL, an address buffer circuit having a column address latch circuit for latching by ▲ ▼, and a dynamic memory with a high-speed access function for accessing a desired memory cell with an internal row address and an internal column address.
In the RAM, the row address strobe signal ▲ ▼ is input and triggered by the down edge of the row address strobe signal ▲ ▼, the row address latch signal RAL, ▲ ▼ is longer than the level inversion timing of this signal ▲ ▼.
Is provided with a pulse forming circuit that forms a signal ▲ ▼ having a pulse width shorter than the level inversion timing at which the address can be input, and the output signal ▲ ▼ of this pulse forming circuit is supplied to the address buffer circuit as an external address signal An. A dynamic RAM characterized in that it is given as a signal that permits input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117407A JPH0782750B2 (en) | 1987-05-13 | 1987-05-13 | Dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117407A JPH0782750B2 (en) | 1987-05-13 | 1987-05-13 | Dynamic RAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281294A JPS63281294A (en) | 1988-11-17 |
| JPH0782750B2 true JPH0782750B2 (en) | 1995-09-06 |
Family
ID=14710882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117407A Expired - Lifetime JPH0782750B2 (en) | 1987-05-13 | 1987-05-13 | Dynamic RAM |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782750B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008838A (en) * | 1991-10-31 | 1993-05-22 | 김광호 | Address input buffer |
-
1987
- 1987-05-13 JP JP62117407A patent/JPH0782750B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63281294A (en) | 1988-11-17 |
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