JPH0779150A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH0779150A JPH0779150A JP5222942A JP22294293A JPH0779150A JP H0779150 A JPH0779150 A JP H0779150A JP 5222942 A JP5222942 A JP 5222942A JP 22294293 A JP22294293 A JP 22294293A JP H0779150 A JPH0779150 A JP H0779150A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- terminal
- channel mosfet
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にレベル変換回路を有する半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a semiconductor integrated circuit having a level conversion circuit.
【０００２】[0002]
【従来の技術】従来のレベル変換回路を有する半導体集
積回路においては、入力信号として電源電圧ＶDDよりも
低い電圧を“１”レベルとして与えられるような場合、
例えばＴＴＬＩＣで駆動する場合には、入力バッファと
しては、論理反転電圧ＶINV が１．５Ｖ程度に設定され
るインバータを初段にしたバッファ回路が使用されてい
るが、外部からＴＴＬの“１”レベルとして２．５Ｖが
定常的に印加されている場合には、当該バッファ回路に
は貫通電流が流れる状態となる。2. Description of the Related Art In a semiconductor integrated circuit having a conventional level conversion circuit, when a voltage lower than a power supply voltage V DD can be given as a "1" level as an input signal,
For example, in the case of driving with TTLIC, as the input buffer, a buffer circuit in which the inverter whose logical inversion voltage V INV is set to about 1.5 V is used as the first stage is used, but the TTL “1” level is externally supplied. When 2.5 V is constantly applied, a through current flows in the buffer circuit.
【０００３】従来の半導体集積回路においては、この貫
通電流による消費電力の増大を回避するために、入力バ
ッファとしては、図５に示されるように、入力端子２１
に接続されるインバータ６および７に対応して、プルア
ップ抵抗としての抵抗５を入力端子２１に付加して、
“１”レベルをなるべく電源電圧ＶDDに近付けるか、ま
たは図７に示されるように、入力端子２１に接続される
インバータ７に対応して、インバータ７の前段にＮＯＲ
回路１５を接続して、入力回路をＮＯＲ回路構成にする
ことにより、入力データを取込むときだけイネーブル信
号ＥＮを活性化するという方法が採られている。これら
の図５および図７の従来例における信号波形および電流
波形を示すタイミング図が、それぞれ図６（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）と、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示される。これらの具体回路例等は、「ＣＭＯＳ超Ｌ
ＳＩの設計」（培風館：飯塚哲哉編、ｐ１０８〜１１
０）に示されている。In a conventional semiconductor integrated circuit, in order to avoid an increase in power consumption due to this shoot-through current, an input terminal 21 is used as an input buffer as shown in FIG.
A resistor 5 as a pull-up resistor is added to the input terminal 21 corresponding to the inverters 6 and 7 connected to
The "1" level is made as close as possible to the power supply voltage V DD , or, as shown in FIG. 7, a NOR circuit is provided in front of the inverter 7 corresponding to the inverter 7 connected to the input terminal 21.
A method is employed in which the enable signal EN is activated only when the input data is taken in by connecting the circuit 15 and making the input circuit a NOR circuit configuration. Timing diagrams showing signal waveforms and current waveforms in the conventional example of FIGS. 5 and 7 are respectively shown in FIG.
(B), (c), (d), (e) and (f), and FIG.
(A), (b), (c), (d), (e) and (f)
Shown in. For examples of these specific circuits, refer to "CMOS Ultra L
Design of SI "(Baifukan: Tetsuya Iizuka, p108-11
0).
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の半導体
集積回路における入力バッファとしては、前者の図５の
例においては、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、プルアップ抵抗
を介して外部に入力端子側に電流が流れて、無為の消費
電流が増大するという欠点があり、また、後者の図７の
例においては、図８（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるように、イネーブル信号
ＥＮを考慮しなければならない分だけ回路設計が複雑に
なるという欠点がある。As the input buffer in the above-described conventional semiconductor integrated circuit, in the former example of FIG. 5, as shown in FIGS. 6 (a), (b), (c), (d),
As shown in (e) and (f), there is a drawback that a current flows to the outside through the pull-up resistor to the input terminal side, resulting in an increase in unnecessary current consumption. 8 (a), (b), (c), (d),
As shown in (e) and (f), there is a drawback that the circuit design becomes complicated by the fact that the enable signal EN has to be taken into consideration.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体集積回路
は、信号入力側より順番に縦続接続される第１および第
２の反転増幅器と、ゲートに前記第２の反転増幅器の出
力信号が供給されるＰチャネルＭＯＳＦＥＴと、ゲート
に所定の中間電位が供給されるＮチャネルＭＯＳＦＥＴ
により形成され、入力端に所定の入力信号が入力され
て、出力端が前記第１の反転増幅器の入力端に接続され
るトランスファゲートと、一端が所定の電源に接続さ
れ、他端が前記トランスファゲートの出力端に接続され
て、前記第１の反転増幅器の出力信号をイネーブル信号
として形成されるプルアップ回路とを含むレベル変換回
路を備えることを特徴としている。In a semiconductor integrated circuit of the present invention, first and second inverting amplifiers are connected in series from the signal input side, and an output signal of the second inverting amplifier is supplied to a gate. P-channel MOSFET and N-channel MOSFET whose gate is supplied with a predetermined intermediate potential
A transfer gate having a predetermined input signal input to its input end and an output end connected to the input end of the first inverting amplifier; and one end connected to a predetermined power supply and the other end connected to the transfer gate. And a pull-up circuit connected to the output terminal of the gate and formed with the output signal of the first inverting amplifier as an enable signal.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００７】図１は本発明の第１の実施例におけるレベ
ル変換回路を形成する入力バッファを示す回路図であ
る。図１に示されるように、本実施例の入力バッファ
は、入力端子２１および中間電圧端子２２に対応して、
ＰチャネルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥ
Ｔ２により形成されるトランスファゲートと、Ｐチャネ
ルＭＯＳＦＥＴ４と抵抗５を含むプルアップ回路３と、
縦続接続されるインバータ６および７とを備えて構成さ
れる。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図１および図２を参照して、本実施例の動作につい
て説明する。FIG. 1 is a circuit diagram showing an input buffer forming a level conversion circuit according to a first embodiment of the present invention. As shown in FIG. 1, the input buffer of this embodiment corresponds to the input terminal 21 and the intermediate voltage terminal 22,
P-channel MOSFET 1 and N-channel MOSFE
A transfer gate formed by T2, a pull-up circuit 3 including a P-channel MOSFET 4 and a resistor 5,
The inverters 6 and 7 are connected in cascade. 2 (a), (b), (c), (d),
(E), (f) and (g) are timing charts showing signal waveforms, current waveforms and the like in this embodiment. The operation of this embodiment will be described below with reference to FIGS. 1 and 2.
【０００８】図１において、電源電圧ＶDDを５Ｖ、中間
電圧端子２２の電圧ＶREF を２．５Ｖとし、インバータ
６の論理反転電圧ＶINV を１．５Ｖとして、入力端子２
１に加えられる高レベルとしては２．５Ｖが最大である
ものとする。この状態においては、ＮチャネルＭＯＳＦ
ＥＴ２はオンの状態にあり、入力端子２１の電位が０Ｖ
の時には、ＮチャネルＭＯＳＦＥＴ２を介して内部接点
Ａの電位は０Ｖとなり、インバータ６により反転されて
内部接点Ｂの電位は５Ｖ、更にインバータ７により出力
端Ｄの電位は０Ｖとなる。これにより、プルアップ回路
３に含まれるＰチャネルＭＯＳＦＥＴ４はオフし、Ｐチ
ャネルＭＯＳＦＥＴ１はオンとなる。次に、入力端子の
電位が０Ｖ→２．５Ｖに変化すると、ＰチャネルＭＯＳ
ＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２により形成さ
れるトランスファゲートを介して、内部接点Ａの電位は
０Ｖ→２．５Ｖに変化し、当該電位がインバータ６の論
理反転電圧ＶINV を越えた時点において、内部接点Ｂの
電位は５Ｖ→０Ｖに変化し、またインバータ７を介して
出力端Ｄの電位は０Ｖ→５Ｖに変化する。これにより、
プルアップ回路３に含まれるＰチャネルＭＯＳＦＥＴ４
はオンし、トランスファゲートを形成するＰチャネルＭ
ＯＳＦＥＴ１はオフの状態となって、内部接点Ａの電位
は、２．５Ｖ→５Ｖに変化する。ここにおいて、入力端
子２１と内部接点Ａの間に電位差が生じるが、Ｐチャネ
ルＭＯＳＦＥＴ１およびＮチャネルＭＯＳＦＥＴ２は、
ゲート・ソース間電圧差ＶGSがしきい値電圧ＶTN以下で
あるために、電流が流れることはない。次に、入力端子
２１の電位が２．５Ｖ→０に変化し、ＮチャネルＭＯＳ
ＦＥＴ２のゲート・ソース間電圧差ＶGSがしきい値電圧
ＶTN以上になると、ＮチャネルＭＯＳＦＥＴ２を介して
内部接点Ａの電位は５Ｖ→０Ｖに変化し、インバータ６
の論理反転電圧ＶINV を割った時点において、内部接点
Ｂの電位は０Ｖ→５Ｖに変化し、また出力端Ｄの電位は
５Ｖ→０Ｖに変化して、ＰチャネルＭＯＳＦＥＴ４はオ
フとなり、ＰチャネルＭＯＳＦＥＴ１はオンして、内部
接点Ａの電位は０．数Ｖ→０Ｖに変化する。In FIG. 1, the power supply voltage V DD is 5 V, the voltage V REF at the intermediate voltage terminal 22 is 2.5 V, and the logic inversion voltage V INV of the inverter 6 is 1.5 V.
The maximum high level applied to 1 is 2.5V. In this state, N-channel MOSF
ET2 is in the ON state and the potential of the input terminal 21 is 0V
At this time, the potential of the internal contact A becomes 0V through the N-channel MOSFET 2, the potential of the internal contact B becomes 5V after being inverted by the inverter 6, and the potential of the output terminal D becomes 0V by the inverter 7. As a result, the P-channel MOSFET 4 included in the pull-up circuit 3 is turned off and the P-channel MOSFET 1 is turned on. Next, when the potential of the input terminal changes from 0V to 2.5V, the P-channel MOS
The potential of the internal contact A changes from 0V to 2.5V via the transfer gate formed by the FET 1 and the N-channel MOSFET 2, and when the potential exceeds the logic inversion voltage V INV of the inverter 6, the internal contact B Changes from 5V to 0V, and the potential of the output terminal D changes from 0V to 5V via the inverter 7. This allows
P-channel MOSFET 4 included in pull-up circuit 3
Turns on and forms a transfer gate P-channel M
The OSFET 1 is turned off, and the potential of the internal contact A changes from 2.5V to 5V. Here, although a potential difference occurs between the input terminal 21 and the internal contact A, the P-channel MOSFET 1 and the N-channel MOSFET 2 are
Since the gate-source voltage difference V GS is less than or equal to the threshold voltage V TN , no current flows. Next, the potential of the input terminal 21 changes from 2.5V to 0, and the N-channel MOS
When the gate-source voltage difference V GS of the FET2 becomes equal to or higher than the threshold voltage V TN , the potential of the internal contact A changes from 5V to 0V via the N-channel MOSFET 2 and the inverter 6
When the logic inversion voltage V INV is divided, the potential of the internal contact B changes from 0V to 5V, the potential of the output end D changes from 5V to 0V, the P-channel MOSFET 4 turns off, and the P-channel MOSFET 1 Is turned on and the potential of the internal contact A is 0. The number changes from V to 0V.
【０００９】図２に示されるように、本実施例において
は、入力端子に流れる電流が著しく低減されていること
が分かる。なお、本実施例は、本発明をＣＭＯＳプロセ
スの通常ＴＴＬ入力バッファに適用した例であるが、他
のＢｉ−ＣＭＯＳ等のプロセスの半導体集積回路に対し
ても本発明が有効に適用されることは云うまでもなく、
或はまた回路構成を変えることにより、シュミット入力
バッファとしても構成することが可能であり、または同
一半導体集積回路内において、内部回路電源のみを低下
させて使用する出力バッファ回路にも適用することがで
きる。As shown in FIG. 2, it can be seen that the current flowing through the input terminal is remarkably reduced in this embodiment. Although the present embodiment is an example in which the present invention is applied to a normal TTL input buffer of a CMOS process, the present invention can be effectively applied to a semiconductor integrated circuit of another Bi-CMOS process or the like. Needless to say,
Alternatively, it can be configured as a Schmitt input buffer by changing the circuit configuration, or can be applied to an output buffer circuit in which only the internal circuit power supply is reduced and used in the same semiconductor integrated circuit. it can.
【００１０】図３は、本発明の第２の実施例におけるレ
ベル変換回路を形成する入力バッファを示す回路図であ
る。図３に示されるように、本実施例の入力バッファ
は、入力端子２１に対応して、ＰチャネルＭＯＳＦＥＴ
１およびＮチャネルＭＯＳＦＥＴ２により形成されるト
ランスファゲートと、ＰチャネルＭＯＳＦＥＴ４と抵抗
５を含むプルアップ回路３と、縦続接続されるインバー
タ６および７と、ＮチャネルＭＯＳＦＥＴ９、１０およ
び１４と、ＰチャネルＭＯＳトランジスタ１１、１２お
よび１３とを含む中間電圧発生回路８とを備えて構成さ
れる。また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）および（ｇ）は、本実施例における信号
波形および電流波形等を示すタイミング図である。以
下、図３および図４を参照して、本実施例の動作につい
て説明する。FIG. 3 is a circuit diagram showing an input buffer forming a level conversion circuit according to the second embodiment of the present invention. As shown in FIG. 3, the input buffer of this embodiment corresponds to the input terminal 21 and is a P-channel MOSFET.
1 and an N-channel MOSFET 2, a transfer gate, a pull-up circuit 3 including a P-channel MOSFET 4 and a resistor 5, cascaded inverters 6 and 7, N-channel MOSFETs 9, 10 and 14, and a P-channel MOS transistor. And an intermediate voltage generation circuit 8 including 11, 12 and 13. 4 (a), (b), (c), (d),
(E), (f) and (g) are timing charts showing signal waveforms, current waveforms and the like in this embodiment. The operation of this embodiment will be described below with reference to FIGS. 3 and 4.
【００１１】図３において、図１との対比により明らか
なように、本実施例の第１の実施例と異なる点は、トラ
ンスファゲートを形成するＮチャネルＭＯＳＦＥＴ２の
ゲートに供給される中間電圧を生成するために、新た
に、出力点Ｄの電位レベルを入力とする中間電圧発生回
路８が付加されていることである。それ以外のレベル変
換回路の構成ならびに動作については、前述の第１の実
施例の場合と全く同様であり、その動作説明は省略す
る。As is clear from comparison with FIG. 1 in FIG. 3, the difference from the first embodiment of the present embodiment is that the intermediate voltage supplied to the gate of the N-channel MOSFET 2 forming the transfer gate is generated. In order to do so, the intermediate voltage generating circuit 8 which receives the potential level of the output point D as an input is newly added. The other configurations and operations of the level conversion circuit are exactly the same as those in the above-described first embodiment, and the description of the operation is omitted.
【００１２】次に、新たに設けられた中間電圧発生回路
８の動作について、レベル変換回路の動作との関連にお
いて説明する。Next, the operation of the newly provided intermediate voltage generating circuit 8 will be described in relation to the operation of the level converting circuit.
【００１３】レベル変換回路の出力点Ｄの電位が０Ｖで
ある場合には、ＮチャネルォＭＯＳＦＥＴ９および１４
はオフの状態にあり、またＰチャネルＭＯＳＦＥＴ１１
はオンとなる。これにより、内部接点Ｃの電位は、Ｐチ
ャネルＭＯＳＦＥＴ１１を介して電源電圧ＶDD（＝５
Ｖ）が出力されて５Ｖとなり、ＮチャネルＭＯＳＦＥＴ
２のゲートに入力される。次いで入力端子２１の電位が
０Ｖ→２．５Ｖに変化して、これに伴ない出力端Ｄの電
位が０Ｖ→５Ｖに変化すると、ＰチャネルＭＯＳＦＥＴ
１１はオフし、ＮチャネルＭＯＳＦＥＴ９および１４は
オンとなり、これにより、ＮチャネルＭＯＳＦＥＴ９お
よび１０、ＰチャネルＭＯＳＦＥＴ１２および１３、Ｎ
チャネルＭＯＳＦＥＴ１４により分圧された中間電圧が
発生して出力される。即ち、入力端子２１の電位レベル
が２．５Ｖの時には、入力端子２１と内部接点Ａの電圧
差による電流が生じないように、ＮチャネルＭＯＳＦＥ
Ｔ２のゲート電圧を下げる必要があるが、入力端子２１
の電位レベルが０Ｖの時には、ＮチャネルＭＯＳＦＥＴ
２のゲート電圧を下げる必要がないので、中間電圧発生
回路８の消費電力を抑制するために、出力端Ｄの信号出
力レベルを利用して、出力レベルの切替えが行われてい
る。When the potential at the output point D of the level conversion circuit is 0V, N-channel MOSFETs 9 and 14 are provided.
Is off, and the P-channel MOSFET 11
Turns on. As a result, the potential of the internal contact C is supplied to the power source voltage V DD (= 5) via the P-channel MOSFET 11.
V) is output and becomes 5V, and N-channel MOSFET
It is input to the gate of 2. Next, when the potential of the input terminal 21 changes from 0V to 2.5V and the potential of the output terminal D changes from 0V to 5V accordingly, the P-channel MOSFET
11 turns off and N-channel MOSFETs 9 and 14 turn on, which causes N-channel MOSFETs 9 and 10, P-channel MOSFETs 12 and 13, N.
The intermediate voltage divided by the channel MOSFET 14 is generated and output. That is, when the potential level of the input terminal 21 is 2.5 V, the N-channel MOSFE is set so that no current is generated due to the voltage difference between the input terminal 21 and the internal contact A.
It is necessary to lower the gate voltage of T2, but input terminal 21
When the potential level of is 0V, N-channel MOSFET
Since it is not necessary to lower the gate voltage of No. 2, the output level is switched using the signal output level of the output terminal D in order to suppress the power consumption of the intermediate voltage generation circuit 8.
【００１４】なお、本発明が、出力端Ｄにおける信号出
力の取り入れを必ずしも必要としていないこと、中間電
圧発生回路自体を他のレベル変換回路と共有することが
できること、および中間電圧発生回路内の回路構成が、
本実施例と同一でなくてもよいことは極めて明白なこと
である。It is to be noted that the present invention does not necessarily need to take in the signal output at the output terminal D, that the intermediate voltage generating circuit itself can be shared with another level converting circuit, and that the circuit in the intermediate voltage generating circuit is shared. The composition is
It is quite clear that it need not be the same as this embodiment.
【００１５】[0015]
【発明の効果】以上説明したように、本発明は、信号入
力側より縦続接続される第１および第２の反転増幅器
と、ゲートに前記第２の反転増幅器の出力信号が入力さ
れるＰチャネルＭＯＳＦＥＴと、ゲートに所定の中間電
位が供給されるＮチャネルＭＯＳＦＥＴにより形成さ
れ、入力端に所定の入力信号が入力されて、出力端が前
記第１の反転増幅器の入力端に接続されるトランスファ
ゲートと、一端が所定の電源に接続され、他端が前記ト
ランスファゲートの出力端に接続されて、前記第１の反
転増幅器の出力信号をイネーブル信号として形成される
プルアップ回路とを含むレベル変換回路を備えることに
より、電源電圧よりも低い電圧を“１”レベルとして入
力する場合においても、入力端子電流を著しく抑制する
ことが可能となり、無駄な消費電力を低減することがで
きるという効果がある。As described above, according to the present invention, the first and second inverting amplifiers are connected in cascade from the signal input side, and the P channel in which the output signal of the second inverting amplifier is input to the gate. A transfer gate formed by a MOSFET and an N-channel MOSFET whose gate is supplied with a predetermined intermediate potential, a predetermined input signal being input to an input end, and an output end being connected to an input end of the first inverting amplifier. And a pull-up circuit having one end connected to a predetermined power source and the other end connected to the output end of the transfer gate, and the pull-up circuit formed with the output signal of the first inverting amplifier as an enable signal. By including the above, it becomes possible to remarkably suppress the input terminal current even when a voltage lower than the power supply voltage is input as the “1” level. There is an effect that it is possible to reduce the Do power consumption.
【図１】本発明の第１の実施例におけるレベル変換回路
を示すブロック図である。FIG. 1 is a block diagram showing a level conversion circuit according to a first embodiment of the present invention.
【図２】第１の実施例における動作を示すタイミング図
である。FIG. 2 is a timing chart showing an operation in the first embodiment.
【図３】本発明の第２の実施例におけるレベル変換回路
を示すブロック図である。FIG. 3 is a block diagram showing a level conversion circuit according to a second embodiment of the present invention.
【図４】第２の実施例における動作を示すタイミング図
である。FIG. 4 is a timing chart showing an operation in the second embodiment.
【図５】第１の従来例におけるレベル変換回路を示すブ
ロック図である。FIG. 5 is a block diagram showing a level conversion circuit in a first conventional example.
【図６】第１の従来例における動作を示すタイミング図
である。FIG. 6 is a timing chart showing an operation in the first conventional example.
【図７】第２の従来例におけるレベル変換回路を示すブ
ロック図である。FIG. 7 is a block diagram showing a level conversion circuit in a second conventional example.
【図８】第２の従来例における動作を示すタイミング図
である。FIG. 8 is a timing chart showing an operation in a second conventional example.
１、４、１１〜１３ ＰチャネルＭＯＳＦＥＴ ２、９、１０、１４ ＮチャネルＭＯＳＦＥＴ ３ プルアップ回路 ５ 抵抗 ６、７ インバータ １５ ＮＯＲ回路 1, 4, 11-13 P-channel MOSFET 2, 9, 10, 14 N-channel MOSFET 3 Pull-up circuit 5 Resistor 6, 7 Inverter 15 NOR circuit
Claims (1)
１および第２の反転増幅器と、 ゲートに前記第２の反転増幅器の出力信号が供給される
ＰチャネルＭＯＳＦＥＴと、ゲートに所定の中間電位が
供給されるＮチャネルＭＯＳＦＥＴにより形成され、入
力端に所定の入力信号が入力されて、出力端が前記第１
の反転増幅器の入力端に接続されるトランスファゲート
と、 一端が所定の電源に接続され、他端が前記トランスファ
ゲートの出力端に接続されて、前記第１の反転増幅器の
出力信号をイネーブル信号として形成されるプルアップ
回路と、 を含むレベル変換回路を備えることを特徴とする半導体
集積回路。1. A first and a second inverting amplifier connected in series from the signal input side, a P-channel MOSFET having a gate supplied with the output signal of the second inverting amplifier, and a gate having a predetermined intermediate portion. It is formed by an N-channel MOSFET to which a potential is supplied, a predetermined input signal is input to the input end, and the output end is the first
A transfer gate connected to the input terminal of the inverting amplifier, one end of which is connected to a predetermined power supply, and the other end of which is connected to the output terminal of the transfer gate, and the output signal of the first inverting amplifier is used as an enable signal. A semiconductor integrated circuit comprising a pull-up circuit formed and a level conversion circuit including the pull-up circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222942A JP2944373B2 (en) | 1993-09-08 | 1993-09-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222942A JP2944373B2 (en) | 1993-09-08 | 1993-09-08 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779150A true JPH0779150A (en) | 1995-03-20 |
| JP2944373B2 JP2944373B2 (en) | 1999-09-06 |
Family
ID=16790290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222942A Expired - Lifetime JP2944373B2 (en) | 1993-09-08 | 1993-09-08 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944373B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869616A2 (en) * | 1997-03-31 | 1998-10-07 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| JP2005260922A (en) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | Method and apparatus for robust mode selection with low power consumption |
| CN102331810A (en) * | 2011-07-18 | 2012-01-25 | 西安民展微电子有限公司 | Alternative circuit of current sensing power metal oxide semiconductor field effect transistor (MOSFET) |
| JP2012170041A (en) * | 2011-02-15 | 2012-09-06 | Taiwan Semiconductor Manufacturing Co Ltd | Low leakage voltage detection circuit |
| JP2016040868A (en) * | 2014-08-12 | 2016-03-24 | ラピスセミコンダクタ株式会社 | Tolerant input circuit and tolerant control method |
-
1993
- 1993-09-08 JP JP5222942A patent/JP2944373B2/en not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1239591A2 (en) * | 1997-03-31 | 2002-09-11 | Oki Electric Industry Company, Limited | Input circuit for an integrated circuit |
| EP0869616A2 (en) * | 1997-03-31 | 1998-10-07 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| US6057717A (en) * | 1997-03-31 | 2000-05-02 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| US6307421B1 (en) | 1997-03-31 | 2001-10-23 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| US6400191B2 (en) | 1997-03-31 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| EP1229650A2 (en) * | 1997-03-31 | 2002-08-07 | Oki Electric Industry Company, Limited | Output circuit, input circuit and input/output circuit |
| EP0869616A3 (en) * | 1997-03-31 | 1998-10-21 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| US6525576B2 (en) | 1997-03-31 | 2003-02-25 | Oki Electric Industry Co., Ltd. | Output circuit, input circuit and input/output circuit |
| EP1239591A3 (en) * | 1997-03-31 | 2003-05-02 | Oki Electric Industry Company, Limited | Input circuit for an integrated circuit |
| EP1229650A3 (en) * | 1997-03-31 | 2003-05-02 | Oki Electric Industry Company, Limited | Output circuit, input circuit and input/output circuit |
| JP2005260922A (en) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | Method and apparatus for robust mode selection with low power consumption |
| JP2012170041A (en) * | 2011-02-15 | 2012-09-06 | Taiwan Semiconductor Manufacturing Co Ltd | Low leakage voltage detection circuit |
| CN102331810A (en) * | 2011-07-18 | 2012-01-25 | 西安民展微电子有限公司 | Alternative circuit of current sensing power metal oxide semiconductor field effect transistor (MOSFET) |
| JP2016040868A (en) * | 2014-08-12 | 2016-03-24 | ラピスセミコンダクタ株式会社 | Tolerant input circuit and tolerant control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944373B2 (en) | 1999-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031313B2 (en) | Semiconductor circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| KR100197998B1 (en) | Low power loss input buffer of semiconductor device | |
| JPH0435224A (en) | Semiconductor device | |
| JPH04150224A (en) | Integrated circuit | |
| JP2944373B2 (en) | Semiconductor integrated circuit | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| JPH0677804A (en) | Output circuit | |
| JPH04269011A (en) | Level shift circuit | |
| JPH05122049A (en) | Output buffer circuit | |
| JP3265181B2 (en) | Clock distribution circuit | |
| JP2654275B2 (en) | Bidirectional buffer | |
| JPH10276069A (en) | Data latch circuit | |
| JPH0677805A (en) | Output buffer circuit | |
| JPS58207726A (en) | Semiconductor circuit | |
| JP2932858B2 (en) | Level conversion circuit | |
| JPH02196519A (en) | Driver circuit | |
| JP2903885B2 (en) | CMOS output buffer circuit | |
| JP2785576B2 (en) | Level conversion circuit | |
| JP2550942B2 (en) | CMOS type logic integrated circuit | |
| JPH0590913A (en) | Dynamic flip-flop circuit | |
| JP2674910B2 (en) | Three-state buffer circuit | |
| KR100410813B1 (en) | Inverter for forming high-speed power driving circuit of semiconductor device | |
| KR0164520B1 (en) | Current source with buffer | |
| JPH0431630Y2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |