JPH0778965A - High breakdown voltage semiconductor element - Google Patents
High breakdown voltage semiconductor elementInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高耐圧半導体素子に係
り、特にＭＯＳゲート構造を有する高耐圧半導体素子に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage semiconductor element, and more particularly to a high breakdown voltage semiconductor element having a MOS gate structure.
【０００２】[0002]
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。2. Description of the Related Art In recent years, an integrated circuit (IC) formed by integrating a large number of transistors, resistors and the like so as to achieve an electric circuit and forming them on one chip has been widely used in important parts of computers and communication equipment. ing. IC like this
Among them, a device including a high breakdown voltage element is called a power IC.
【０００３】図８は、従来のＩＧＢＴの構造を示す素子
断面図である。図中、７１はＰ型エミッタ層を示してお
り、このＰ型エミッタ層７１上には、低不純物濃度のＮ
- 型ベース層７２が設けられている。このＮ- 型ベース
層７２の表面には、Ｐ型ベース層７３が選択的に形成さ
れており、このＰ型ベース層７３の表面にはＮ+ 型ソー
ス層７４が選択的に形成されている。FIG. 8 is a sectional view of an element showing the structure of a conventional IGBT. In the figure, reference numeral 71 denotes a P-type emitter layer, and on this P-type emitter layer 71, a low impurity concentration N
A- type base layer 72 is provided. A P-type base layer 73 is selectively formed on the surface of the N − -type base layer 72, and an N + -type source layer 74 is selectively formed on the surface of the P-type base layer 73. .
【０００４】二つのＮ+ 型ソース層７４の間の領域上に
は、ゲート絶縁膜７５を介してゲート電極７６が設けら
れている。また、このゲート電極７６側には、Ｐ型ベー
ス層７３およびＮ+ 型ソース層７４にコンタクトするカ
ソード電極７７が設けられている。そして、Ｐ型エミッ
タ層７１の裏面にはアノード電極７０が設けられてい
る。A gate electrode 76 is provided on a region between the two N + type source layers 74 with a gate insulating film 75 interposed therebetween. A cathode electrode 77 that contacts the P-type base layer 73 and the N + -type source layer 74 is provided on the gate electrode 76 side. An anode electrode 70 is provided on the back surface of the P-type emitter layer 71.
【０００５】このように構成されたＩＧＢＴの動作は次
の通りである。すなわち、素子をターンオンするには、
例えば、アノード電極７０に正電圧，カソード電極７６
に負電圧を印加した状態で、ゲート電極７６にカソード
電極７７よりも高い電圧を印加する。The operation of the thus constructed IGBT is as follows. That is, to turn on the device,
For example, a positive voltage is applied to the anode electrode 70 and a cathode electrode 76
With a negative voltage applied to the gate electrode 76, a voltage higher than that applied to the cathode electrode 77 is applied to the gate electrode 76.
【０００６】この結果、ゲート電極７６の下部のＰ型ベ
ース層７３の表面にＮ型チャネルが形成され、Ｎ+ 型ソ
ース層７４からＮ- 型ベース層７２に電子が注入される
とともに、この電子の注入に伴ってＰ型エミッタ層７１
からＮ- 型ベース層７２に正孔が注入される。As a result, an N-type channel is formed on the surface of the P-type base layer 73 below the gate electrode 76, electrons are injected from the N + -type source layer 74 to the N − -type base layer 72, and the electrons are also injected. With the implantation of P-type emitter layer 71
The holes are injected into the N − type base layer 72 from the.
【０００７】このような電子，正孔の注入によってＮ-
型ベース層７２内にキャリアが蓄積される結果、導電変
調が起こり、素子はターンオンする。一方、素子をター
ンオフするには、ゲート電極７６にカソード電極７７よ
りも低い電圧を印加し、上記Ｎ型チャネルを消滅させ、
Ｎ+ 型ソース層７４からＮ-型ベース層７２への電子の
注入を停止させれば良い。[0007] N such an electronic, by injection of holes -
The accumulation of carriers in the mold base layer 72 results in conductivity modulation and the device is turned on. On the other hand, in order to turn off the device, a voltage lower than that of the cathode electrode 77 is applied to the gate electrode 76 to extinguish the N-type channel,
The injection of electrons from the N + type source layer 74 to the N − type base layer 72 may be stopped.
【０００８】しかしながら、この種のＩＧＢＴには次の
ような問題があった。すなわち、Ｐ型エミッタ層７１か
らＮ- 型ベース層７２への正孔の注入効率は高くできる
が、寄生サイリスタのラッチアップを防止する目的か
ら、Ｎ+ 型ソース層７４からＮ- 型ベース層７２への電
子の注入効率を高くするには限界があった。このため、
最大電流遮断能力は大きくできるが、ＧＴＯサイリスタ
に比べてオン抵抗が高いという問題があった。However, this type of IGBT has the following problems. That is, although the efficiency of injecting holes from the P-type emitter layer 71 to the N − -type base layer 72 can be increased, the N + -type source layer 74 to the N − -type base layer 72 are used for the purpose of preventing latch-up of the parasitic thyristor. There was a limit to increase the efficiency of electron injection into. For this reason,
Although the maximum current interruption capability can be increased, there is a problem that the ON resistance is higher than that of the GTO thyristor.
【０００９】[0009]
【発明が解決しようとする課題】上述の如く、従来のＩ
ＧＢＴは、最大電流遮断能力は大きいが、ＧＴＯサイリ
スタに比べてオン抵抗が高いという問題があった。本発
明は、上記事情を考慮してなされたもので、その目的と
するところは、最大電流遮断能力の低下を招くこと無
く、ターンオン特性を改善できる高耐圧半導体素子を提
供することにある。As described above, the conventional I
The GBT has a large maximum current interruption capability, but has a problem that the ON resistance is higher than that of the GTO thyristor. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a high breakdown voltage semiconductor element capable of improving turn-on characteristics without causing a reduction in maximum current blocking capability.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高耐圧半導体素子は、第１導電型エミッ
タ層上に設けられた第２導電型ベース層と、この第２導
電型ベース層の表面に選択的に形成された第１および第
２の第１導電型ベース層と、前記第１の第１導電型ベー
ス層の表面に選択的に形成された第２導電型ソース層お
よび第２導電型ドレイン層と、前記第２導電型ソース層
と前記第２導電型ドレイン層との間の領域上に、第１の
ゲート絶縁膜を介して設けられた第１のゲート電極と、
前記第２の第１導電型ベース層の表面に選択的に形成さ
れた第２導電型エミッタ層と、前記第２導電型ドレイン
層と前記第２導電型エミッタ層との間の領域上に、第２
のゲート絶縁膜を介して設けられた第２のゲート電極
と、前記第２導電型ドレイン層と前記第２導電型エミッ
タ層とを接続するフローティング電極とを備えたことを
特徴とする。In order to achieve the above object, a high breakdown voltage semiconductor device of the present invention comprises a second conductive type base layer provided on a first conductive type emitter layer, and a second conductive type base layer. First and second first conductivity type base layers selectively formed on the surface of the first conductivity type base layer, and second conductivity type source selectively formed on the surface of the first first conductivity type base layer Layer and a second conductivity type drain layer, and a first gate electrode provided on a region between the second conductivity type source layer and the second conductivity type drain layer via a first gate insulating film. When,
A second conductivity type emitter layer selectively formed on the surface of the second first conductivity type base layer, and a region between the second conductivity type drain layer and the second conductivity type emitter layer; Second
A second gate electrode provided via the gate insulating film, and a floating electrode connecting the second conductivity type drain layer and the second conductivity type emitter layer.
【００１１】[0011]
【作用】本発明によれば、素子のターンオン状態では、
第１のゲート電極の下部の第１導電型ベース層の表面に
チャネルが形成され、第２導電型ソース層中の多数キャ
リアは、上記チャネル，第２導電型ドレイン層，フロー
ティング電極，第２導電型エミッタ層の順の経路で、第
２の第１導電型ベース層に注入される。According to the present invention, when the device is turned on,
A channel is formed on the surface of the first conductivity type base layer below the first gate electrode, and the majority carriers in the second conductivity type source layer are formed by the channel, the second conductivity type drain layer, the floating electrode, and the second conductivity type. Injecting into the second first-conductivity-type base layer in the order of the type emitter layer.
【００１２】このキャリア注入により、第１導電型エミ
ッタ層，第２導電型ベース層，第２の第１導電型ベース
層および第１導電型エミッタ層で構成されたサイリスタ
がラッチアップし、素子はサイリスタ並みの低いオン抵
抗を実現できる。By this carrier injection, the thyristor composed of the first conductivity type emitter layer, the second conductivity type base layer, the second first conductivity type base layer and the first conductivity type emitter layer is latched up, and the device is It is possible to realize low on-resistance comparable to that of thyristors.
【００１３】このように本実施例によれば、オン電圧が
低いサイリスタモードで素子がターンオンするので、Ｉ
ＧＢＴよりもオン電圧が低くなり、ターンオン特性が改
善される。As described above, according to this embodiment, since the element is turned on in the thyristor mode in which the on-voltage is low, I
The on-voltage is lower than that of GBT, and the turn-on characteristic is improved.
【００１４】また、本発明によれば、第１導電型エミッ
タ層，第２導電型ベース層，第１の第１導電型ベース層
および第２導電型ドレイン層とでＩＧＢＴが構成されて
いるが、このＩＧＢＴを構成する第１の第１導電型ベー
ス層は、上記サイリスタを構成する第２の第１導電型ベ
ース層とは別個のものである。According to the present invention, the IGBT is composed of the first conductivity type emitter layer, the second conductivity type base layer, the first first conductivity type base layer and the second conductivity type drain layer. The first base layer of the first conductivity type that constitutes the IGBT is separate from the second base layer of the first conductivity type that constitutes the thyristor.
【００１５】このため、第１の第１導電型ベース層の不
純物濃度は、第２の第１導電型ベース層とは独立に設定
できるので、上記ＩＧＢＴの最大電流遮断能力が低下す
ることはない。Therefore, the impurity concentration of the first first-conductivity-type base layer can be set independently of that of the second first-conductivity-type base layer, so that the maximum current blocking capability of the IGBT does not decrease. .
【００１６】また、第２の第１導電型ベース層の不純物
濃度を第１の第１導電型ベース層の濃度よりも低くする
と、オン抵抗を下げることが可能で、また、逆に濃度を
高くすると、ターンオフ能力を向上させることができ
る。Further, if the impurity concentration of the second first-conductivity-type base layer is lower than the concentration of the first first-conductivity-type base layer, it is possible to reduce the on-resistance, and conversely, increase the concentration. Then, the turn-off ability can be improved.
【００１７】また、第２の第１導電型ベース層の不純物
濃度を局所的に変化させたり、ＳＩサイリスタのように
ベース層の無い部分を設けることによって、ターンオン
特性とターンオフ特性とのトレードオフを向上させるこ
とができる。Further, the turn-on characteristic and the turn-off characteristic can be traded off by locally changing the impurity concentration of the second first conductivity type base layer or by providing a portion having no base layer such as an SI thyristor. Can be improved.
【００１８】[0018]
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る高耐圧半導体
素子（１／２サイズ）の構造を示す素子断面図である。Embodiments will be described below with reference to the drawings. FIG. 1 is an element cross-sectional view showing the structure of a high breakdown voltage semiconductor element (1/2 size) according to the first embodiment of the present invention.
【００１９】図中、１はＰ型エミッタ層を示しており、
このＰ型エミッタ層１上には、低不純物濃度のＮ- 型ベ
ース層２が設けられている。このＮ- 型ベース層２の表
面には、第１のＰ型ベース層３1 および第２のベース層
３2 が選択的に形成されている。In the figure, 1 denotes a P-type emitter layer,
An N − type base layer 2 having a low impurity concentration is provided on the P type emitter layer 1. A first P-type base layer 3 1 and a second base layer 3 2 are selectively formed on the surface of the N − type base layer 2.
【００２０】第１のＰ型ベース層３1 の表面には、Ｎ+
型ソース層４，Ｎ+ 型ドレイン層５が選択的に形成さ
れ、一方、第２のＰ型ベース層３2 の表面には、Ｎ+ 型
エミッタ層８が選択的に形成されている。 On the surface of the first P-type base layer 3 1 , N +
The type source layer 4 and the N + type drain layer 5 are selectively formed, while the N + type emitter layer 8 is selectively formed on the surface of the second P type base layer 3 2 .
【００２１】Ｎ+ 型ソース層４とＮ+ 型ドレイン層５と
の間の第１のＰ型ベース層３1 上には、第１のゲート絶
縁膜６を介して、第１のゲート電極７が設けられてい
る。すなわち、第１のＰ型ベース層３1 内には、Ｎ型チ
ャネルのＭＯＳトランジスタが形成されている。また、
Ｎ+ 型ドレイン層５とＮ+ 型エミッタ層８との間の領域
上には、第２のゲート絶縁膜９を介して、第２のゲート
電極１０が設けられている。A first gate electrode 7 is formed on the first P-type base layer 3 1 between the N + -type source layer 4 and the N + -type drain layer 5 via a first gate insulating film 6. Is provided. That is, an N-type channel MOS transistor is formed in the first P-type base layer 3 1 . Also,
A second gate electrode 10 is provided on a region between the N + type drain layer 5 and the N + type emitter layer 8 via a second gate insulating film 9.
【００２２】第１のＰ型ベース層３1 およびＮ+ 型ソー
ス層４には、カソード電極１２が設けられている。ま
た、Ｎ+ 型ドレイン層５とＮ+ 型エミッタ層８とは、フ
ローティング電極１１により接続されている。そして、
Ｐ型エミッタ層１の裏面にはアノード電極１３が設けら
れている。A cathode electrode 12 is provided on the first P-type base layer 3 1 and the N + -type source layer 4. The N + type drain layer 5 and the N + type emitter layer 8 are connected by a floating electrode 11. And
An anode electrode 13 is provided on the back surface of the P-type emitter layer 1.
【００２３】このように構成された高耐圧半導体素子の
動作は次の通りである。すなわち、素子をターンするに
は、例えば、アノード電極１３に正電圧，カソード電極
１２に負電圧を印加した状態で、第１のゲート電極７お
よび第２のゲート電極１０にカソード電極１２よりも高
い電圧を印加する。The operation of the high breakdown voltage semiconductor device having the above structure is as follows. That is, in order to turn the device, for example, with the positive voltage applied to the anode electrode 13 and the negative voltage applied to the cathode electrode 12, the first gate electrode 7 and the second gate electrode 10 are higher than the cathode electrode 12. Apply voltage.
【００２４】この結果、第１のゲート電極７の下部の第
１のＰ型ベース層３1 の表面に第１のＮ型チャネルが形
成され、Ｎ+ 型ソース層４中の電子は、上記第１のＮ型
チャネル，Ｎ+ 型ドレイン層５，フローティング電極１
１，Ｎ+ 型エミッタ層８の順の経路で、第２のＰ型ベー
ス層３2 に注入される。As a result, a first N-type channel is formed on the surface of the first P-type base layer 3 1 below the first gate electrode 7, and the electrons in the N + -type source layer 4 become 1 N-type channel, N + -type drain layer 5, floating electrode 1
It is injected into the second P-type base layer 3 2 in the order of the 1, N + -type emitter layer 8.
【００２５】この電子の注入により、Ｐ型エミッタ層
１，Ｎ- 型ベース層２，第２のＰ型ベース層３2 および
Ｎ+ 型エミッタ層８で構成されたサイリスタがラッチア
ップし、素子はターンオンする。By this electron injection, the thyristor composed of the P-type emitter layer 1, the N − -type base layer 2, the second P-type base layer 3 2 and the N + -type emitter layer 8 latches up, and the element is Turn on.
【００２６】このとき、第２のゲート電極１０の下部の
第１のＰ型ベース層３1 の表面には第２のＮ型チャネル
が形成されるため、Ｎ+ 型ソース層４中の電子は、Ｎ+
型ソース層４，第１のＮ型チャネル，Ｎ+ 型ドレイン層
５，第２のＮ型チャネル，Ｎ- 型ベース層２の順の経路
で、Ｐ型エミッタ層１に電子が注入される。このため、
Ｎ- 型ベース層２とＰ型エミッタ層１とで構成されたダ
イオードも、素子のターンオンに寄与する。At this time, since a second N-type channel is formed on the surface of the first P-type base layer 3 1 below the second gate electrode 10, electrons in the N + -type source layer 4 are generated. , N +
Electrons are injected into the P-type emitter layer 1 through the type source layer 4, the first N-type channel, the N + type drain layer 5, the second N-type channel, and the N − type base layer 2 in this order. For this reason,
The diode composed of the N − type base layer 2 and the P type emitter layer 1 also contributes to turn-on of the device.
【００２７】このように本実施例によれば、ＩＧＢＴよ
りもオン電圧が低いサイリスタや、ダイオードが動作す
ることにより、素子はターンオンするため、ＩＧＢＴよ
りも優れたターンオン特性の高耐圧半導体素子が得られ
る。As described above, according to this embodiment, the element is turned on by the operation of the thyristor or the diode whose on-voltage is lower than that of the IGBT, so that a high breakdown voltage semiconductor element having a turn-on characteristic superior to that of the IGBT is obtained. To be
【００２８】また、Ｐ型エミッタ層１，Ｎ- 型ベース層
２，第１のＰ型ベース層３1 およびＮ+ 型ドレイン層５
とでＩＧＢＴが構成されているが、このＩＧＢＴを構成
する第１のＰ型ベース層３1 は、上記サイリスタを構成
する第２のＰ型ベース層３2とは別個のものである。The P-type emitter layer 1, the N − -type base layer 2, the first P-type base layer 3 1 and the N + -type drain layer 5 are also provided.
, The first P-type base layer 3 1 forming the IGBT is different from the second P-type base layer 3 2 forming the thyristor.
【００２９】このため、第１のＰ型ベース層３1 の不純
物濃度は、第２のＰ型ベース層３2とは独立に設定でき
るので、上記ＩＧＢＴの最大電流遮断能力が低下するこ
とはない。Therefore, the impurity concentration of the first P-type base layer 3 1 can be set independently of that of the second P-type base layer 3 2 , so that the maximum current blocking capability of the IGBT does not decrease. .
【００３０】図２は、セルサイズと電流密度との関係を
示す特性図である。これは図１の高耐圧半導体素子にお
いて、ＩＧＢＴ部分の設計は同じで、セルサイズを変化
させたときの素子に流れる電流密度を示している。すな
わち、ＩＧＢＴ部分のサイズは一定（Ｌs ＝５μｍ）と
し、サイリスタ部分のサイズを変え場合の電流密度の変
化を示している。ここで、正孔のライフタイムは１０μ
ｓ、アノード・カソード間電圧は２．６Ｖとした。ま
た、比較のため、通常のＩＧＢＴにおける電流密度とセ
ルサイズとの関係も示してある。FIG. 2 is a characteristic diagram showing the relationship between cell size and current density. In the high breakdown voltage semiconductor device of FIG. 1, the design of the IGBT part is the same, and shows the current density flowing in the device when the cell size is changed. That is, the size of the IGBT part is fixed (L s = 5 μm), and the change in current density when the size of the thyristor part is changed is shown. Here, the lifetime of holes is 10μ
and the voltage between the anode and the cathode was 2.6V. For comparison, the relationship between the current density and cell size in a normal IGBT is also shown.
【００３１】図２から、ＩＧＢＴの場合、セルサイズが
小さくなるに伴い電流密度は大きくなり、そして、セル
サイズが小さくなり過ぎると電流密度は小さくなること
が分かる。It can be seen from FIG. 2 that in the case of the IGBT, the current density increases as the cell size decreases, and the current density decreases as the cell size decreases too much.
【００３２】一方、本発明の場合、図２からセルサイズ
が小さくなるに伴い電流密度が大きくなり、且つどのセ
ルサイズにおいてもＩＧＢＴよりも大きいことが分か
る。更に、セルサイズが１２０μｍ以下になると、本発
明の素子の電流密度は、ＩＧＢＴの電流密度の最大値よ
りも大きくなることが分かる。On the other hand, in the case of the present invention, it can be seen from FIG. 2 that the current density increases as the cell size decreases, and is higher than the IGBT in any cell size. Further, it can be seen that when the cell size is 120 μm or less, the current density of the device of the present invention becomes larger than the maximum value of the current density of the IGBT.
【００３３】なお、図２の特性曲線は、ＩＧＢＴ部分の
サイズや各層の厚みその他のパラメータを変えると若干
変化するが、二つの特性曲線の関係は略一定であり、セ
ルサイズを１２０μｍ以下にすれば、従来得られなかっ
た大きな電流密度を得ることができる。The characteristic curve of FIG. 2 changes slightly when the size of the IGBT portion, the thickness of each layer, and other parameters are changed, but the relationship between the two characteristic curves is substantially constant, and the cell size is 120 μm or less. If so, it is possible to obtain a large current density which has never been obtained.
【００３４】このように、本実施例によれば、セルサイ
ズが１２０μｍ以下であれば、ＩＧＢＴの電流密度の最
大値よりも大きな電流密度が得られるため、セルサイズ
を１２０μｍ以下、例えば、５０μｍにすることによ
り、通常のＩＧＢＴの最大電流遮断能力と同様な大きさ
のままで、十分に低いオン電圧を実現できる。As described above, according to this embodiment, if the cell size is 120 μm or less, a current density larger than the maximum value of the current density of the IGBT can be obtained. Therefore, the cell size is 120 μm or less, for example, 50 μm. By doing so, a sufficiently low on-voltage can be realized while maintaining the same magnitude as the maximum current cutoff capability of a normal IGBT.
【００３５】かくして本実施例によれば、オン電圧が低
いサイリスタモードで素子がターンオンするので、ＩＧ
ＢＴよりもオン電圧が低くなり、ターンオン特性が改善
される。しかも、ＩＧＢＴを構成する第１のＰ型ベース
層３1 は、サイリスタを構成する第２のＰ型ベース層３
2 とは別個なものなので、第２のＰ型ベース層３2 とは
独立に第１のＰ型ベース層３1 の不純物濃度を設定でき
るので、最大電流遮断能力が低下するという問題はな
い。Thus, according to this embodiment, since the element is turned on in the thyristor mode in which the on-voltage is low, the IG
The on-voltage is lower than that of BT, and the turn-on characteristic is improved. Moreover, the first P-type base layer 3 1 forming the IGBT is the second P-type base layer 3 forming the thyristor.
Since it is different from 2, the impurity concentration of the first P-type base layer 3 1 can be set independently of the second P-type base layer 3 2 , so that there is no problem that the maximum current blocking capability is lowered.
【００３６】以下、本発明の他の実施例に係る高耐圧半
導体素子について説明する。なお、以下の図において、
前出した図の高耐圧半導体素子と対応する部分には前出
した図と同一符号を付してあり、詳細な説明は省略す
る。A high breakdown voltage semiconductor device according to another embodiment of the present invention will be described below. In addition, in the following figures,
The parts corresponding to the high breakdown voltage semiconductor elements in the above-mentioned figures are denoted by the same reference numerals as those in the above-mentioned figures, and detailed description thereof will be omitted.
【００３７】図３は、本発明の第２の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が先の実施例のそれと異なる点は、
第１のＰ型ベース層３1 内にＮ+ 型ソース層４およびＮ
+ 型ドレイン層５にコンタクトする高濃度のＰ+ 型拡散
層１４が形成されていることにある。FIG. 3 is an element sectional view showing the structure of a high breakdown voltage semiconductor element according to the second embodiment of the present invention. The high-voltage semiconductor device of this embodiment is different from that of the previous embodiment in that
In the first P-type base layer 3 1 , the N + -type source layer 4 and N
The high-concentration P + -type diffusion layer 14 that contacts the + -type drain layer 5 is formed.
【００３８】このように構成された高耐圧半導体素子で
も先の実施例とそれと同様な効果が得られる。更に、本
実施例の場合、Ｐ+ 型拡散層１４の存在によって、第１
のＰ型ベース層３1 内の抵抗が低くなり、第１のＰ型ベ
ース層３1 内を流れる正孔電流による電圧降下が小さく
なる。このため、Ｎ+ 型ソース層４，第１のＰ型ベース
層３1，Ｎ- 型ベース層２およびＰ型エミッタ層１とで
構成された寄生サイリスタ、並びにＮ+ 型ドレイン層
５，第１のＰ型ベース層３1 ，Ｎ- 型ベース層２および
Ｐ型エミッタ層１とで構成された寄生サイリスタのラッ
チアップを防止でき、ターンオフ特性を改善できる。The high withstand voltage semiconductor element configured as described above can also obtain the same effects as those of the above-described embodiment. Further, in the case of the present embodiment, the presence of the P + type diffusion layer 14 causes the first
The resistance in the P-type base layer 3 1 becomes low, and the voltage drop due to the hole current flowing in the first P-type base layer 3 1 becomes small. Therefore, the parasitic thyristor composed of the N + type source layer 4, the first P type base layer 3 1 , the N − type base layer 2 and the P type emitter layer 1, and the N + type drain layer 5 It is possible to prevent the parasitic thyristor composed of the P-type base layer 3 1 , the N − -type base layer 2 and the P-type emitter layer 1 from latching up and improve the turn-off characteristic.
【００３９】図４は、本発明の第３の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のＰ型ベース層３2 内に埋め込み絶縁膜１５が
形成されていることにある。埋め込み絶縁膜１５は、例
えば、シリコン酸化膜で形成する。FIG. 4 is an element sectional view showing the structure of a high breakdown voltage semiconductor element according to the third embodiment of the present invention. The high breakdown voltage semiconductor device of this embodiment is different from that of the second embodiment in that a buried insulating film 15 is formed in the second P-type base layer 3 2 . The embedded insulating film 15 is formed of, for example, a silicon oxide film.
【００４０】このような埋め込み絶縁膜１５が存在する
と、第２のＰ型ベース層３2 内の正孔の横方向ドリフト
（特に第１のＰ型ベース層３1 方向のドリフト）を防止
でき、第２のＰ型ベース層３2 内の正孔の濃度プロファ
イルが適正化され（第２のＰ型ベース層３2 内の右側の
正孔の濃度が高くなる）、オン電圧が低くなる。The presence of such a buried insulating film 15 can prevent lateral drift of holes in the second P-type base layer 3 2 (in particular, drift in the direction of the first P-type base layer 3 1 ). The concentration profile of holes in the second P-type base layer 3 2 is optimized (the concentration of holes on the right side in the second P-type base layer 3 2 is high), and the ON voltage is low.
【００４１】また、埋め込み絶縁膜１５の存在によっ
て、正孔の流れが制限されることにより、寄生サイリス
タがラッチアップするような正孔の流れが起き難くな
り、ターンオフ特性も改善される。Further, the presence of the buried insulating film 15 restricts the flow of holes, so that the flow of holes that causes the parasitic thyristor to latch up is less likely to occur, and the turn-off characteristic is also improved.
【００４２】図５は、本発明の第４の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のゲート電極１０とＮ+ 型エミッタ層８との間
の距離を広く取ったことにある。FIG. 5 is an element sectional view showing the structure of a high breakdown voltage semiconductor element according to the fourth embodiment of the present invention. The high withstand voltage semiconductor device of this embodiment is different from that of the second embodiment in that the distance between the second gate electrode 10 and the N + type emitter layer 8 is wide.
【００４３】このように構成された高耐圧半導体素子で
も、第２のＰ型ベース層３2 内の右側の正孔の濃度が高
くなり、正孔の濃度プロファイルが適正化され、オン電
圧が小さくなる。また、寄生サイリスタがラッチアップ
するような正孔の流れが起き難くなり、ターンオフ特性
も改善される。Even in the high breakdown voltage semiconductor device having such a structure, the concentration of holes on the right side in the second P-type base layer 3 2 is increased, the concentration profile of holes is optimized, and the ON voltage is reduced. Become. Further, the flow of holes that causes the parasitic thyristor to latch up is less likely to occur, and the turn-off characteristic is also improved.
【００４４】図６は、本発明の第５の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第１の実施例のそれと異なる点
は、第２のゲート電極１０の下部に高濃度のＮ+ 型拡散
層１６が形成されていることにある。このＮ+ 型拡散層
１６の不純物濃度は、例えば、１０15／ｃｍ2 とする。
この程度の不純物濃度であれば耐圧は低下しないので、
高濃度になった分だけオン電圧が低くなり、ターンオン
特性が改善される。FIG. 6 is an element sectional view showing the structure of a high breakdown voltage semiconductor element according to the fifth embodiment of the present invention. The high breakdown voltage semiconductor device of this embodiment is different from that of the first embodiment in that a high-concentration N + type diffusion layer 16 is formed below the second gate electrode 10. The impurity concentration of the N + type diffusion layer 16 is, eg, 10 15 / cm 2 .
With this concentration of impurities, the breakdown voltage does not decrease, so
The higher the concentration, the lower the on-voltage, and the turn-on characteristic is improved.
【００４５】図７は、本発明の第６の実施例に係る高耐
圧半導体素子の構造を示す素子断面図である。本実施例
の高耐圧半導体素子が第２の実施例のそれと異なる点
は、第２のＰ型ベース層３2 がＮ+ 型エミッタ層８の下
部に分散的に形成され、ＳＩサイリスタが構成されてい
ることにある。本実施例によれば、ノーマリオンタイプ
のサイリスタであるＳＩサイリスタが形成されているた
め、ターンオフ特性（オン電圧）が改善される。FIG. 7 is an element sectional view showing the structure of a high breakdown voltage semiconductor element according to the sixth embodiment of the present invention. The high withstand voltage semiconductor device of this embodiment is different from that of the second embodiment in that the second P-type base layer 3 2 is dispersedly formed under the N + -type emitter layer 8 to form an SI thyristor. There is something to do. According to this embodiment, since the SI thyristor which is a normally-on type thyristor is formed, the turn-off characteristic (ON voltage) is improved.
【００４６】[0046]
【発明の効果】以上詳述したように本発明によれば、オ
ン電圧が低いサイリスタモードで素子がターンオンする
ので、ＩＧＢＴよりもオン電圧が低くなり、ターンオン
特性が改善される。しかも、上記ＩＧＢＴを構成する第
１の第１導電型ベース層は、サイリスタを構成する第２
の第１導電型ベース層とは別個なものなので、第２の第
１導電型ベース層とは独立に第１の第１導電型ベース層
の不純物濃度を設定できるので、上記ＩＧＢＴの最大電
流遮断能力が低下することはない。As described above in detail, according to the present invention, since the element is turned on in the thyristor mode in which the on-voltage is low, the on-voltage is lower than that of the IGBT and the turn-on characteristic is improved. Moreover, the first first-conductivity-type base layer forming the IGBT is the second first-type base layer forming the thyristor.
Of the first conductivity type base layer, the impurity concentration of the first first conductivity type base layer can be set independently of the second first conductivity type base layer. There is no reduction in ability.
【図１】本発明の第１の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 1 is an element sectional view showing a structure of a high breakdown voltage semiconductor element according to a first embodiment of the present invention.
【図２】本発明の効果を示す特性図。FIG. 2 is a characteristic diagram showing the effect of the present invention.
【図３】本発明の第２の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 3 is an element sectional view showing a structure of a high breakdown voltage semiconductor element according to a second embodiment of the present invention.
【図４】本発明の第３の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 4 is an element cross-sectional view showing the structure of a high breakdown voltage semiconductor element according to a third embodiment of the present invention.
【図５】本発明の第４の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 5 is an element cross-sectional view showing the structure of a high breakdown voltage semiconductor element according to a fourth embodiment of the present invention.
【図６】本発明の第５の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 6 is an element sectional view showing a structure of a high breakdown voltage semiconductor element according to a fifth embodiment of the present invention.
【図７】本発明の第６の実施例に係る高耐圧半導体素子
の構造を示す素子断面図。FIG. 7 is an element cross-sectional view showing the structure of a high breakdown voltage semiconductor element according to a sixth embodiment of the present invention.
【図８】従来のＩＧＢＴの構造を示す素子断面図。FIG. 8 is an element cross-sectional view showing the structure of a conventional IGBT.
１…Ｐ型エミッタ層（第１導電型エミッタ層） ２…Ｎ- 型ベース層（第２導電型ベース層） ３1 …Ｐ型ベース層（第１の第１導電型ベース層） ３2 …Ｐ型ベース層（第２の第１導電型ベース層） ４…Ｎ+ 型ソース層（第２導電型ソース層） ５…Ｎ+ ドレイン層（第２導電型ドレイン層） ６…ゲート絶縁膜（第１のゲート絶縁膜） ７…ゲート電極（第１のゲート電極） ８…Ｎ+ 型エミッタ層 ９…ゲート絶縁膜（第２のゲート絶縁膜） １０…ゲート電極（第２のゲート電極） １１…フローティング電極 １２…カソード電極 １３…アノード電極 １４…Ｐ+ 型拡散層 １５…埋め混み絶縁膜 １６…Ｎ+ 型拡散層 ７０…アノード電極 ７１…Ｐ型エミッタ層 ７２…Ｎ- 型ベース層 ７３…Ｐ型ベース層 ７４…Ｎ+ 型ソース層 ７５…ゲート絶縁膜 ７６…ゲート電極 ７７…カソード電極1 ... P-type emitter layer (first conductivity type emitter layer) 2 ... N - type base layer (second conductivity type base layer) 3 1 ... P-type base layer (first first conductivity type base layer) 3 2 ... P type base layer (second first conductivity type base layer) 4 ... N + type source layer (second conductivity type source layer) 5 ... N + drain layer (second conductivity type drain layer) 6 ... Gate insulating film ( First gate insulating film 7 ... Gate electrode (first gate electrode) 8 ... N + type emitter layer 9 ... Gate insulating film (second gate insulating film) 10 ... Gate electrode (second gate electrode) 11 Floating electrode 12 Cathode electrode 13 Anode electrode 14 P + type diffusion layer 15 Filled insulating film 16 N + type diffusion layer 70 Anode electrode 71 P type emitter layer 72 N − type base layer 73 P-type base layer 74 ... N + -type source layer 75 ... gate insulating film 76 Gate electrode 77 ... cathode electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9055−4Ｍ Ｈ０１Ｌ 29/78 ３２１ Ｚ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location 9055-4M H01L 29/78 321 Z
Claims (1)
導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１および第２の第１導電型ベース層と、 前記第１の第１導電型ベース層の表面に選択的に形成さ
れた第２導電型ソース層および第２導電型ドレイン層
と、 前記第２導電型ソース層と前記第２導電型ドレイン層と
の間の領域上に、第１のゲート絶縁膜を介して設けられ
た第１のゲート電極と、 前記第２の第１導電型ベース層の表面に選択的に形成さ
れた第２導電型エミッタ層と、 前記第２導電型ドレイン層と前記第２導電型エミッタ層
との間の領域上に、第２のゲート絶縁膜を介して設けら
れた第２のゲート電極と、 前記第２導電型ドレイン層と前記第２導電型エミッタ層
とを接続するフローティング電極とを具備してなること
を特徴とする高耐圧半導体素子。1. A second layer provided on the first conductivity type emitter layer.
A conductive type base layer, first and second first conductive type base layers selectively formed on the surface of the second conductive type base layer, and selected on the surface of the first first conductive type base layer A second conductive type source layer and a second conductive type drain layer that are formed in a specific manner, and a first gate insulating film on a region between the second conductive type source layer and the second conductive type drain layer. A first gate electrode provided through the first conductive layer, a second conductive type emitter layer selectively formed on a surface of the second first conductive type base layer, the second conductive type drain layer, and the second conductive type drain layer. A second gate electrode provided on the region between the conductive type emitter layer and a second gate insulating film is connected to the second conductive type drain layer and the second conductive type emitter layer. A high breakdown voltage semiconductor device comprising a floating electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22091593A JPH0778965A (en) | 1993-09-06 | 1993-09-06 | High breakdown voltage semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22091593A JPH0778965A (en) | 1993-09-06 | 1993-09-06 | High breakdown voltage semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778965A true JPH0778965A (en) | 1995-03-20 |
Family
ID=16758541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22091593A Pending JPH0778965A (en) | 1993-09-06 | 1993-09-06 | High breakdown voltage semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778965A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135774A (en) * | 2008-01-15 | 2008-06-12 | Mitsubishi Electric Corp | High breakdown voltage semiconductor device |
-
1993
- 1993-09-06 JP JP22091593A patent/JPH0778965A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135774A (en) * | 2008-01-15 | 2008-06-12 | Mitsubishi Electric Corp | High breakdown voltage semiconductor device |
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