JPH0778868A - Manufacture of dielectric isolated substrate - Google Patents
Manufacture of dielectric isolated substrateInfo
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- JPH0778868A JPH0778868A JP24600793A JP24600793A JPH0778868A JP H0778868 A JPH0778868 A JP H0778868A JP 24600793 A JP24600793 A JP 24600793A JP 24600793 A JP24600793 A JP 24600793A JP H0778868 A JPH0778868 A JP H0778868A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、 2枚の半導体基板を酸
化膜を介して接着もしくは接合で一体化した接着半導体
基板を使用した誘電体分離基板の製造方法に関するもの
で、特に外周部を一部切り欠いた接着半導体基板に係る
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a dielectric isolation substrate using an adhesive semiconductor substrate in which two semiconductor substrates are integrated by adhesion or bonding with an oxide film interposed therebetween, and particularly in the outer peripheral portion. The present invention relates to an adhesive semiconductor substrate which is partially cut away.
【０００２】[0002]
【従来の技術】近年、鏡面に研磨されたシリコン等の半
導体基板（ウェーハ）に前処理を施した後、 2枚のウェ
ーハの鏡面同士を密着接触させ、熱処理することにより
強固な接合体ウェーハを形成する技術が注目されてい
る。2. Description of the Related Art In recent years, after a semiconductor substrate (wafer) such as silicon whose mirror surface has been polished is pretreated, the mirror surfaces of two wafers are brought into close contact with each other and heat-treated to form a strong bonded wafer. The forming technology is drawing attention.
【０００３】この方法では、表面を酸化したウェーハを
接着することにより、誘電体分離構造を有する基板の作
成が容易に行なえる。さらに素子が形成される側もシリ
コン基板を用いるのでＳＩＭＯＸ（Separation by Impl
anted Oxygen）法等に比べ結晶性も良く、比較的反りも
少ない等の特徴がある優れた方法であり、近年その実用
化がなされつつある。In this method, a substrate having a dielectric isolation structure can be easily prepared by bonding a wafer whose surface is oxidized. Further, since the silicon substrate is also used on the side where elements are formed, SIMOX (Separation by Impl
It is an excellent method characterized by good crystallinity and relatively little warpage as compared with the anted Oxygen) method, etc., and its practical use is being made in recent years.
【０００４】従来より、半導体装置の素子分離技術とし
て、Ｐ−Ｎ接合分離や誘電体分離が知られている。誘電
体分離方式では、（ａ）ラッチアップ（latch up）が無
い、（ｂ）高耐圧が得られる、（ｃ）寄生容量が少なく
高速動作が可能等の特徴がある。このため高速ＩＣ、高
耐圧パワーＩＣ等、その用途が広がりつつある。従って
接着ウェーハの適用範囲も拡大している。Conventionally, P-N junction isolation and dielectric isolation have been known as element isolation techniques for semiconductor devices. The dielectric isolation method has features such as (a) no latch up, (b) high breakdown voltage, and (c) low parasitic capacitance and high-speed operation. Therefore, its applications such as high-speed ICs and high-voltage power ICs are spreading. Therefore, the range of application of bonded wafers is also expanding.
【０００５】図６は、接着ウェーハの外周部の部分断面
図である。同図（ａ）に示すように、接着ウェーハ３
は、 2枚の半導体基板１及び２の鏡面同士を貼り合わせ
ることから、その面の平坦度が大きく影響する。近年半
導体装置の微細化に伴い精度も向上しているが、周辺 3
〜 5mmは、研磨されたウェーハ固有の外周面ダレ（幅ｗ
1 の部分）がある。このためＡ−Ａ′より外側の幅ｗ2
の部分は接着されないで隙間（未接着部分）５が残る。
すると隙間５にごみが溜まり、途中工程での汚染、発塵
源となるため、除去する必要がある。FIG. 6 is a partial sectional view of the outer peripheral portion of the bonded wafer. As shown in FIG.
Since the mirror surfaces of the two semiconductor substrates 1 and 2 are bonded to each other, the flatness of the surfaces has a great influence. In recent years, the precision has improved with the miniaturization of semiconductor devices.
~ 5 mm is the outer peripheral surface sag (width w
1 part). Therefore, the width w 2 outside A-A '
Is not adhered, leaving a gap (unadhered portion) 5.
Then, dust collects in the gap 5 and becomes a source of contamination and dust in the intermediate process, and therefore needs to be removed.
【０００６】そこで図６（ｂ）に示すように、少なくと
もＡ−Ａ′より外側のウェーハの外周部分を砥石等を用
いて削る方法が一般的である。この場合ウェーハ直径を
減ずることになるが、半導体基板は一般的に25mm（ 1イ
ンチ）ステップで直径が決まっている（ただし 150mm
φ以上は50mm（ 2インチ）ステップ）。従って、 125mm
φ（直径 5インチ）の接着ウェーハは、 150mmφ（直径
6インチ）のウェーハ2枚を接着一体化した後、外周を
削って 125mmφに成形する。Therefore, as shown in FIG. 6 (b), a method is generally used in which at least the outer peripheral portion of the wafer outside AA 'is ground with a grindstone or the like. In this case, the wafer diameter is reduced, but the semiconductor substrate is generally fixed in steps of 25 mm (1 inch) (however, 150 mm).
50 mm (2 inch) step for φ or more). Therefore, 125mm
φ (5 inch diameter) bonded wafer is 150 mmφ (diameter
After bonding and integrating two 6 inch wafers, the outer periphery is shaved to form 125 mmφ.
【０００７】しかし、この方法で直径が 150mmφの接着
ウェーハを作製するには、 175mmφウェーハというのは
一般には入手できないので、 200mmφウェーハを接着
し、外周を削って 150mmφに成形しなくてはならず、材
料損失が非常に大きい（約44％を削り落とすことにな
る）。前述したように取り除かねばならない未接着部は
周辺から 3mm程度なので、この方法では、未接着部をけ
ずった後、さらに接着部すなわち素子形成が可能な領域
をも、大きく削り込んでいることになり、材料の損失が
極めて大きい。However, in order to manufacture a bonded wafer having a diameter of 150 mmφ by this method, since a 175 mmφ wafer is not generally available, it is necessary to bond a 200 mmφ wafer and cut the periphery to form 150 mmφ. , Material loss is very large (around 44% will be scraped off). As mentioned above, the unbonded part that must be removed is about 3 mm from the periphery, so in this method, after the unbonded part is scrubbed, the bonded part, that is, the area where elements can be formed, is also largely carved. , Material loss is very large.
【０００８】では逆に、接着に用いる 2枚のウェーハの
口径を、あらかじめ最終加工外径より未接着部分だけ、
大きく（＋ 6〜10mm程度）すれば良いが、この場合、 1
25mmφの接着ウェーハ作製のためには、（ 131〜 135）
mmφ程度の鏡面ウェーハを用意すれば一番材料損失は少
ない。しかしながら前述の理由から（ 131〜 135）mmφ
という25mmステップから外れるウェーハは、一般には入
手できず、特注で作製するので、治具等も専門のものを
使い、また数量的にも少ないので、ウェーハの単価が高
くなり、ウェーハ入手までの納期も長い等、生産性が良
くないと言う問題があり、実用化されていない。On the contrary, the diameters of the two wafers used for bonding are previously set so that only the non-bonded portion is larger than the final processing outer diameter.
It should be large (about 6 to 10 mm), but in this case, 1
(131-135) for making 25mmφ bonded wafer
If a mirror-finished wafer with a diameter of about mmφ is prepared, the material loss will be minimal. However, from the above reason, (131-135) mmφ
Wafers out of the 25 mm step are not available to the public and are manufactured by special order, so specialized jigs are used, and the quantity is small, so the unit price of the wafer is high and the delivery time until the wafer is obtained. It has not been put to practical use because it has a problem that productivity is not good, such as long.
【０００９】それで外径を減ずることなく周辺の未接着
部を取り除く方法が行なわれる。図７は、この場合を示
す接着ウェーハの外周部の部分断面図である。同図
（ａ）に示すように、接着した 2枚の基板のうち、台と
なる保持基板２の外周を残し、半導体素子が形成される
主面を持つ基板（素子形成側基板或いは活性層側基板と
呼ぶこともある）１を周辺未接着部分まで削る（同図
（ａ）の点線ＡＢＣの外側部分）。Therefore, a method for removing the peripheral unbonded portion without reducing the outer diameter is performed. FIG. 7 is a partial cross-sectional view of the outer peripheral portion of the bonded wafer showing this case. As shown in (a) of the figure, of the two bonded substrates, the substrate having the main surface on which the semiconductor element is formed while leaving the outer periphery of the holding substrate 2 serving as a base (element formation side substrate or active layer side) (Also referred to as a substrate) 1 is ground to a peripheral unbonded portion (outer portion of dotted line ABC in FIG. 7A).
【００１０】同図（ｂ）は切削後の形状を示すもので、
この方法は、実際に素子を形成する領域は最大限にし
て、外径は前述の 25mm ステップの径に合わせることが
可能となる。FIG. 1B shows the shape after cutting.
With this method, the area where the device is actually formed can be maximized, and the outer diameter can be adjusted to the above-mentioned 25 mm step diameter.
【００１１】一般に接着基板３では、素子形成側基板１
は、そこに形成される素子の特性に応じて、厚さ数μm
〜数十μm に研磨を行なう。従って前記方法で素子形成
側基板１の外周のみを削った場合、該基板１は、残され
た保持基板２の外周部に対して、少なくとも素子形成層
分の厚さだけ厚くなるため、段差１１ができる。Generally, in the adhesive substrate 3, the element formation side substrate 1
Has a thickness of several μm, depending on the characteristics of the element formed there.
Polish to tens of μm. Therefore, when only the outer periphery of the element formation side substrate 1 is shaved by the above method, the substrate 1 becomes thicker than the remaining outer periphery of the holding substrate 2 by at least the thickness of the element formation layer. You can
【００１２】一方素子形成層の厚さは、高耐圧が必要な
素子、或いは受光素子の場合は、数十μm （20μm 〜50
μm 程度が一般的）である。素子形成層が数μm オーダ
ーの場合は、横方向の分離は、ドライエッチングで厚さ
方向に溝を掘るが、厚さが数十μm オーダーの場合は、
ＫＯＨ水溶液等の異方性エッチング液を用いるウェット
エッチングで行なうのが一般的である。On the other hand, the thickness of the element formation layer is several tens of μm (20 μm to 50 μm in the case of an element requiring high breakdown voltage or a light receiving element).
μm is common). When the element formation layer is on the order of several μm, lateral separation is performed by making a groove in the thickness direction by dry etching, but when the thickness is on the order of several tens of μm,
Generally, wet etching is performed using an anisotropic etching solution such as a KOH aqueous solution.
【００１３】次に異方性エッチング液による分離溝形成
について図８及び図９を参照して説明する。該分離溝形
成工程は、一般的には、基板１の主面にマスク酸化膜を
形成、レジスト塗布、パターン露光現像、露出した部分
の酸化膜除去、レジスト剥離の順に行なわれる。こうす
ることにより、溝を形成したい部分のみ酸化膜を剥が
し、素子形成領域等にはマスク酸化膜７を残す（図９
（ａ）参照）。Next, the formation of the separation groove using the anisotropic etching solution will be described with reference to FIGS. 8 and 9. The separation groove forming step is generally carried out in the order of forming a mask oxide film on the main surface of the substrate 1, resist coating, pattern exposure and development, oxide film removal of the exposed portion, and resist stripping. By doing so, the oxide film is peeled off only in the portion where the groove is to be formed, and the mask oxide film 7 is left in the element formation region or the like (FIG. 9).
(See (a)).
【００１４】これを70〜90℃のＫＯＨ水溶液中に浸すこ
とによりシリコンがエッチングされて溝が形成される。
図８は、溝が形成された接着ウェーハの部分断面図であ
る。ＫＯＨ水溶液は面方位（１１１）のシリコン結晶面
に対してのエッチング速度がほとんど０であるため、
（１１１）面が出たところでエッチングは実質的に停止
する。従って面方位（１００）の基板１では図８に示す
ように、溝１２の側面１２ａと基板１の主面のなす角α
が54.7°となるＶ字形に溝が形成される。溝の側面１２
ａの面方位は（１１１）となる。符号７はマスク酸化
膜、８は分離酸化膜である。By immersing this in a KOH aqueous solution at 70 to 90 ° C., the silicon is etched to form a groove.
FIG. 8 is a partial cross-sectional view of a bonded wafer having grooves formed therein. Since the KOH aqueous solution has an etching rate of almost 0 with respect to the silicon crystal plane of the plane orientation (111),
The etching substantially stops when the (111) plane is exposed. Therefore, as shown in FIG. 8, in the substrate 1 having the plane orientation (100), the angle α formed between the side surface 12 a of the groove 12 and the main surface of the substrate 1 is α.
A groove is formed in a V-shape having an angle of 54.7 °. Groove side 12
The plane orientation of a is (111). Reference numeral 7 is a mask oxide film, and 8 is an isolation oxide film.
【００１５】ところが図９（ａ）に示すように、外周部
を研削したウェーハでは、外周部に段差１１があるた
め、前記分離溝形成工程で段差面にレジストが塗布され
ない場合がある。すると、Ｖ溝形成の異方性エッチング
時に、この外周段差部も（１１１）面が出るまでエッチ
ングされてしまう。従って同図（ａ）のように段差面１
１が垂直であっても、エッチング後には、同図（ｂ）に
示すように「くの字」型になってしまう。However, as shown in FIG. 9A, in a wafer whose outer peripheral portion is ground, since there is a step 11 on the outer peripheral portion, there are cases where the resist is not applied to the step surface in the separation groove forming step. Then, during anisotropic etching for forming the V groove, the outer peripheral step portion is also etched until the (111) plane is exposed. Therefore, as shown in FIG.
Even if 1 is vertical, it becomes a "dogleg" shape after etching as shown in FIG.
【００１６】最終的には多結晶シリコンを堆積し、Ｖ溝
内を埋める。この時、外周段差部にも多結晶シリコンが
堆積するが、外周段差部が「くの字」型になっている
と、そこに空洞ができることがある。これが後の半導体
装置製造工程で、欠け等の原因となり、歩留まりが低下
する。Finally, polycrystalline silicon is deposited to fill the V groove. At this time, polycrystalline silicon is also deposited on the outer peripheral step portion, but if the outer peripheral step portion has a "dogleg" shape, a cavity may be formed there. This causes a chip or the like in the subsequent semiconductor device manufacturing process, and the yield decreases.
【００１７】[0017]
【発明が解決しようとする課題】これまで詳述したよう
に、 2枚の基板を酸化膜を介して接着作製した誘電体分
離基板は、多くの利点を有し、その適用範囲が拡大しつ
つある。しかしながら周辺の未接着部分を取り除くた
め、接着した 2枚の基板のうち素子形成側基板の外周部
分を削り取ることが必要である。外周部分を研削した接
着基板を使用した誘電体分離基板では、しばしばその外
周段差部に前述のように空洞ができ、歩留まり低下の原
因となり、この解決は、特に大口径誘電体分離基板では
重要な課題となっている。As described in detail above, a dielectric isolation substrate in which two substrates are bonded and produced through an oxide film has many advantages, and its application range is expanding. is there. However, in order to remove the peripheral unbonded part, it is necessary to scrape the outer peripheral part of the element formation side substrate of the two bonded substrates. In a dielectric isolation substrate using an adhesive substrate whose outer peripheral portion is ground, a cavity is often formed in the outer peripheral step portion as described above, which causes a decrease in yield. This solution is particularly important for large-diameter dielectric isolation substrates. It has become a challenge.
【００１８】本発明の目的は、 2枚の基板を絶縁膜を介
して接着作製する誘電体分離基板の製造方法において、
その外周段差部に空洞の無い、後の素子工程での歩留ま
り低下を防止できる大口径の誘電体分離基板の製造方法
を提供することである。An object of the present invention is to provide a method for manufacturing a dielectric isolation substrate, in which two substrates are bonded together via an insulating film.
It is an object of the present invention to provide a method for manufacturing a large-diameter dielectric isolation substrate which has no void in the outer peripheral step portion and can prevent a yield reduction in a subsequent element process.
【００１９】[0019]
【課題を解決するための手段】本発明の誘電体分離基板
の製造方法は、（ａ）半導体素子が形成される主面を持
つ第１のシリコン基板と、これを保持し台となる第２の
シリコン基板とを、絶縁膜を介して一体化して接着基板
を形成する工程と、（ｂ）前記接着基板の外周を加工
し、第１シリコン基板と第２シリコン基板とが一体化さ
れていない外周部分もしくはその内側まで、かつ第１シ
リコン基板主表面から前記絶縁膜までもしくはその下の
第２シリコン基板の一部まで除去すると共に、外周加工
壁面（外周段差面と呼ぶ）と第１シリコン基板主面との
なす角度が、54.7°を越えないように形成する工程と、
（ｃ）異方性エッチング液により、前記接着基板の第１
シリコン基板を、該基板主面より前記絶縁膜に達する溝
で複数に分離する工程とを、有することを特徴とする。A method for manufacturing a dielectric isolation substrate according to the present invention comprises: (a) a first silicon substrate having a main surface on which a semiconductor element is formed, and a second silicon substrate which holds the silicon substrate and serves as a base. And (b) processing the outer periphery of the adhesive substrate so that the first silicon substrate and the second silicon substrate are not integrated with each other. The outer peripheral portion or the inside thereof, and the first silicon substrate main surface to the insulating film or a part of the second silicon substrate thereunder are removed, and the outer peripheral processed wall surface (referred to as outer peripheral step surface) and the first silicon substrate are removed. Forming so that the angle formed with the main surface does not exceed 54.7 °,
(C) First of the adhesive substrate by the anisotropic etching solution.
Separating the silicon substrate into a plurality of grooves from the main surface of the substrate at the groove reaching the insulating film.
【００２０】上記製造方法において、第１シリコン基板
と第２シリコン基板とが一体化されていない外周部分も
しくはその内側まで、かつ第１シリコン基板主表面から
前記絶縁膜までもしくはその下の第２シリコン基板の一
部までを研削により除去することは、望ましい実施態様
である。In the above manufacturing method, the first silicon substrate and the second silicon substrate are not integrated into the outer peripheral portion or inside thereof, and from the main surface of the first silicon substrate to the insulating film or below the second silicon. Grinding up to a portion of the substrate is the preferred embodiment.
【００２１】また上記外周加工において、絶縁膜の下の
第２シリコン基板の一部まで除去する場合には、第２シ
リコン基板の外径は、前述の25mmステップの径を変化さ
せないように加工することが望ましい。Further, in the outer peripheral processing, when a part of the second silicon substrate under the insulating film is removed, the outer diameter of the second silicon substrate is processed so as not to change the diameter in the 25 mm step. Is desirable.
【００２２】[0022]
【作用】本発明は、従来の誘電体分離基板の外周段差部
に空洞ができないようにするには、どのようにすれば良
いか、種々探求した結果、本発明に至ったものである。The present invention has reached the present invention as a result of various searches for how to prevent the formation of a cavity in the outer peripheral step of the conventional dielectric isolation substrate.
【００２３】接着基板の外周部の未接着部分を除去する
と、従来技術では外周段差面は基板主面にほぼ垂直とな
る。他方、高耐圧ＩＣ等の横方向の素子分離は、Ｖ型溝
を異方性ウェットエッチングにより形成した後、誘電体
を埋め込んで行なっている。When the unbonded portion on the outer peripheral portion of the bonded substrate is removed, the outer peripheral step surface becomes substantially perpendicular to the main surface of the substrate in the prior art. On the other hand, lateral isolation of a high breakdown voltage IC or the like is performed by forming a V-shaped groove by anisotropic wet etching and then burying a dielectric.
【００２４】前述のように、例えばＫＯＨ水溶液等によ
る異方性エッチングにおいては、面方位（１１１）の面
に対するエッチング速度がほとんどゼロであるので、
（１１１）面が出たところで、実質的にエッチングが停
止する。従ってこの異方性ウェットエッチングの際、前
記垂直の外周段差部は「くの字」型にエッチングされ、
その後の多結晶シリコン堆積時の空洞（巣）発生の原因
となることを発見した。As described above, in anisotropic etching using, for example, a KOH aqueous solution or the like, the etching rate for a plane having a plane orientation (111) is almost zero.
When the (111) plane is exposed, the etching substantially stops. Therefore, in this anisotropic wet etching, the vertical outer peripheral step is etched in a "dogleg" shape,
It was discovered that this may cause the formation of cavities (nests) during the subsequent polycrystalline silicon deposition.
【００２５】すなわち、接着基板の外周部の未接着部分
を除去する際に、その外周段差面と第１シリコン基板主
面とのなす角度が54.7°（（１１１）面と（１００）面
とのなす角度に等しい）を越えないように除去すること
により、その後のＶ溝形成エッチングの際、外周段差部
は「くの字」型にならないで、一方向の（１１１）面が
現われるまでエッチングされる。That is, when the unbonded portion on the outer peripheral portion of the bonded substrate is removed, the angle between the outer peripheral step surface and the first silicon substrate main surface is 54.7 ° ((111) plane and (100) plane). By removing so as not to exceed the angle (equal to the angle formed), the outer peripheral step is not formed into a "dogleg" shape in the subsequent V-groove forming etching, and is etched until the (111) plane in one direction appears. It
【００２６】[0026]
【実施例】次に本発明の実施例について、従来例と比較
しながら詳細に述べる。図１ないし図３は、誘電体分離
基板の製造工程を示す接着基板の外周部の断面図であ
る。図１（ａ−１）、図２（ａ−２）、図３（ａ−３）
は本発明の実施例、図１（ｂ−１）、図２（ｂ−２）、
図３（ｂ−３）は、上記実施例のそれぞれに対応する比
較例の工程を示す。EXAMPLES Next, examples of the present invention will be described in detail in comparison with conventional examples. 1 to 3 are cross-sectional views of an outer peripheral portion of an adhesive substrate showing a manufacturing process of a dielectric isolation substrate. 1 (a-1), 2 (a-2), and 3 (a-3)
Is an embodiment of the present invention, FIG. 1 (b-1), FIG. 2 (b-2),
FIG. 3B-3 shows a process of a comparative example corresponding to each of the above-described examples.
【００２７】まず半導体素子が形成される主面を持つ第
１のシリコン基板（以下第１基板と呼ぶ）１として、比
抵抗（ρ）＝10Ω・cmのＮ型シリコンウェーハを 100
枚、また前記第１基板を保持し、台となる第２のシリコ
ン基板（以下第２基板と呼ぶ）２として、比抵抗（ρ）
＝ 1〜 100Ω・cmのＮ型シリコンウェーハを 100枚用意
する。ウェーハ形状は、第１及び第２基板とも同じで、
直径 125mm、厚さ 625μm 、外周縁には半径 200μm の
ラウンド加工が施され、いずれか一方の基板主面は鏡面
研磨されている。First, as a first silicon substrate (hereinafter referred to as a first substrate) 1 having a main surface on which a semiconductor element is formed, an N-type silicon wafer having a specific resistance (ρ) = 10 Ω · cm is used.
A second silicon substrate (hereinafter referred to as a second substrate) 2 which holds the first substrate and also serves as a base, and has a specific resistance (ρ).
Prepare 100 N-type silicon wafers of 1 to 100 Ω · cm. The wafer shape is the same for the first and second substrates,
The diameter is 125 mm, the thickness is 625 μm, and the outer edge is rounded with a radius of 200 μm, and one of the main surfaces of the substrate is mirror-polished.
【００２８】次に第１基板を洗浄、乾燥後、拡散炉中で
酸化し、約 1μm の酸化膜を形成した。次にこの酸化し
た第１基板１と第２基板２とをそれぞれ洗浄、乾燥後、
鏡面同士を清浄な雰囲気下で接触させ、前記酸化膜８を
介して密着させる。ついで1100℃で 2時間、少量のＯ2
を含むＮ2 雰囲気中で熱処理し、一体化させて、接着基
板（接着ウェーハ）を 100枚形成した。Next, the first substrate was washed, dried and then oxidized in a diffusion furnace to form an oxide film of about 1 μm. Next, after cleaning and drying the oxidized first substrate 1 and second substrate 2, respectively,
The mirror surfaces are brought into contact with each other in a clean atmosphere and adhered to each other via the oxide film 8. Then a small amount of O 2 at 1100 ℃ for 2 hours.
Was heat-treated in an N 2 atmosphere containing N, and integrated to form 100 bonded substrates (bonded wafers).
【００２９】この接着基板を赤外線透過法により観察し
たところ、従来技術の項で述べたように周辺部 2〜 3mm
（例えばＡ−Ａ′より外側）は未接着であった。When this adhesive substrate was observed by an infrared ray transmission method, it was found that the peripheral portion was 2 to 3 mm as described in the section of the prior art.
(For example, outside of AA ') was not adhered.
【００３０】次に前記接着基板の外周を加工し、第１基
板と第２基板とが一体化されていない外周部分（ 2〜 3
mm）の内側まで、すなわち 5mmまで、かつ第１基板１の
主表面から前記酸化膜８の深さまでを研削し、未接着部
分を除去した。この外周部の未接着部分を研削除去する
際、50枚の接着基板３ａについては、該基板の外周段差
面２１と第１基板１の主面（接着界面）とのなす角度α
1 が54.7°以下、例えば45°になるように形成し（図１
（ａ−１）参照）、残りの50枚の接着基板３ｂについて
は、前記角度α2 が54.7°以上になるように加工した
（図１（ｂ−１）参照）。Next, the outer periphery of the adhesive substrate is processed to form an outer peripheral portion (2 to 3) in which the first substrate and the second substrate are not integrated.
mm), that is, up to 5 mm, and from the main surface of the first substrate 1 to the depth of the oxide film 8, the unbonded portion was removed. When the unbonded portion of the outer peripheral portion is ground and removed, the angle α between the outer peripheral step surface 21 of the substrate and the main surface (bonding interface) of the first substrate 1 is set for 50 bonded substrates 3a.
1 should be 54.7 ° or less, for example 45 ° (Fig. 1
(See (a-1)), and the remaining 50 adhesive substrates 3b were processed so that the angle α 2 was 54.7 ° or more (see FIG. 1 (b-1)).
【００３１】次に第１基板側を所望の厚さ（この例では
50μm ）に研磨した後、厚さ約 1μm の熱酸化膜を形成
し、スピン塗布法によりレジストを塗布する。外周段差
面にレジストが塗布されていないものが 1部あった。次
に素子分離溝のパターンを露光現像し、溝部の酸化膜を
剥離した後、レジストを剥離し、マスク酸化膜７を形成
した。外周段差面２１でレジストが塗布されていなかっ
た場所は、マスク酸化膜７が除去されていた（図１参
照）。Next, on the first substrate side, a desired thickness (in this example,
After polishing to 50 μm), a thermal oxide film with a thickness of about 1 μm is formed, and a resist is applied by spin coating. There was a part where the outer peripheral step surface was not coated with resist. Next, the pattern of the element isolation groove was exposed and developed, the oxide film in the groove portion was peeled off, and then the resist was peeled off to form a mask oxide film 7. The mask oxide film 7 was removed from the outer peripheral step surface 21 where the resist was not applied (see FIG. 1).
【００３２】次に液温80℃、30wt％の水酸化カリウム
（ＫＯＨ）水溶液中で60分エッチングしてＶ字型の分離
溝１２及びシリコン島６を形成した。Then, a V-shaped separation groove 12 and a silicon island 6 were formed by etching in a 30 wt% potassium hydroxide (KOH) aqueous solution at a liquid temperature of 80 ° C. for 60 minutes.
【００３３】そこで前述の外周段差面２１でマスク酸化
膜７が除去されていた場所を観察したところ、外周段差
面２１と接着界面のなす角度α2 が54.7°以上の接着ウ
ェーハ３ｂでは「くの字」型２２であったが（図２（ｂ
−２）参照）、角度α1 が54.7°以下（この例では45
°）の本発明による接着ウェーハ３ａでは角度α1 が5
4.7°になるようにエッチングされていたものの、「く
の字」型の形状はできていなかった（図２（ａ−２）参
照）。Then, when the location where the mask oxide film 7 was removed on the outer peripheral stepped surface 21 was observed, it was observed that the bonded wafer 3b having an angle α 2 formed by the outer peripheral stepped surface 21 and the adhesive interface of 54.7 ° or more had a "seed". It was a "character" type 22 (Fig. 2 (b
-2)), and the angle α 1 is 54.7 ° or less (45 in this example).
In the bonded wafer 3a according to the present invention, the angle α 1 is 5 °
Although it was etched to be 4.7 °, a “doglegged” shape was not formed (see FIG. 2 (a-2)).
【００３４】次に多結晶シリコン９を堆積して分離溝１
２を埋め、表面を平坦化するために再研磨して誘電体分
離基板３０ａ（本発明の実施例）及び３０ｂ（比較例）
を作製した（図３参照）。基板３０ｂは、外周段差部が
「くの字」型２２の基板３ｂに多結晶シリコンを堆積し
たもので、その場所には多結晶シリコンが埋まらず空洞
２２ａが発生していた。一方、本発明による基板３０ａ
は、外周段差部は多結晶シリコンで埋まり、空洞は発生
しなかった（図３参照）。Next, polycrystalline silicon 9 is deposited to form the separation groove 1.
2 and then re-polished to planarize the surface, and dielectric isolation substrates 30a (Example of the present invention) and 30b (Comparative example).
Was produced (see FIG. 3). The substrate 30b was formed by depositing polycrystalline silicon on the substrate 3b having the "dogleg" 22 in the outer peripheral step, and the polycrystalline silicon was not filled in the place and a cavity 22a was generated. On the other hand, the substrate 30a according to the present invention
The outer peripheral stepped portion was filled with polycrystalline silicon, and no cavity was generated (see FIG. 3).
【００３５】さらにこれら誘電体分離基板を素子製造工
程へ流したところ、本発明の誘電体分離基板３０ａの場
合には、空洞部に起因する外周部の欠けは皆無であった
が、比較例の誘電体分離基板３０ｂでは、50枚中 5枚に
空洞部起因の欠けが生じた。Further, when these dielectric isolation substrates were flown into the element manufacturing process, in the case of the dielectric isolation substrate 30a of the present invention, there was no chipping of the outer peripheral portion due to the cavity, but in the comparative example. In the dielectric isolation substrate 30b, chipping due to the cavity occurred in 5 out of 50 substrates.
【００３６】空洞の発生原因としては、外周段差部の
「くの字」型のところに溜まったゴミ等が、洗浄しても
除去されず残るためと考えられる。また外周段差面と接
着界面とのなす角度を小さくすれば、段差部のレジスト
付着が良くなり、Ｖ溝形成エッチング時に、外周段差部
のエッチングが回避できることも本発明の特徴の一つで
ある。It is considered that the cause of the cavities is that dust and the like accumulated in the "doglegged" shape of the outer peripheral step portion remains without being removed even after cleaning. Another feature of the present invention is that if the angle formed between the outer peripheral step surface and the adhesive interface is made smaller, the resist adheres to the step portion better, and the outer peripheral step portion can be prevented from being etched during the V-groove forming etching.
【００３７】また上記実施例においては、外周未接着部
分を研削により除去したものについて記述したが、外周
未接着部をエッチングにより除去しても差し支えない。Further, in the above embodiment, the case where the outer peripheral unbonded portion is removed by grinding is described, but the outer peripheral unbonded portion may be removed by etching.
【００３８】上記実施例では、接着基板の外周加工にお
いて、第１基板１の主表面から酸化膜８の深さまで研削
除去したが、酸化膜８の下の第２基板２の一部まで除去
しても差し支えない。図４は、この場合の一例を示した
ものである。台となる第２基板２は、前述の25mmステッ
プ等入手しやすい外径寸法に合わせるため、最大外周部
を残すことが望ましい。In the above embodiment, in the outer peripheral processing of the adhesive substrate, the main surface of the first substrate 1 is ground and removed to the depth of the oxide film 8. However, a part of the second substrate 2 below the oxide film 8 is removed. It doesn't matter. FIG. 4 shows an example of this case. It is desirable to leave the maximum outer peripheral portion of the second substrate 2 serving as a base in order to match the outer diameter dimension such as the above-mentioned 25 mm step which is easily available.
【００３９】図５は、外周段差が、段差面２１ａ及び２
１ｂの 2段で構成された例を示し、段差面２１ａ及び２
１ｂは、Ｖ溝形成時にエッチングされ、（１１１）面が
現われた状態を示す。なお外周加工の際の段差面２１ａ
及び２１ｂと基板主面とのなす角は54.7°以下に形成さ
れることは勿論である。In FIG. 5, the outer peripheral step is the step surfaces 21a and 2a.
1b shows an example configured by two steps, and the step surfaces 21a and 2
1b shows a state in which the (111) plane is exposed by etching when the V groove is formed. It should be noted that the step surface 21a at the time of outer peripheral processing
It is needless to say that the angle formed by 21 and 21b and the main surface of the substrate is 54.7 ° or less.
【００４０】[0040]
【発明の効果】これまで詳細に述べたように、 2枚の基
板を絶縁膜を介して接着作製する本発明の誘電体分離基
板の製造方法によれば、Ｖ溝形成エッチング後に、外周
段差部が「くの字」型になることを防止できるので、多
結晶シリコンで外周段差部を埋めたときに空洞が発生せ
ず、完全に多結晶シリコンが充填され、後の素子製造工
程での歩留まり低下を防止できる大口径の誘電体分離基
板の製造方法を提供することができた。As described above in detail, according to the method for manufacturing a dielectric isolation substrate of the present invention in which two substrates are bonded and produced via an insulating film, the outer peripheral step portion is formed after the V-groove formation etching. Can be prevented from becoming a "dogleg" shape, so when the outer peripheral stepped portion is filled with polycrystalline silicon, no cavities are generated, and polycrystalline silicon is completely filled, resulting in a yield in the subsequent element manufacturing process. It has been possible to provide a method for manufacturing a large-diameter dielectric isolation substrate capable of preventing the deterioration.
【００４１】上記効果は、素子形成層の厚さを厚くする
必要のある高耐圧素子では特に顕著となる。また本発明
を適用することにより、産業上種々の有益な効果が得ら
れる。The above effect is particularly remarkable in a high breakdown voltage element in which it is necessary to increase the thickness of the element forming layer. Further, by applying the present invention, various beneficial effects in industry can be obtained.
【図１】誘電体分離基板の製造工程を示す接着基板外周
部の断面図で、同図（ａ−１）は本発明の実施例、同図
（ｂ−１）は対応する比較例を示す。FIG. 1 is a cross-sectional view of an outer peripheral portion of an adhesive substrate showing a manufacturing process of a dielectric isolation substrate, FIG. 1 (a-1) shows an example of the present invention, and FIG. 1 (b-1) shows a corresponding comparative example. .
【図２】図１に続く製造工程を示す断面図で、同図（ａ
−２）は本発明の実施例、同図（ｂ−２）は対応する比
較例である。FIG. 2 is a cross-sectional view showing the manufacturing process subsequent to FIG.
2) is an example of the present invention, and FIG. 2B-2 is a corresponding comparative example.
【図３】図２に続く製造工程を示す断面図で、同図（ａ
−３）は本発明の実施例、同図（ｂ−３）は対応する比
較例である。FIG. 3 is a cross-sectional view showing the manufacturing process subsequent to FIG.
-3) is an example of the present invention, and FIG. 3 (b-3) is a corresponding comparative example.
【図４】本発明の誘電体分離基板の製造方法の他の実施
例を説明するための該基板の外周部断面図である。FIG. 4 is a cross-sectional view of the outer periphery of a dielectric isolation substrate for explaining another embodiment of the method for producing the dielectric isolation substrate according to the present invention.
【図５】本発明の誘電体分離基板の製造方法のその他の
実施例を説明するための該基板の外周部断面図である。FIG. 5 is a cross-sectional view of an outer peripheral portion of a dielectric isolation substrate for explaining another embodiment of the method for manufacturing the dielectric isolation substrate according to the present invention.
【図６】接着ウェーハの外周部の断面図で、同図（ａ）
は研削前の例であり、同図（ｂ）は研削後の従来例であ
る。FIG. 6 is a cross-sectional view of the outer peripheral portion of the bonded wafer, which is shown in FIG.
Shows an example before grinding, and FIG. 7B shows a conventional example after grinding.
【図７】接着ウェーハの外周部の断面図で、同図（ａ）
は研削前の例であり、同図（ｂ）は研削後のその他の従
来例である。FIG. 7 is a cross-sectional view of the outer peripheral portion of the bonded wafer, FIG.
Shows an example before grinding, and FIG. 7B shows another conventional example after grinding.
【図８】異方性エッチング液により分離溝を形成した後
の接着ウェーハの実施例または従来例の部分断面図であ
る。FIG. 8 is a partial cross-sectional view of an example or a conventional example of a bonded wafer after forming a separation groove with an anisotropic etching solution.
【図９】接着ウェーハの従来の外周部の断面図で、同図
（ａ）は異方性エッチング前、同図（ｂ）は異方性エッ
チング後の従来例である。FIG. 9 is a cross-sectional view of a conventional outer peripheral portion of a bonded wafer, where FIG. 9A shows a conventional example before anisotropic etching and FIG. 9B shows a conventional example after anisotropic etching.
１ 第１のシリコン基板 ２ 第２のシリコン基板 ３，３ａ，３ｂ 接着基板 ４ 接着界面 ５ 未接着部分 ６ シリコン島 ７ マスク酸化膜 ８ 絶縁膜（分離酸化膜） １１ 外周段差部 １２ Ｖ溝 ２１，２１ａ，２１ｂ 外周加工壁面（外周段差面） ２２ 「くの字」型 ２２ａ 空洞 ３０ａ，３０ｂ 誘電体分離基板 1 First Silicon Substrate 2 Second Silicon Substrate 3, 3a, 3b Adhesive Substrate 4 Adhesive Interface 5 Non-Adhesive Part 6 Silicon Island 7 Mask Oxide Film 8 Insulating Film (Separation Oxide Film) 11 Outer Perimeter Step 12 V-groove 21, 21a, 21b Outer peripheral processed wall surface (outer peripheral step surface) 22 "Claw-shaped" 22a Cavity 30a, 30b Dielectric isolation substrate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 27/12 F
Claims (1)
シリコン基板とこれを保持し台となる第２のシリコン基
板とを絶縁膜を介して一体化して接着基板を形成する工
程と、前記接着基板の外周を加工し、第１シリコン基板
と第２シリコン基板とが一体化されていない外周部分も
しくはその内側までかつ第１シリコン基板主表面から前
記絶縁膜までもしくはその下の第２シリコン基板の一部
まで除去すると共に、外周加工壁面と第１シリコン基板
主面とのなす角度が54.7°を越えないように形成する工
程と、異方性エッチング液により、前記接着基板の第１
シリコン基板を、該基板主面より前記絶縁膜に達する溝
で複数に分離する工程とを、有することを特徴とする誘
電体分離基板の製造方法。1. A step of forming an adhesive substrate by integrating a first silicon substrate having a main surface on which a semiconductor element is formed and a second silicon substrate which holds the main surface and serves as a base through an insulating film. And processing the outer periphery of the adhesive substrate to the outer peripheral portion where the first silicon substrate and the second silicon substrate are not integrated or to the inner portion thereof and from the main surface of the first silicon substrate to the insulating film or the second portion below the insulating film. A step of removing a part of the silicon substrate and forming an angle between the outer peripheral processed wall surface and the first silicon substrate main surface so as not to exceed 54.7 °;
And a step of separating the silicon substrate into a plurality of grooves from the main surface of the substrate to reach the insulating film, the method for manufacturing a dielectric isolation substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24600793A JPH0778868A (en) | 1993-09-06 | 1993-09-06 | Manufacture of dielectric isolated substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24600793A JPH0778868A (en) | 1993-09-06 | 1993-09-06 | Manufacture of dielectric isolated substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778868A true JPH0778868A (en) | 1995-03-20 |
Family
ID=17142076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24600793A Withdrawn JPH0778868A (en) | 1993-09-06 | 1993-09-06 | Manufacture of dielectric isolated substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778868A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524083A (en) * | 2008-09-02 | 2011-08-25 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | Incremental trimming |
-
1993
- 1993-09-06 JP JP24600793A patent/JPH0778868A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011524083A (en) * | 2008-09-02 | 2011-08-25 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | Incremental trimming |
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