JPH0777562A - ショート故障診断データ生成方法 - Google Patents
ショート故障診断データ生成方法Info
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- JPH0777562A JPH0777562A JP5224341A JP22434193A JPH0777562A JP H0777562 A JPH0777562 A JP H0777562A JP 5224341 A JP5224341 A JP 5224341A JP 22434193 A JP22434193 A JP 22434193A JP H0777562 A JPH0777562 A JP H0777562A
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- JP
- Japan
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- circuit
- short
- fault
- diagnostic data
- failure
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Abstract
(57)【要約】
【目的】 縮退故障モデルに対する従来の診断データ生
成プログラムを用いて、少ないプログラム開発規模でシ
ョート故障の診断データを生成する。 【構成】 バウンダリスキャン機能が組み込まれたLS
Iとクラスタ4間のショート故障(例えば、S1−S2
間)の診断を可能にするために、ショート故障モデル回
路8を挿入する。ショート故障モデル回路8は、クラス
タ4の入力信号S1、S2のショート故障を、モデル回
路内の信号の縮退故障に置き換える。
成プログラムを用いて、少ないプログラム開発規模でシ
ョート故障の診断データを生成する。 【構成】 バウンダリスキャン機能が組み込まれたLS
Iとクラスタ4間のショート故障(例えば、S1−S2
間)の診断を可能にするために、ショート故障モデル回
路8を挿入する。ショート故障モデル回路8は、クラス
タ4の入力信号S1、S2のショート故障を、モデル回
路内の信号の縮退故障に置き換える。
Description
【0001】
【産業上の利用分野】本発明は、LSI、実装基板など
の論理回路の診断方法に関し、特に信号ネット間のショ
ート故障の診断データ生成方法に関する。
の論理回路の診断方法に関し、特に信号ネット間のショ
ート故障の診断データ生成方法に関する。
【0002】
【従来の技術】従来、信号ネット間のショート故障の検
出については、(1)ソース−シンク間に論理回路がな
い場合と、(2)ソース−シンク間に論理回路がある場
合に分けて診断技術が開発されてきた。
出については、(1)ソース−シンク間に論理回路がな
い場合と、(2)ソース−シンク間に論理回路がある場
合に分けて診断技術が開発されてきた。
【0003】上記(1)の従来技術としては、IEEE
1149.1でバウンダリスキャン(以降、BSとい
う)アーキテクチャの標準化に伴い、BSセル間の信号
ネットのショート故障診断パターンに関して、種々研究
開発されている。このBSセル間の信号の配線テストで
は、ソース側の信号値がシンク側へそのまま伝播される
ため、診断データは定型的なテストパターンとして比較
的容易に生成することができる。
1149.1でバウンダリスキャン(以降、BSとい
う)アーキテクチャの標準化に伴い、BSセル間の信号
ネットのショート故障診断パターンに関して、種々研究
開発されている。このBSセル間の信号の配線テストで
は、ソース側の信号値がシンク側へそのまま伝播される
ため、診断データは定型的なテストパターンとして比較
的容易に生成することができる。
【0004】このため、多くの論文では(例えば下記
(a)、(b)の文献)、配線のオープン故障やショー
ト故障を少ないパターン数で、かつ故障解析を如何にし
て効率的に行うかという観点から論じている。
(a)、(b)の文献)、配線のオープン故障やショー
ト故障を少ないパターン数で、かつ故障解析を如何にし
て効率的に行うかという観点から論じている。
【0005】(a)A.Hassan,J.Rajsk
i,and V.K.Agrawal’Testing
and Diagnosis of Interco
nnects Using BS Architect
ure’IEEE ITC Proceedings,
IEEE Computer Society Pre
ss,Los Alamitos,Calif.198
8,pp126−137 (b)A.Hassan,J.Rajski,V.K.
Agrawal,andB.N.Dostie’Tes
ting of Glue Logic Interc
onnectsusing BS Architect
ure’IEEE ITC Proceedings,
IEEE Computer Society Pre
ss,Los Alamitos,Calif.198
9,pp700−711 しかし、上記論文においては、前述した(2)のBSセ
ル間に非BS部品の論理回路がある場合のショート故障
テストパターンに関して、その生成方法が述べられてい
ない。
i,and V.K.Agrawal’Testing
and Diagnosis of Interco
nnects Using BS Architect
ure’IEEE ITC Proceedings,
IEEE Computer Society Pre
ss,Los Alamitos,Calif.198
8,pp126−137 (b)A.Hassan,J.Rajski,V.K.
Agrawal,andB.N.Dostie’Tes
ting of Glue Logic Interc
onnectsusing BS Architect
ure’IEEE ITC Proceedings,
IEEE Computer Society Pre
ss,Los Alamitos,Calif.198
9,pp700−711 しかし、上記論文においては、前述した(2)のBSセ
ル間に非BS部品の論理回路がある場合のショート故障
テストパターンに関して、その生成方法が述べられてい
ない。
【0006】また、前述した(2)のショート故障に関
しては、ショートした箇所にそのショート故障に対応し
た演算を行うことにより、そのショート故障のテストパ
ターンを求める方法が「論理回路の故障診断(上)」
(樹下,藤原:工学図書株式会社,1983)に記載さ
れている。
しては、ショートした箇所にそのショート故障に対応し
た演算を行うことにより、そのショート故障のテストパ
ターンを求める方法が「論理回路の故障診断(上)」
(樹下,藤原:工学図書株式会社,1983)に記載さ
れている。
【0007】
【発明が解決しようとする課題】ところで、縮退故障の
入力テストパターンを自動生成するための代表的なアル
ゴリズムとしてはDアルゴリズムが挙げられる(これに
ついては、J.P.Roth:”Diagnosis
of Automata Failures:Acal
iculus and a method,”IBM
Journalof Research and De
velopment,vol.10,pp.278−2
91,July 1966を参照)。
入力テストパターンを自動生成するための代表的なアル
ゴリズムとしてはDアルゴリズムが挙げられる(これに
ついては、J.P.Roth:”Diagnosis
of Automata Failures:Acal
iculus and a method,”IBM
Journalof Research and De
velopment,vol.10,pp.278−2
91,July 1966を参照)。
【0008】このテスト生成アルゴリズムでは、演算素
子毎に論理演算式を考慮する必要があり、前述した
(2)の演算を、本アルゴリズムに適用するにはショー
ト故障の論理演算式を取り扱えるように、従来プログラ
ムの大規模な変更が必要になる。また、入力データパタ
ーンに対する各出力ピンの期待値算出や故障解析用の故
障辞書を自動生成する故障シミュレーションをショート
故障について行うためには、テスト生成アルゴリズムと
は異なる演算を独自に行う必要があり、この結果さらに
大規模な変更を要するという問題がある。
子毎に論理演算式を考慮する必要があり、前述した
(2)の演算を、本アルゴリズムに適用するにはショー
ト故障の論理演算式を取り扱えるように、従来プログラ
ムの大規模な変更が必要になる。また、入力データパタ
ーンに対する各出力ピンの期待値算出や故障解析用の故
障辞書を自動生成する故障シミュレーションをショート
故障について行うためには、テスト生成アルゴリズムと
は異なる演算を独自に行う必要があり、この結果さらに
大規模な変更を要するという問題がある。
【0009】本発明の目的は、縮退故障モデルに対する
従来の診断データ生成プログラムを用いて、少ないプロ
グラム開発規模でショート故障の診断データを生成する
ショート故障診断データ生成方法を提供することにあ
る。
従来の診断データ生成プログラムを用いて、少ないプロ
グラム開発規模でショート故障の診断データを生成する
ショート故障診断データ生成方法を提供することにあ
る。
【0010】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、信号ネット間のショート故障の診断デ
ータを生成する方法において、ショート故障を仮定した
信号群のソースとシンク間に、ショート故障を縮退故障
に変換する手段を設け、該手段を用いて信号群間のショ
ート故障の診断データを生成することを特徴としてい
る。
に、本発明では、信号ネット間のショート故障の診断デ
ータを生成する方法において、ショート故障を仮定した
信号群のソースとシンク間に、ショート故障を縮退故障
に変換する手段を設け、該手段を用いて信号群間のショ
ート故障の診断データを生成することを特徴としてい
る。
【0011】
【作用】バウンダリスキャン機能が組み込まれたLSI
と、SSIやMSIなどからなる論理回路間のショート
故障の診断を可能にするために、ショート故障モデル回
路を設ける。このショート故障モデル回路は、論理回路
の入力信号間のショート故障を縮退故障に置き換える。
ショート故障を縮退故障としてモデル化することができ
るので、既存の診断データ生成プログラムでショート故
障診断データを生成することができる。
と、SSIやMSIなどからなる論理回路間のショート
故障の診断を可能にするために、ショート故障モデル回
路を設ける。このショート故障モデル回路は、論理回路
の入力信号間のショート故障を縮退故障に置き換える。
ショート故障を縮退故障としてモデル化することができ
るので、既存の診断データ生成プログラムでショート故
障診断データを生成することができる。
【0012】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図2は、本発明が適用されるBS回路組
込み実装基板を示す。図2において、LSI1、2に
は、IEEE1149.1で規定されているBS(バウ
ンダリスキャン)機能が組み込まれている。すなわち、
3−1(C1)から3−13(C13)はBSセルであ
り、LSI入出力ピンとLSI内部回路間に組み込ま
れ、LSIの入出力ピンを、実装基板の端子(TDI,
TDO)から制御、観測可能にしている。
的に説明する。図2は、本発明が適用されるBS回路組
込み実装基板を示す。図2において、LSI1、2に
は、IEEE1149.1で規定されているBS(バウ
ンダリスキャン)機能が組み込まれている。すなわち、
3−1(C1)から3−13(C13)はBSセルであ
り、LSI入出力ピンとLSI内部回路間に組み込ま
れ、LSIの入出力ピンを、実装基板の端子(TDI,
TDO)から制御、観測可能にしている。
【0013】回路4は、BS機能を有しないSSI(s
mall scale integrated cir
cuit)やMSI(medium scale in
tegrated circuit)などから構成され
た論理回路であり、クラスタと呼ばれる。クラスタ4の
入力信号5(S1からS3)はBS組み込みLSI1の
入出力ピンに接続され、出力信号6(S4、S5)はB
S組み込みLSI2の入出力ピンに接続されている。ま
た、LSI1,2の入出力ピン間には、クラスタ4を介
することなく直接接続された直結信号7(BS1,BS
2)も設けられている。
mall scale integrated cir
cuit)やMSI(medium scale in
tegrated circuit)などから構成され
た論理回路であり、クラスタと呼ばれる。クラスタ4の
入力信号5(S1からS3)はBS組み込みLSI1の
入出力ピンに接続され、出力信号6(S4、S5)はB
S組み込みLSI2の入出力ピンに接続されている。ま
た、LSI1,2の入出力ピン間には、クラスタ4を介
することなく直接接続された直結信号7(BS1,BS
2)も設けられている。
【0014】BS組み込みLSI1,2間の直結信号7
(BS1,BS2)の配線テストは、前掲した論文
(a)、(b)に記載の定型的なテストパターンでテス
トすることができ、またBS1とBS2間のショート故
障も診断可能である。
(BS1,BS2)の配線テストは、前掲した論文
(a)、(b)に記載の定型的なテストパターンでテス
トすることができ、またBS1とBS2間のショート故
障も診断可能である。
【0015】クラスタ4の入出力信号である信号S1〜
S5間の配線故障のうち、配線オープン故障はクラスタ
内SSI/MSIの縮退故障として検出可能であるが、
ショート不良は縮退故障としては検出されない場合があ
り、従来技術で述べた(a)のBSセル間直結信号のシ
ョート故障検出パターンによっても検出できない場合が
ある。
S5間の配線故障のうち、配線オープン故障はクラスタ
内SSI/MSIの縮退故障として検出可能であるが、
ショート不良は縮退故障としては検出されない場合があ
り、従来技術で述べた(a)のBSセル間直結信号のシ
ョート故障検出パターンによっても検出できない場合が
ある。
【0016】そこで、本発明では、LSI−クラスタ間
のショート故障(例えば、S1−S2間)の診断を可能
にするものである。図1は、ショート故障モデル回路を
挿入した本発明の実施例の構成を示す。
のショート故障(例えば、S1−S2間)の診断を可能
にするものである。図1は、ショート故障モデル回路を
挿入した本発明の実施例の構成を示す。
【0017】ショート故障モデル回路8は、クラスタ4
の入力信号S1、S2のショート故障を検出するための
テストパターンを、従来の縮退故障でモデル化するため
の回路であり、つまり、このようなモデル回路を設ける
ことによって、ショート故障を、モデル回路内の信号の
縮退故障に置き換えたものである。
の入力信号S1、S2のショート故障を検出するための
テストパターンを、従来の縮退故障でモデル化するため
の回路であり、つまり、このようなモデル回路を設ける
ことによって、ショート故障を、モデル回路内の信号の
縮退故障に置き換えたものである。
【0018】図3は、ショート故障モデル回路8の具体
的な構成を示す。なお、この構成は、CMOS,TTL
系の場合である。図3において、信号S1とショート故
障モデル回路8の信号SIG1が接続され、信号S2と
モデル回路8の信号SIG2が接続され、クラスタ4の
入力信号S1’とモデル回路8の信号OS1が接続さ
れ、クラスタ4の入力信号S2’とモデル回路8の信号
OS2が接続されている。このモデル回路は、図3に示
す実装基板においては、信号S1,S2のソース側にあ
るLSI出力ピンとシンク側にあるクラスタ4の入力ピ
ンとの間に挿入される。そして、挿入後は、シンク側信
号には別の名前S1’,S2’が付与される。
的な構成を示す。なお、この構成は、CMOS,TTL
系の場合である。図3において、信号S1とショート故
障モデル回路8の信号SIG1が接続され、信号S2と
モデル回路8の信号SIG2が接続され、クラスタ4の
入力信号S1’とモデル回路8の信号OS1が接続さ
れ、クラスタ4の入力信号S2’とモデル回路8の信号
OS2が接続されている。このモデル回路は、図3に示
す実装基板においては、信号S1,S2のソース側にあ
るLSI出力ピンとシンク側にあるクラスタ4の入力ピ
ンとの間に挿入される。そして、挿入後は、シンク側信
号には別の名前S1’,S2’が付与される。
【0019】モデル回路8の信号LOWは、正常時には
“0”に固定されている。そして、ショート時には
“1”に固定され、SIG1とSIG2間のショート故
障は、ゲートg2の出力ピン2(以下、g2−2ピンと
いう)の“1”縮退故障と等価になる。すなわち、ショ
ート時の真理値表から明らかなように、SHORT=1
で、SIG1=SIG2=1のときOS1=OS2=1
となり、SIG1=SIG2=0のときOS1=OS2
=0となって、ショート故障がモデル化される。
“0”に固定されている。そして、ショート時には
“1”に固定され、SIG1とSIG2間のショート故
障は、ゲートg2の出力ピン2(以下、g2−2ピンと
いう)の“1”縮退故障と等価になる。すなわち、ショ
ート時の真理値表から明らかなように、SHORT=1
で、SIG1=SIG2=1のときOS1=OS2=1
となり、SIG1=SIG2=0のときOS1=OS2
=0となって、ショート故障がモデル化される。
【0020】なお、正常時には、SHORT=0で、S
IG1の入力信号レベルに応じて、ゲートg6、g8を
介してOS1に出力され、SIG2の入力信号レベルに
応じて、ゲートg7、g9を介してOS2に出力され、
モデル回路8は、信号S1、S2を単にスルーする回路
となる。
IG1の入力信号レベルに応じて、ゲートg6、g8を
介してOS1に出力され、SIG2の入力信号レベルに
応じて、ゲートg7、g9を介してOS2に出力され、
モデル回路8は、信号S1、S2を単にスルーする回路
となる。
【0021】図4は、クラスタの診断データ生成のフロ
ーチャートであり、クラスタの診断データの一部とし
て、ショート故障用診断データを生成する。まず、ステ
ップ21の処理では、クラスタ回路の縮退故障用の診断
データを生成し、ステップ22、23の処理では、クラ
スタ4の入出力ピンのうち、近接ピン間(図1のC7と
C6、C6とC5など)のショート故障用診断データを
生成し、ステップ24の処理では、ステップ21〜23
で生成した診断データを統合し、1種類のLSIの診断
データとして出力する。
ーチャートであり、クラスタの診断データの一部とし
て、ショート故障用診断データを生成する。まず、ステ
ップ21の処理では、クラスタ回路の縮退故障用の診断
データを生成し、ステップ22、23の処理では、クラ
スタ4の入出力ピンのうち、近接ピン間(図1のC7と
C6、C6とC5など)のショート故障用診断データを
生成し、ステップ24の処理では、ステップ21〜23
で生成した診断データを統合し、1種類のLSIの診断
データとして出力する。
【0022】実論理とショート故障モデル回路8の縮退
故障を同時生成すると、該ショート故障モデル回路8の
g2−2ピン以外の部分についても故障仮定され診断デ
ータが生成されるため、実論理の縮退故障とショート故
障の診断データ生成は別々に実行される。
故障を同時生成すると、該ショート故障モデル回路8の
g2−2ピン以外の部分についても故障仮定され診断デ
ータが生成されるため、実論理の縮退故障とショート故
障の診断データ生成は別々に実行される。
【0023】図5は、ショート故障用診断データ生成の
フローチャートであり、図4のステップ23の処理の詳
細を示す。ステップ31の処理では、ショート故障を仮
定した信号のショート故障モデル回路8を生成し(図1
の回路を生成)、ステップ32の処理では、g2−2ピ
ンの“1”縮退故障のテストパターンを生成し、故障シ
ミュレーションを行う。この“1”縮退故障のテストパ
ターンとしては、例えば、図3の真理値表において、S
IG1=0,SIG2=1のパターン、SIG1=1,
SIG2=0のパターンが生成されて、シミュレーショ
ンする。このテストパターンに対しては、OS1、OS
2は共に0を出力することから、故障が検出される。ス
テップ33の処理ではテスト生成が成功したか否かを判
定する(つまり、入力されたテストパターンによって故
障が検出されたか否かを判定する)。
フローチャートであり、図4のステップ23の処理の詳
細を示す。ステップ31の処理では、ショート故障を仮
定した信号のショート故障モデル回路8を生成し(図1
の回路を生成)、ステップ32の処理では、g2−2ピ
ンの“1”縮退故障のテストパターンを生成し、故障シ
ミュレーションを行う。この“1”縮退故障のテストパ
ターンとしては、例えば、図3の真理値表において、S
IG1=0,SIG2=1のパターン、SIG1=1,
SIG2=0のパターンが生成されて、シミュレーショ
ンする。このテストパターンに対しては、OS1、OS
2は共に0を出力することから、故障が検出される。ス
テップ33の処理ではテスト生成が成功したか否かを判
定する(つまり、入力されたテストパターンによって故
障が検出されたか否かを判定する)。
【0024】成功した場合は、ステップ34の処理で、
そのテストパターンを登録し、ステップ35の処理で故
障辞書に登録し、ステップ36の処理で、検出可能故障
として登録する。成功しない場合は、ステップ37の処
理で、検出不可故障として登録し、ステップ38の処理
では全ての対象信号のテスト生成について試行が終了し
たかを判定し、終了していないときは、ステップ31の
処理に戻り、次の信号(つまり、次のショート故障)の
診断データを生成する。終了したときは、ステップ39
の処理で、ショート故障対応表を出力する。ここでは、
g2−2ピンとショート故障を仮定した信号対との対応
表を出力する。このように、本実施例では、ショート故
障1個毎に診断データを生成している。
そのテストパターンを登録し、ステップ35の処理で故
障辞書に登録し、ステップ36の処理で、検出可能故障
として登録する。成功しない場合は、ステップ37の処
理で、検出不可故障として登録し、ステップ38の処理
では全ての対象信号のテスト生成について試行が終了し
たかを判定し、終了していないときは、ステップ31の
処理に戻り、次の信号(つまり、次のショート故障)の
診断データを生成する。終了したときは、ステップ39
の処理で、ショート故障対応表を出力する。ここでは、
g2−2ピンとショート故障を仮定した信号対との対応
表を出力する。このように、本実施例では、ショート故
障1個毎に診断データを生成している。
【0025】図6は、故障辞書とショート故障対応表の
関係を示す図であり、この表は、診断時に検出された故
障の位置指摘のために使用されるデータであり、診断デ
ータとして格納される。
関係を示す図であり、この表は、診断時に検出された故
障の位置指摘のために使用されるデータであり、診断デ
ータとして格納される。
【0026】故障辞書は、ショート故障用の辞書(図5
で生成)と縮退故障用の辞書(図4のステップ21の処
理で生成)からなり、テストパターン番号毎のテストフ
ェールする出力ピン(例えば、図1のS4,S5)と、
故障候補点(例えば、g2−2)が格納されている。ま
た、ショート故障対応表は、ショート故障モデル回路の
故障位置(故障候補点g2−2/1)とショート故障を
仮定した信号の組(例えば、S1−S2)が格納されて
いる。なお、故障候補点は、ゲート名−ピン番号/故障
値(1または0)で表される。
で生成)と縮退故障用の辞書(図4のステップ21の処
理で生成)からなり、テストパターン番号毎のテストフ
ェールする出力ピン(例えば、図1のS4,S5)と、
故障候補点(例えば、g2−2)が格納されている。ま
た、ショート故障対応表は、ショート故障モデル回路の
故障位置(故障候補点g2−2/1)とショート故障を
仮定した信号の組(例えば、S1−S2)が格納されて
いる。なお、故障候補点は、ゲート名−ピン番号/故障
値(1または0)で表される。
【0027】図7は、故障解析のフローチャートであ
る。故障解析を行うときに、図6に示した故障辞書を用
いる。図6の故障辞書のテストパターンは、前半がショ
ート故障用テストパターンであり、後半が縮退故障用テ
ストパターンであるので、縮退故障用テストパターンの
第1目の番号を診断データ内に保持すれば、ステップ4
1の処理で、フェールしたテストパターン番号からショ
ート故障用テストパターンか、縮退故障用テストパター
ンかを判断することができる。縮退故障用テストパター
ン番号のときは、ステップ44の処理で、通常の縮退故
障用テストの故障解析を行う。
る。故障解析を行うときに、図6に示した故障辞書を用
いる。図6の故障辞書のテストパターンは、前半がショ
ート故障用テストパターンであり、後半が縮退故障用テ
ストパターンであるので、縮退故障用テストパターンの
第1目の番号を診断データ内に保持すれば、ステップ4
1の処理で、フェールしたテストパターン番号からショ
ート故障用テストパターンか、縮退故障用テストパター
ンかを判断することができる。縮退故障用テストパター
ン番号のときは、ステップ44の処理で、通常の縮退故
障用テストの故障解析を行う。
【0028】ショート故障のなかには、通常の縮退故障
用テストパターンでフェールするものもあるが、ショー
ト故障用テストパターンでフェールしていれば、ステッ
プ42の処理で優先的にショート故障として扱う。ショ
ート故障の場合、故障候補点をキーとして、図6のショ
ート故障対応表を探索し、ステップ43の処理でショー
トした可能性のある信号対を抽出する。ショート故障対
応表を探索しても、故障候補点がないときは、ステップ
45の処理で故障位置不明として出力する。
用テストパターンでフェールするものもあるが、ショー
ト故障用テストパターンでフェールしていれば、ステッ
プ42の処理で優先的にショート故障として扱う。ショ
ート故障の場合、故障候補点をキーとして、図6のショ
ート故障対応表を探索し、ステップ43の処理でショー
トした可能性のある信号対を抽出する。ショート故障対
応表を探索しても、故障候補点がないときは、ステップ
45の処理で故障位置不明として出力する。
【0029】本実施例では、ショート故障は一組の信号
対毎にテストパターンを生成しているので、一つのフェ
ールしたテストパターンには一組のショート故障信号対
が対応することになる。
対毎にテストパターンを生成しているので、一つのフェ
ールしたテストパターンには一組のショート故障信号対
が対応することになる。
【0030】このように、本実施例では、従来の縮退故
障用テスト生成プログラムを流用して、クラスタの近接
ピン間ショート故障用診断データを生成することが可能
となる。
障用テスト生成プログラムを流用して、クラスタの近接
ピン間ショート故障用診断データを生成することが可能
となる。
【0031】図8は、ショート故障用診断データを実行
するテスタのフローチャートである。すなわち、本発明
によって生成されたショート故障用診断データ(図6)
を実行し、図2に示す実装基板(論理回路)を検査する
テスタの処理フローチャートである。
するテスタのフローチャートである。すなわち、本発明
によって生成されたショート故障用診断データ(図6)
を実行し、図2に示す実装基板(論理回路)を検査する
テスタの処理フローチャートである。
【0032】ステップ51の処理で、論理回路に電源を
投入し、ステップ52に示す処理でテストパターン(図
6)を論理回路のTDIに1パターンずつ加える。ステ
ップ53に示す処理では、TDOで観測した出力値と診
断データ内の期待値を比較する。一致していれば、ステ
ップ54の処理で全てのテストパターンを実行したか調
べ、全てを実行していないときは、ステップ52に戻っ
て、次のテストパターンを実行する。全てのテストパタ
ーンを実行すると、ステップ56の処理で電源を切断し
て、ステップ57の処理で、検査パスしたことを出力す
る。
投入し、ステップ52に示す処理でテストパターン(図
6)を論理回路のTDIに1パターンずつ加える。ステ
ップ53に示す処理では、TDOで観測した出力値と診
断データ内の期待値を比較する。一致していれば、ステ
ップ54の処理で全てのテストパターンを実行したか調
べ、全てを実行していないときは、ステップ52に戻っ
て、次のテストパターンを実行する。全てのテストパタ
ーンを実行すると、ステップ56の処理で電源を切断し
て、ステップ57の処理で、検査パスしたことを出力す
る。
【0033】不一致の場合、実行したテストパターンの
番号と、診断データ内に保持されている第1目の縮退故
障用テストパターンの番号とを比較し、ショート故障用
テストパターンか否かを判定する。実行したテストパタ
ーンの番号が第1目の縮退故障用テストパターンの番号
より小さいときは、実行したテストパターンはショート
故障用テストパターンであるので、ステップ56の処理
では、実装基板上の配線パターンのショートと仮定し、
ショートによる部品の損傷を防止するために、即時電源
を切断する。そして、ステップ58の処理で、フェール
した旨とテストパターン番号を出力する。なお、この実
施例では、第1目の縮退故障用テストパターンの番号を
診断データ内に保持しているが、テスタ制御用の情報と
して診断データとは独立にテスタに供給するようにして
もよい。
番号と、診断データ内に保持されている第1目の縮退故
障用テストパターンの番号とを比較し、ショート故障用
テストパターンか否かを判定する。実行したテストパタ
ーンの番号が第1目の縮退故障用テストパターンの番号
より小さいときは、実行したテストパターンはショート
故障用テストパターンであるので、ステップ56の処理
では、実装基板上の配線パターンのショートと仮定し、
ショートによる部品の損傷を防止するために、即時電源
を切断する。そして、ステップ58の処理で、フェール
した旨とテストパターン番号を出力する。なお、この実
施例では、第1目の縮退故障用テストパターンの番号を
診断データ内に保持しているが、テスタ制御用の情報と
して診断データとは独立にテスタに供給するようにして
もよい。
【0034】なお、上記した実施例では、一組の信号対
毎にショート故障用診断データを生成したが、これを複
数組の信号対毎のショート故障用診断データを生成する
ように変更することができる。すなわち、図9は、複数
組の信号対のショート故障用診断データ一括生成回路を
示す。各ショート故障モデル回路8の信号LOWに番号
を付与して(LOWn,n=1,2,3..)、各信号
LOWを区別するとともに、各ショート故障モデル回路
8内の他の信号名やゲートを区別するための情報を付与
する必要がある。
毎にショート故障用診断データを生成したが、これを複
数組の信号対毎のショート故障用診断データを生成する
ように変更することができる。すなわち、図9は、複数
組の信号対のショート故障用診断データ一括生成回路を
示す。各ショート故障モデル回路8の信号LOWに番号
を付与して(LOWn,n=1,2,3..)、各信号
LOWを区別するとともに、各ショート故障モデル回路
8内の他の信号名やゲートを区別するための情報を付与
する必要がある。
【0035】図9に示す回路では、故障仮定を各ショー
ト故障モデル回路8のg2−2ピンに一斉に行い、診断
データ生成を一斉に行うことにより、テストパターン生
成から故障シミュレーションまでのオーバヘッドを削減
することができる。ただし、ショート故障は、一つの回
路に対して一組の信号対のみ発生することが前提であ
る。また、故障仮定位置は、ゲートg2の入力ピン1で
もよい。
ト故障モデル回路8のg2−2ピンに一斉に行い、診断
データ生成を一斉に行うことにより、テストパターン生
成から故障シミュレーションまでのオーバヘッドを削減
することができる。ただし、ショート故障は、一つの回
路に対して一組の信号対のみ発生することが前提であ
る。また、故障仮定位置は、ゲートg2の入力ピン1で
もよい。
【0036】また、上記実施例では、2本の信号間のシ
ョート故障を前提にしていたが、これを3本の信号間の
ショート故障に変更することが可能である。図10は、
3本の信号間のショート故障モデル回路を示す。このよ
うに構成することにより、前述した実施例と同様に、診
断データを生成することが可能となる。また、図10を
拡張して、n本の信号間のショート故障モデル回路を構
成することもできる。
ョート故障を前提にしていたが、これを3本の信号間の
ショート故障に変更することが可能である。図10は、
3本の信号間のショート故障モデル回路を示す。このよ
うに構成することにより、前述した実施例と同様に、診
断データを生成することが可能となる。また、図10を
拡張して、n本の信号間のショート故障モデル回路を構
成することもできる。
【0037】また、上記実施例では入力信号のショート
故障を例示したが、出力信号間のショート故障について
も、図3のショート故障モデル回路を用いて診断データ
の生成が可能である。
故障を例示したが、出力信号間のショート故障について
も、図3のショート故障モデル回路を用いて診断データ
の生成が可能である。
【0038】さらに、上記実施例ではCMOS/TTL
系回路のショート故障を前提としたが、これに限定され
るものではなく、図11に示すように、図3のゲートg
3(ANDゲート)をORゲートに変更することによっ
てECL系のショート故障モデル回路を構成することが
できる。
系回路のショート故障を前提としたが、これに限定され
るものではなく、図11に示すように、図3のゲートg
3(ANDゲート)をORゲートに変更することによっ
てECL系のショート故障モデル回路を構成することが
できる。
【0039】また、図2のBSセル間の直結信号(BS
1,BS2)とクラスタ4の入出力信号間のショート故
障の診断データを生成するためには、つまり例えば、B
S1とS2のショート故障の診断データを生成するため
に、BSセル間の直結信号を入出力信号として含む、図
12のショート故障診断データを生成すればよい。
1,BS2)とクラスタ4の入出力信号間のショート故
障の診断データを生成するためには、つまり例えば、B
S1とS2のショート故障の診断データを生成するため
に、BSセル間の直結信号を入出力信号として含む、図
12のショート故障診断データを生成すればよい。
【0040】上記したように、入出力ピン間のショート
故障ではフィードバックループが形成されるが、図3の
回路を入出力信号のシンク−ソース間に挿入しているの
で、フィードバックループ自体のモデル化が可能であ
る。ただし、テストデータ生成プログラムは、非同期順
序回路のテストデータ生成が可能である必要がある。
故障ではフィードバックループが形成されるが、図3の
回路を入出力信号のシンク−ソース間に挿入しているの
で、フィードバックループ自体のモデル化が可能であ
る。ただし、テストデータ生成プログラムは、非同期順
序回路のテストデータ生成が可能である必要がある。
【0041】さらに、本発明は実装基板のクラスタ入出
力近接ピン間のショート故障だけではなく、任意の論理
回路内信号のショート故障に対しても適用可能である。
すべての信号間のショート故障の組み合わせは、信号数
をNとすると、N!/2!(N−2)!通りの組み合わ
せがあるので、配線経路が近接している信号対のみを抽
出して、ショート故障用診断データを生成することも可
能である。
力近接ピン間のショート故障だけではなく、任意の論理
回路内信号のショート故障に対しても適用可能である。
すべての信号間のショート故障の組み合わせは、信号数
をNとすると、N!/2!(N−2)!通りの組み合わ
せがあるので、配線経路が近接している信号対のみを抽
出して、ショート故障用診断データを生成することも可
能である。
【0042】また、本実施例では、論理表現データその
ものにショート故障モデル回路を追加しているので、複
数のショート故障の診断データを同時に生成する場合、
モデル回路内のゲート数がショート故障の個数に比例し
て増加してしまう。これに対処するため、図3のショー
ト故障モデル回路と等価な機能を有する多機能セルを論
理表現データの基本セルとして定義し、論理表現データ
のデータ量を削減する方法を採るようにすればよい。ま
た、テストデータ生成プログラム内のテーブルのみにシ
ョート故障モデル回路を表現すれば、論理表現データの
データ量自体を全く増加させることなくショート故障を
モデル化することも可能である。
ものにショート故障モデル回路を追加しているので、複
数のショート故障の診断データを同時に生成する場合、
モデル回路内のゲート数がショート故障の個数に比例し
て増加してしまう。これに対処するため、図3のショー
ト故障モデル回路と等価な機能を有する多機能セルを論
理表現データの基本セルとして定義し、論理表現データ
のデータ量を削減する方法を採るようにすればよい。ま
た、テストデータ生成プログラム内のテーブルのみにシ
ョート故障モデル回路を表現すれば、論理表現データの
データ量自体を全く増加させることなくショート故障を
モデル化することも可能である。
【0043】
【発明の効果】以上、説明したように、本発明によれ
ば、ショート故障を縮退故障としてモデル化しているの
で、既存の診断データ生成プログラムによってショート
故障診断データを生成することができ、またテスタによ
ってショート故障の診断が可能になる。
ば、ショート故障を縮退故障としてモデル化しているの
で、既存の診断データ生成プログラムによってショート
故障診断データを生成することができ、またテスタによ
ってショート故障の診断が可能になる。
【図1】ショート故障モデル回路を挿入した本発明の実
施例の構成を示す。
施例の構成を示す。
【図2】本発明が適用されるBS回路組込み実装基板を
示す。
示す。
【図3】ショート故障モデル回路の具体的な構成を示
す。
す。
【図4】クラスタの診断データ生成のフローチャートで
ある。
ある。
【図5】ショート故障用診断データ生成のフローチャー
トである。
トである。
【図6】故障辞書とショート故障対応表の関係を示す図
である。
である。
【図7】故障解析のフローチャートである。
【図8】ショート故障用診断データを実行するテスタの
フローチャートである。
フローチャートである。
【図9】複数組の信号対のショート故障用診断データ一
括生成回路を示す。
括生成回路を示す。
【図10】3本の信号間のショート故障モデル回路を示
す。
す。
【図11】ECL系のショート故障モデル回路を示す。
【図12】BSセル間ネットを含むクラスタを示す。
1、2 LSI 3−1〜3−13 BSセル 4 クラスタ 5 クラスタ入力信号 6 クラスタ出力信号 7 BSセル直結信号 8 ショート故障モデル回路
Claims (1)
- 【請求項1】 信号ネット間のショート故障の診断デー
タを生成する方法において、ショート故障を仮定した信
号群のソースとシンク間に、ショート故障を縮退故障に
変換する手段を設け、該手段を用いて信号群間のショー
ト故障の診断データを生成することを特徴とするショー
ト故障診断データ生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224341A JPH0777562A (ja) | 1993-09-09 | 1993-09-09 | ショート故障診断データ生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224341A JPH0777562A (ja) | 1993-09-09 | 1993-09-09 | ショート故障診断データ生成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0777562A true JPH0777562A (ja) | 1995-03-20 |
Family
ID=16812243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5224341A Pending JPH0777562A (ja) | 1993-09-09 | 1993-09-09 | ショート故障診断データ生成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0777562A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6205559B1 (en) | 1997-05-13 | 2001-03-20 | Nec Corporation | Method and apparatus for diagnosing failure occurrence position |
JP2007188230A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
JP2011102803A (ja) * | 2009-11-10 | 2011-05-26 | Jtag Technologies Bv | プリント回路基板上の接続をテストする方法および装置 |
-
1993
- 1993-09-09 JP JP5224341A patent/JPH0777562A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6205559B1 (en) | 1997-05-13 | 2001-03-20 | Nec Corporation | Method and apparatus for diagnosing failure occurrence position |
JP2007188230A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
JP2011102803A (ja) * | 2009-11-10 | 2011-05-26 | Jtag Technologies Bv | プリント回路基板上の接続をテストする方法および装置 |
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