JPH0777425B2 - Sync signal processing circuit - Google Patents
Sync signal processing circuitInfo
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- JPH0777425B2 JPH0777425B2 JP61116820A JP11682086A JPH0777425B2 JP H0777425 B2 JPH0777425 B2 JP H0777425B2 JP 61116820 A JP61116820 A JP 61116820A JP 11682086 A JP11682086 A JP 11682086A JP H0777425 B2 JPH0777425 B2 JP H0777425B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号の複合同期信号から水平同期信号を
取り出す同期信号処理回路に関する。The present invention relates to a sync signal processing circuit for extracting a horizontal sync signal from a composite sync signal of a video signal.
本発明は、映像信号の複合同期信号から水平同期信号を
取り出す同期信号処理回路において、カウンタと３つの
フリップフロップで構成されたゲート信号生成回路に周
波数の安定なクロックを供給して得られたゲートパルス
信号を用いて、直接入力複合同期信号をゲートして水平
同期信号を抜き出すことにより、簡単な構成で確実に水
平同期信号を取り出すとともに水平同期信号の複合同期
信号に対する時間遅延量を小さくできるようにしたもの
である。According to the present invention, in a synchronizing signal processing circuit for extracting a horizontal synchronizing signal from a composite synchronizing signal of a video signal, a gate obtained by supplying a clock having a stable frequency to a gate signal generating circuit composed of a counter and three flip-flops. By using a pulse signal to directly gate the input composite sync signal and extract the horizontal sync signal, it is possible to reliably extract the horizontal sync signal with a simple configuration and reduce the time delay amount of the horizontal sync signal with respect to the composite sync signal. It is the one.
従来、ビデオテープレコーダ等において複合映像信号か
ら取り出した複合同期信号より水平同期信号を得る同期
信号処理回路は、例えば第４図に示す如く構成されてい
た。この同期信号処理回路は、入力端子（１）に得られ
る複合同期信号を、複合同期信号から水平同期信号の1/
2の周期の等価パルスを除去するハーフＨキラー回路
（２）に供給し、このハーフＨキラー回路（２）でPLL
回路を構成する電圧制御発振器（４）から得られる発振
信号を基準クロック信号として水平同期信号を取り出
す。そして、このハーフＨキラー回路（２）が出力する
水平同期信号を、発振周波数調整手段（４）を備える電
圧制御発振器（３）と分周器（５）と位相比較器（６）
とローパスフィルタ（７）とよりなるPLL回路の位相比
較器（６）の一方の入力端子に供給する。このPLL回路
では、位相比較器（６）が上述の一方の入力端子に供給
されるハーフＨキラー回路（２）が出力する水平同期信
号と他方の入力端子に供給される分周器（５）にて分周
した電圧制御発振器（３）が出力する周波数信号との位
相を比較し、この位相比較信号をローパスフィルタ
（７）を介して電圧制御発振器（３）に供給する。この
電圧制御発振器（３）は、ローパスフィルタ（７）を介
して供給される位相比較信号により発振周波数が制御さ
れ、抵抗器等よりなる発振周波数調整手段（４）により
発振周波数特性が調整されるもので、この電圧制御発振
器（３）の発振信号を上述のハーフＨキラー回路（２）
と分周器（５）に供給すると共に出力端子（８）にこの
周波数信号を供給する。Conventionally, in a video tape recorder or the like, a sync signal processing circuit for obtaining a horizontal sync signal from a composite sync signal extracted from a composite video signal has been constructed, for example, as shown in FIG. This sync signal processing circuit converts the composite sync signal obtained at the input terminal (1) from the composite sync signal to 1 / of the horizontal sync signal.
It is supplied to the half H killer circuit (2) that removes the equivalent pulse of 2 cycles, and this half H killer circuit (2) supplies the PLL.
A horizontal synchronizing signal is extracted by using an oscillation signal obtained from a voltage controlled oscillator (4) forming a circuit as a reference clock signal. Then, the horizontal synchronizing signal output from the half H killer circuit (2) is supplied with a voltage controlled oscillator (3) having an oscillation frequency adjusting means (4), a frequency divider (5), and a phase comparator (6).
And a low-pass filter (7) for supplying to one input terminal of the phase comparator (6) of the PLL circuit. In this PLL circuit, the phase comparator (6) is supplied to one of the above-mentioned input terminals and the horizontal synchronizing signal output from the half H killer circuit (2) and the frequency divider (5) is supplied to the other input terminal. The phase is compared with the frequency signal output from the voltage controlled oscillator (3) divided by, and this phase comparison signal is supplied to the voltage controlled oscillator (3) via the low pass filter (7). The oscillation frequency of the voltage controlled oscillator (3) is controlled by the phase comparison signal supplied through the low pass filter (7), and the oscillation frequency characteristic is adjusted by the oscillation frequency adjusting means (4) including a resistor or the like. The oscillation signal of this voltage controlled oscillator (3) is sent to the above-mentioned half H killer circuit (2).
And the frequency signal to the output terminal (8).
このように構成したことにより、ハーフＨキラー回路
（２）で水平同期信号が複合同期信号から得られると共
に、このハーフＨキラー回路（２）に基準クロック信号
を供給するPLL回路で、記録・再生時のAFC回路等で使用
する水平同期信号の所定倍の周波数信号が得られる。With this configuration, the horizontal sync signal is obtained from the composite sync signal in the half H killer circuit (2), and the recording / reproducing is performed in the PLL circuit that supplies the reference clock signal to the half H killer circuit (2). It is possible to obtain a frequency signal that is a predetermined multiple of the horizontal sync signal used in the AFC circuit and the like.
ところが、上述の如くして構成した同期信号処理回路
は、電圧制御発振器（３）を発振周波数調整手段（４）
により良好に調整しなければ適正な水平同期信号が得ら
れない不都合があった。即ち、電圧制御発振器（３）の
発振周波数可変範囲を狭めて、その中心周波数を良好に
調整しなければ、信号の異常時に等価パルス信号の除去
ができなくなりハーフＨキラー回路（２）が水平同期信
号の２倍の周波数信号を出力する虞れがあった。However, in the synchronizing signal processing circuit configured as described above, the voltage controlled oscillator (3) is provided with the oscillation frequency adjusting means (4).
Therefore, there is an inconvenience that an appropriate horizontal synchronizing signal cannot be obtained unless the adjustment is properly performed. That is, unless the oscillation frequency variable range of the voltage controlled oscillator (3) is narrowed and its center frequency is properly adjusted, the equivalent pulse signal cannot be removed when the signal is abnormal, and the half H killer circuit (2) is horizontally synchronized. There is a risk of outputting a frequency signal twice as high as the signal.
このため、例えば特開昭53−50613号公報に示す如く、
ディジタル回路によりハーフＨキラー回路を構成して無
調整化を計ることが提案されているが、ディジタル回路
よりなるハーフＨキラー回路は構成が複雑である不都合
があった。Therefore, for example, as shown in JP-A-53-50613,
Although it has been proposed to configure a half H killer circuit by a digital circuit to achieve no adjustment, the half H killer circuit composed of a digital circuit has a disadvantage that the configuration is complicated.
本発明は之等の点に鑑み、簡単な構成で調整を必要とし
ない同期信号処理回路を提供することを目的とする。The present invention has been made in view of the above points, and an object thereof is to provide a synchronization signal processing circuit having a simple configuration and requiring no adjustment.
本発明の同期信号処理回路は、例えば第１図に示す如
く、クロック信号として色副搬送波発振器の出力信号が
供給され、クリア信号の供給に基づいて第一の所定時間
経過後に第一の信号を出力するとともに上記第一の所定
時間より小さい第二の所定時間経過後に第二の信号を出
力するカウンタ（91）と、 複合同期信号が一方の入力端子に供給され、一方の出力
端子から上記クリア信号を上記カウンタに供給する第一
のフリップフロップ（95）と、 上記第一の信号が一方の入力端子に供給されるとともに
上記クリア信号が他方の入力端子に供給される第二のフ
リップフロップ（96）と、 上記第二のフリップフロップの出力信号が一方の入力端
子に供給されるとともに上記複合同期信号が他方の入力
端子に供給され、上記複合同期信号の理論レベルに応じ
て上記第二のフリップフロップの出力信号を選択して出
力し上記第一のフリップフロップの他方の入力端子に供
給する第一の論理回路（94）と、 上記第二の信号が一方の入力端子に供給されるとともに
上記クリア信号が他方の入力端子に供給される第三のフ
リップフロップ（97）と、 上記第三のフリップフロップの出力信号が一方の入力端
子に供給されるとともに上記複合同期信号が他方の入力
端子に供給され、上記第三のフリップフロップの出力信
号の論理レベルに応じて上記複合同期信号から水平同期
信号を取り出す第二の論理回路（98）とを備えたもので
ある。As shown in FIG. 1, for example, the synchronizing signal processing circuit of the present invention is supplied with an output signal of a color subcarrier oscillator as a clock signal, and supplies the first signal after a first predetermined time has elapsed based on the supply of the clear signal. A counter (91) that outputs and outputs a second signal after a second predetermined time, which is shorter than the first predetermined time, and a composite sync signal is supplied to one input terminal and the above-mentioned clear signal is output from one output terminal. A first flip-flop (95) for supplying a signal to the counter, and a second flip-flop (95) for supplying the first signal to one input terminal and the clear signal to the other input terminal ( 96), the output signal of the second flip-flop is supplied to one input terminal and the composite synchronizing signal is supplied to the other input terminal, and the theoretical level of the composite synchronizing signal is According to the first logic circuit (94) that selects and outputs the output signal of the second flip-flop and supplies it to the other input terminal of the first flip-flop, A third flip-flop (97) is supplied to the input terminal and the clear signal is supplied to the other input terminal, and an output signal of the third flip-flop is supplied to one input terminal and the composite A second logic circuit (98) for supplying a synchronizing signal to the other input terminal and extracting a horizontal synchronizing signal from the composite synchronizing signal according to the logic level of the output signal of the third flip-flop. is there.
本発明の同期信号処理回路によると、複合同期信号から
取り出される水平同期信号の、複合同期信号に対する時
間遅延量が少ない状態で、水平同期信号が得られる。According to the sync signal processing circuit of the present invention, the horizontal sync signal can be obtained in a state where the horizontal sync signal extracted from the composite sync signal has a small amount of time delay with respect to the composite sync signal.
以下、本発明の同期信号処理回路の一実施例を、第１図
〜第３図を参照して説明しよう。この第１図〜第３図に
おいて、第４図に対応する部分には同一符号を付し、そ
の詳細説明は省略する。An embodiment of the synchronizing signal processing circuit of the present invention will be described below with reference to FIGS. 1 to 3, parts corresponding to those in FIG. 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
本例の同期信号処理回路は、第２図に示す如く構成す
る。即ち、入力端子（１）に得られる複合同期信号から
水平同期信号を取り出すハーフＨキラー回路（９）は、
水晶発振器等よりなる映像信号の色副搬送波発振器（1
1）が発振する例えば3.58MHzの色副搬送波信号をクロッ
ク信号として、供給する。そして、このハーフＨキラー
回路（９）がこの色副搬送波信号をクロック信号とし、
後述する構成にて水平同期信号を取り出し、この水平同
期信号をPLL回路を構成する比較器（６）の一方の入力
端子に供給する。また、本例のPLL回路の電圧制御発振
器（10）は、発振信号の周波数がローパスフィルタ
（７）を介して得られる位相比較器（６）の位相比較信
号だけで決定され、この発振信号を分周器（５）を介し
て位相比較器（６）の他方の入力端子に供給すると共
に、直接出力端子（８）に供給する。The synchronizing signal processing circuit of this example is constructed as shown in FIG. That is, the half H killer circuit (9) for extracting the horizontal synchronizing signal from the composite synchronizing signal obtained at the input terminal (1) is
Video signal color subcarrier oscillator (1
1) oscillates, for example, a 3.58 MHz color subcarrier signal is supplied as a clock signal. The half H killer circuit (9) uses the color subcarrier signal as a clock signal,
A horizontal synchronizing signal is taken out by a configuration described later, and this horizontal synchronizing signal is supplied to one input terminal of a comparator (6) which constitutes a PLL circuit. Further, in the voltage controlled oscillator (10) of the PLL circuit of this example, the frequency of the oscillation signal is determined only by the phase comparison signal of the phase comparator (6) obtained through the low pass filter (7), and the oscillation signal is It is supplied to the other input terminal of the phase comparator (6) via the frequency divider (5) and directly to the output terminal (8).
以上のようにして構成される本例の同期信号処理回路の
ハーフＨキラー回路（９）は、第１図に示す如く構成さ
れる。即ち、第１図において（91）はカウンタを示し、
このカウンタ（91）の第１の入力端子（91a）には色副
搬送波発振器（11）の発振信号がカウント信号として供
給される。また、第２の入力端子（91b）には後述する
クリア信号が供給され、このクリア信号の供給タイミン
グに基づいて、第１及び第２の出力端子（91c）及び（9
1d）に夫々異なる所定時間経過後に変化するパルス信号
を出力する。また、（92）は複合同期信号入力端子を示
し、この入力端子（92）に得られる複合同期信号を、イ
ンバータ回路（93）を介してNANDゲート回路（94）の一
方の入力端子及び２個のNANDゲート回路（95a），（95
b）よりなる第１のRSフリップフロップ（95）の一方の
入力端子に供給する。そして、NANDゲート回路（94）の
他方の入力端子には後述する第２のRSフリップフロップ
（96）の出力信号を供給し、NANDゲート回路（94）の出
力信号を第１のRSフリップフロップ（95）の他方の入力
端子に供給する。この第１のRSフリップフロップ（95）
の出力信号を、２個のNANDゲート回路（96a），（96b）
よりなる第２のRSフリップフロップ（96）の他方の入力
端子と２個のNANDゲート回路（97a），（97b）よりなる
第３のRSフリップフロップ（97）の一方の入力端子とカ
ウンタ（94）の第２の入力端子（91b）に供給する。ま
た、カウンタ（91）の第１の出力端子（91c）に得られ
るパルス信号を第２のRSフリップフロップ（96）の一方
の入力端子に供給し、第２の出力端子（91d）に得られ
るパルス信号を第３のRSフリップフロップ（97）の他方
の入力端子に供給する。そして、第３のRSフリップフロ
ップ（97）の出力信号をANDゲート回路（98）の一方の
入力端子に供給し、このANDゲート回路（98）の他方の
入力端子に端子（92）に得られる複合同期信号を供給す
る。そして、このANDゲート回路（98）の出力信号を出
力端子（99）に供給し、この出力端子（99）に得られる
信号を上述の位相比較器（６）の一方の入力端子に水平
同期信号として供給する。The half H killer circuit (9) of the synchronizing signal processing circuit of this example configured as described above is configured as shown in FIG. That is, in FIG. 1, (91) indicates a counter,
The oscillation signal of the color subcarrier oscillator (11) is supplied to the first input terminal (91a) of the counter (91) as a count signal. A clear signal to be described later is supplied to the second input terminal (91b), and the first and second output terminals (91c) and (9
In 1d), a pulse signal that changes after the passage of different predetermined times is output. Reference numeral (92) denotes a composite sync signal input terminal, and the composite sync signal obtained at the input terminal (92) is fed through the inverter circuit (93) to one input terminal of the NAND gate circuit (94) and two NAND gate circuit (95a), (95
b) is supplied to one input terminal of the first RS flip-flop (95). Then, the output signal of the second RS flip-flop (96) described later is supplied to the other input terminal of the NAND gate circuit (94), and the output signal of the NAND gate circuit (94) is supplied to the first RS flip-flop ( 95) and the other input terminal. This First RS Flip-Flop (95)
Output signal of two NAND gate circuits (96a), (96b)
The other input terminal of the second RS flip-flop (96) and the one input terminal of the third RS flip-flop (97) including two NAND gate circuits (97a) and (97b) and the counter (94 ) Second input terminal (91b). Further, the pulse signal obtained at the first output terminal (91c) of the counter (91) is supplied to one input terminal of the second RS flip-flop (96) and obtained at the second output terminal (91d). The pulse signal is supplied to the other input terminal of the third RS flip-flop (97). Then, the output signal of the third RS flip-flop (97) is supplied to one input terminal of the AND gate circuit (98), and the other input terminal of this AND gate circuit (98) is obtained at the terminal (92). Provides a composite sync signal. Then, the output signal of the AND gate circuit (98) is supplied to the output terminal (99), and the signal obtained at the output terminal (99) is applied to one input terminal of the phase comparator (6) as a horizontal synchronizing signal. Supply as.
本例のハーフＨキラー回路（９）は以上のように構成し
たことにより、複合同期信号入力端子（92）に第３図Ａ
に示す如き複合同期信号が得られるとすると、この複合
同期信号を上述の如くインバータ回路（93）、NANDゲー
ト回路（94）及び第１のRSフリップフロップ（95）を介
することにより、カウンタ（91）の第２の入力端子（91
b）にクリア信号として第３図Ｄに示す如き信号が得ら
れる。このクリア信号の供給により、第１の入力端子
（91a）に得られる色副搬送波の発振信号のカウントが
制御され、例えばクリア信号のローレベル“L"からハイ
レベル“H"への立ち上がり時から予め設定された所定値
t1及びt2をカウントすると、ハイレベル“H"からローレ
ベル“L"へ立ち下がる第１及び第２のカウント信号（第
３図Ｃ及びＢ）が第１及び第２の出力端子（91c）及び
（91d）から出力される。そして、このクリア信号と第
２のカウント信号とにより、第３のRSフリップフロップ
（97）でマスクパルス信号（第３図Ｅ）が作成される。
即ち、クリア信号のハイレベル“H"からローレベル“L"
への立ち下がり時から、第２のカウント信号のハイレベ
ル“H"からローレベル“L"への立ち下がり時までの間だ
けハイレベル“H"になるマスクパルス信号が第３のRSフ
リップフロップ（97）の出力信号として得られる。そし
て、このマスクパルス信号をANDゲート回路（98）の一
方の入力端子に供給することで、このANDゲート回路（9
8）の他方の入力端子に得られる複合同期信号から水平
同期信号を抜き取り、このANDゲート回路（98）の出力
信号として出力端子（99）に第３図Ｆに示す如き水平同
期信号が得られる。そして、この出力端子（99）に得ら
れる水平同期信号を上述の位相比較器（６）の一方の入
力端子に供給する。By configuring the half H killer circuit (9) of this example as described above, the composite sync signal input terminal (92) is connected to the composite sync signal input terminal (92) shown in FIG.
Assuming that a composite synchronizing signal as shown in (1) is obtained, the composite synchronizing signal is passed through the inverter circuit (93), the NAND gate circuit (94) and the first RS flip-flop (95) as described above, and the counter (91 ) Second input terminal (91
A signal as shown in FIG. 3D is obtained as a clear signal in b). By supplying this clear signal, the count of the oscillation signal of the color subcarrier obtained at the first input terminal (91a) is controlled. For example, from the rise of the clear signal from low level "L" to high level "H" Predetermined value
When t 1 and t 2 are counted, the first and second count signals (C and B in FIG. 3) falling from the high level “H” to the low level “L” are output to the first and second output terminals (91c ) And (91d). Then, the mask signal (FIG. 3E) is created by the third RS flip-flop (97) by the clear signal and the second count signal.
That is, from the high level "H" of the clear signal to the low level "L"
The mask pulse signal that goes to the high level "H" only from the fall of the second count signal to the low level "L" of the third RS flip-flop Obtained as the output signal of (97). Then, by supplying this mask pulse signal to one input terminal of the AND gate circuit (98), the AND gate circuit (9
The horizontal synchronizing signal is extracted from the composite synchronizing signal obtained at the other input terminal of 8), and the horizontal synchronizing signal as shown in FIG. 3F is obtained at the output terminal (99) as the output signal of this AND gate circuit (98). . Then, the horizontal synchronizing signal obtained at the output terminal (99) is supplied to one input terminal of the phase comparator (6).
本例の同期信号処理回路は、以上のようにして水平同期
信号を複合同期信号から抜き取ることにより、カウンタ
（91）に供給される基準クロック信号として色副搬送波
を発振する発振器（11）の発振信号を使用したため、PL
L回路の発振信号のようにクロック信号が変動すること
がなく安定していて、常に安定した良好な水平同期信号
が得られる。また、この水平同期信号を所定倍するPLL
回路は、ハーフＨキラー回路（９）にクロック信号を供
給する必要がないので、電圧制御発振器（10）として発
振周波数を制限する等の調整をする必要がなく、製造時
等の調整作業が不要となる。さらに、ハーフＨキラー回
路（９）は、複数のゲート回路とカウンタ（91）だけの
簡単な回路で構成される。このため、例えばこの同期信
号処理回路をIC化したときには、外付け部品及びこの外
付け部品等の接続用ピンを削減することができ、簡単に
構成することができる。The sync signal processing circuit of this example extracts the horizontal sync signal from the composite sync signal as described above, thereby oscillating the color subcarrier as the reference clock signal supplied to the counter (91) by the oscillator (11). Since the signal was used, PL
Like the oscillation signal of the L circuit, the clock signal does not fluctuate and is stable, and a stable and good horizontal synchronizing signal is always obtained. In addition, a PLL that multiplies this horizontal synchronization signal by a predetermined amount
Since the circuit does not need to supply the clock signal to the half H killer circuit (9), there is no need to make adjustments such as limiting the oscillation frequency as the voltage controlled oscillator (10), and no adjustment work at the time of manufacturing is required. Becomes Further, the half H killer circuit (9) is composed of a simple circuit including only a plurality of gate circuits and a counter (91). Therefore, for example, when the synchronous signal processing circuit is integrated into an IC, the number of external parts and connecting pins for the external parts can be reduced, and the structure can be simplified.
なお、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなくその他種々の構成が取り得ることは勿論
である。It should be noted that the present invention is not limited to the above-described embodiments, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明の同期信号処理回路によると、カウンタと３つの
フリップフロップで構成されたゲート信号生成回路に周
波数の安定なクロックを供給して得られたゲートパルス
信号を用いて、直接入力複合同期信号をゲートして水平
同期信号を抜き出すので、複合同期信号から取り出され
る水平同期信号の、複合同期信号に対する時間遅延量が
少なく、簡単な構成で確実に良好な水平同期信号が得ら
れる利益がある。According to the synchronizing signal processing circuit of the present invention, a direct input composite synchronizing signal is generated by using a gate pulse signal obtained by supplying a clock having a stable frequency to a gate signal generating circuit composed of a counter and three flip-flops. Since the gate is used to extract the horizontal synchronization signal, the horizontal synchronization signal extracted from the composite synchronization signal has a small amount of time delay with respect to the composite synchronization signal, and there is an advantage that a good horizontal synchronization signal can be reliably obtained with a simple configuration.
【図面の簡単な説明】 第１図は本発明の同期信号処理回路の一実施例を示す構
成図、第２図は第１図例の回路ブロックを示す構成図、
第３図は第１図例の説明に供する線図、第４図は従来の
同期信号処理回路の一例を示す構成図である。 （９）はハーフＨキラー回路、（11）は色副搬送波発振
器、（91）はカウンタ、（95），（96）及び（97）は夫
々第１、第２及び第３のRSフリップフロップ、（98）は
ANDゲート回路である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a synchronization signal processing circuit of the present invention, FIG. 2 is a block diagram showing a circuit block of the example of FIG. 1,
FIG. 3 is a diagram for explaining the example of FIG. 1, and FIG. 4 is a configuration diagram showing an example of a conventional synchronizing signal processing circuit. (9) is a half H killer circuit, (11) is a color subcarrier oscillator, (91) is a counter, (95), (96) and (97) are first, second and third RS flip-flops, respectively. (98) is
It is an AND gate circuit.
Claims (1)
力信号が供給され、クリア信号の供給に基づいて第一の
所定時間経過後に第一の信号を出力するとともに上記第
一の所定時間より小さい第二の所定時間経過後に第二の
信号を出力するカウンタと、 複合同期信号が一方の入力端子に供給され、一方の出力
端子から上記クリア信号を上記カウンタに供給する第一
のフリップフロップと、 上記第一の信号が一方の入力端子に供給されるとともに
上記クリア信号が他方の入力端子に供給される第二のフ
リップフロップと、 上記第二のフリップフロップの出力信号が一方の入力端
子に供給されるとともに上記複合同期信号が他方の入力
端子に供給され、上記複合同期信号の理論レベルに応じ
て上記第二のフリップフロップの出力信号を選択して出
力し上記第一のフリップフロップの他方の入力端子に供
給する第一の論理回路と、 上記第二の信号が一方の入力端子に供給されるとともに
上記クリア信号が他方の入力端子に供給される第三のフ
リップフロップと、 上記第三のフリップフロップの出力信号が一方の入力端
子に供給されるとともに上記複合同期信号が他方の入力
端子に供給され、上記第三のフリップフロップの出力信
号の論理レベルに応じて上記複合同期信号から水平同期
信号を取り出す第二の論理回路とを備え、 上記水平同期信号の上記複合同期信号に対する時間遅延
量が少ないことを特徴とする同期信号処理回路。1. An output signal of a color subcarrier oscillator is supplied as a clock signal, which outputs a first signal after a lapse of a first predetermined time based on the supply of a clear signal and which is smaller than the first predetermined time. A counter that outputs a second signal after a lapse of a predetermined time, a first flip-flop that supplies a composite synchronizing signal to one input terminal, and supplies the clear signal to the counter from one output terminal, A second flip-flop in which the first signal is supplied to one input terminal and the clear signal is supplied to the other input terminal, and an output signal of the second flip-flop is supplied to one input terminal. The composite sync signal is supplied to the other input terminal, and the output signal of the second flip-flop is selected according to the theoretical level of the composite sync signal. And a first logic circuit that supplies the other input terminal of the first flip-flop, and the second signal is supplied to one input terminal and the clear signal is supplied to the other input terminal. The third flip-flop and the output signal of the third flip-flop are supplied to one input terminal and the composite synchronizing signal is supplied to the other input terminal, and the logic of the output signal of the third flip-flop is supplied. And a second logic circuit for extracting a horizontal synchronizing signal from the composite synchronizing signal according to a level, wherein a time delay amount of the horizontal synchronizing signal with respect to the composite synchronizing signal is small.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116820A JPH0777425B2 (en) | 1986-05-21 | 1986-05-21 | Sync signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116820A JPH0777425B2 (en) | 1986-05-21 | 1986-05-21 | Sync signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62272765A JPS62272765A (en) | 1987-11-26 |
| JPH0777425B2 true JPH0777425B2 (en) | 1995-08-16 |
Family
ID=14696438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116820A Expired - Lifetime JPH0777425B2 (en) | 1986-05-21 | 1986-05-21 | Sync signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777425B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4225364A (en) * | 1978-06-22 | 1980-09-30 | The United States Of America As Represented By The United States Department Of Energy | High strength nickel-chromium-iron austenitic alloy |
| JPS58121871A (en) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | Horizontal synchronizing signal separator |
-
1986
- 1986-05-21 JP JP61116820A patent/JPH0777425B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62272765A (en) | 1987-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |