JPH0775466B2 - Semiconductor booster circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の昇圧回路に関するものである。TECHNICAL FIELD The present invention relates to a booster circuit for a semiconductor device.

〔従来の技術〕[Conventional technology]

第３図は例えば雑誌 電子材料 1984年11月号56頁〜61
頁、あるいは、ISSCC 82Digest of Technical Papers.W
PM 7.5.pp74−75 “A256KDynamic MOS RAM with Alpha
Immune and Redundancy"に示された従来の半導体昇圧回
路の回路図である。図において、１〜６はＮチヤネル型
MOSトランジスタ、C1,C2は容量、N1はMOSトランジスタ
1,3のゲート電極とMOSトランジスタ５のソース電極と容
量C1の一方の電極との接続点、N2はMOSトランジスタ１
のソース電極とMOSトランジスタ２のドレイン電極と容
量C1の他方の電極との接続点、N3はMOSトランジスタ1,3
のドレイン電極とMOSトランジスタ６のソース電極と容
量C2の一方の電極との接続点、N4はMOSトランジスタ３
のソース電極とMOSトランジスタ４のドレイン電極との
接続点を示す。Figure 3 shows, for example, the magazine Electronic Materials, November 1984, pages 56-61.
Page or ISSCC 82 Digest of Technical Papers.W
PM 7.5.pp74−75 “A256K Dynamic MOS RAM with Alpha
It is a circuit diagram of a conventional semiconductor booster circuit shown in "Immune and Redundancy". In the figure, 1 to 6 are N-channel type.
MOS transistor, C1 and C2 are capacitors, N1 is MOS transistor
A connection point between the gate electrodes of 1, 3 and the source electrode of the MOS transistor 5 and one electrode of the capacitor C1, N2 is the MOS transistor 1
Of the source electrode of the MOS transistor 2, the drain electrode of the MOS transistor 2 and the other electrode of the capacitor C1, N3 is the MOS transistor 1,3
Of the drain electrode of the MOS transistor 6, the source electrode of the MOS transistor 6 and one electrode of the capacitor C2, N4 is the MOS transistor 3
The connection point between the source electrode of and the drain electrode of the MOS transistor 4 is shown.

そして、MOSトランジスタ5,6のゲート電極とMOSトラン
ジスタ６のドレイン電極は電源Vccに接続され、MOSトラ
ンジスタ2,4のレース電極はGNDに接地されている。The gate electrodes of the MOS transistors 5 and 6 and the drain electrode of the MOS transistor 6 are connected to the power supply Vcc, and the race electrodes of the MOS transistors 2 and 4 are grounded.

また、MOSトランジスタ４のゲート電極、MOSトランジス
タ５のドレイン電極、MOSトランジスタ２のゲート電
極、容量C2の他方の電極にはそれぞれφ1,φ2,φ3,φ４
の信号が印加されている。Further, the gate electrode of the MOS transistor 4, the drain electrode of the MOS transistor 5, the gate electrode of the MOS transistor 2, and the other electrode of the capacitor C2 have φ1, φ2, φ3, φ4, respectively.
Signal is being applied.

なお、接続点N1,N2,N4とGND間の寄生容量をそれぞれC3,
C4,C5と表わす。The parasitic capacitance between the connection points N1, N2, N4 and GND is C3,
Represented as C4, C5.

次に動作について説明する。Next, the operation will be described.

以下の説明では簡単化のため、MOSトランジスタのしき
い値電圧をすべて一様にVthとし、信号φ₁〜φ₄は非活
性電圧としてOV、活性電圧として電源電圧Vcc（通常は
＋5V）をとるものとする。また、MOSトランジスタ２のg
mはMOSトランジスタ１のgmよりはるかに大きいものとす
る（通常は３倍以上）。In the following description, for simplification, all threshold voltages of MOS transistors are uniformly Vth, and signals φ _{1 to} φ ₄ take OV as an inactive voltage and power supply voltage Vcc (usually + 5V) as an active voltage. I shall. Also, g of MOS transistor 2
It is assumed that m is much larger than gm of the MOS transistor 1 (usually 3 times or more).

まず、φ₄が活性となるまでN3の電位低下がほとんど無
視でき、かつ、C2≫C4,C5 C2≫C1≫C3の場合を第４図
について説明する。First, phi ₄ is negligible most potential drop N3 until activity and, C2»C4, an explanation will be given of a fourth diagram the case of C5 C2»C1»C3.

・時刻t_oにおいて、φ₁が非活性となる。 _-At time t _o , φ ₁ becomes inactive.

・時刻t_oにおいて、φ₂が活性となり、N1はVcc−Vth、N
4はVcc−2Vthに充電される。N2については、トランジス
タ1,2がともにON状態になるが、トランジスタ２のgmの
方が１のgmよりはるかに大きな場合はほとんどOVに近似
できる。・ At time t _o , φ ₂ becomes active and N1 becomes Vcc-Vth, N
4 is charged to Vcc-2Vth. Regarding N2, both transistors 1 and 2 are turned on, but when gm of transistor 2 is much larger than 1 gm, it can be approximated to OV.

・時刻t₂において、φ₃が非活性となり、トランジスタ
２がOFF状態になる。トランジスタ1,2および容量C1で形
成されるブートストラツプ回路によりN1はVcc以上に昇
圧され、N2,N4はN3と等しい電圧まで充電される。φ₄が
活性となるまでN3の電位低下がほとんど無視できる場合
は、N3＝N2＝N4＝Vcc−Vth,N1＝（Vcc−Vth）＋N2＝2Vc
c−2Vthとなる。• At time t ₂ , φ ₃ becomes inactive and transistor 2 is turned off. N1 is boosted to Vcc or higher by the boot strap circuit formed by the transistors 1 and 2 and the capacitor C1, and N2 and N4 are charged to a voltage equal to N3. If phi ₄ is almost negligible reduction potential of N3 until activated, N3 = N2 = N4 = Vcc -Vth, N1 = (Vcc-Vth) + N2 = 2Vc
It becomes c-2Vth.

・時刻t₃において、φ₄が活性となり、C2の蓄積電荷に
よりN1〜N4の電位は昇圧される。すなわち、N3＝N1＝N4
＝2Vcc−Vth,N1＝3Vcc−2Vthとなる。In and time t _3, phi ₄ becomes active, the potential of N1~N4 by accumulated charge of C2 is boosted. That is, N3 = N1 = N4
= 2Vcc-Vth, N1 = 3Vcc-2Vth.

以上の説明においては簡単化のため、φ₄が活性となる
まで接続点N3の電位低下はほとんど無視できるとした
が、実際にはt₁からt₂までの期間中MOSトランジスタ1,2
がともにON状態になるので蓄積電荷が流出し、また、t₂
−t₃の期間は接続点N2を充電するので電位低下は避けが
たい。For simplicity in the above description, it phi ₄ but decrease the potential of the connection point N3 until the activity was almost negligible in practice during the period MOS transistor from t ₁ to t ₂ is 1
Are both in the ON state, so the accumulated charge flows out, and t ₂
Since the connection point N2 is charged during the period of −t ₃ , it is unavoidable that the potential drops.

トランジスタ1,2を通じて流出する電流をｉとすると、N
3の電位低下は次の（１）式で表わされる。If the current flowing out through the transistors 1 and 2 is i, then N
The potential drop of 3 is expressed by the following equation (1).

t₁からt₂までの間の電位低下−ΔＶは、 例えば、C2＝50PF,t₂−t₁＝2nsとし、t₁からt₂までの
間、電流はほぼ一定で、ｉ＝20mAと近似できるとする
と、 すなわち、t₁からt₂までの間に約0.8Vの電位低下が生じ
てしまう。 The potential drop −ΔV between t ₁ and t ₂ is For example, C2 = 50 pF, and t ₂ -t ₁ = 2ns, during the period from t ₁ to t _2, the current is substantially constant, when a can be approximated as i = 20 mA, That is, a potential drop of about 0.8 V occurs between t ₁ and t ₂ .

また、t₂からt₃までの間の電位低下は次の（４）式で表
わされる。Further, the potential drop between t ₂ and t ₃ is expressed by the following equation (4).

例えば、C2＝50PF,C1＝5PF,C4＝C3＝1PFとし、Ｖ（t₂）
＝4.5−0.8＝３・7Vとすると、 −ΔＶ＝−0.03×3.3≒−0.1V となる。 For example, C2 = 50PF, C1 = 5PF, C4 = C3 = 1PF, and V (t ₂ )
= 4.5−0.8 = 3.7V, −ΔV = −0.03 × 3.3≈−0.1V.

Vcc＝5V,Vth＝0.5Vとすると、N3の電位は t₁において Vcc−Vth＝4.5V t₂において 4.5−0.8＝3.7V t₃において 3.7−0.1＝3.6V となる。When Vcc = 5V and Vth = 0.5V, the potential of N3 becomes Vcc−Vth = 4.5Vt _{2 at} t ₁ 4.5−0.8 = 3.7V t _{3 at} 3.7−0.1 = 3.6V.

上記の電位低下を考慮すると、各接続点N1〜N4の電位波
形は第４図が第５図のようになる。Considering the above potential drop, FIG. 4 shows the potential waveforms at the connection points N1 to N4 as shown in FIG.

即ち、時刻t₂においてφ₃が非活性となることにより、 N2＝N3＝N4＝Vcc−Vth＝4.5V （第４図：電位低下考えない） としていたのが、3.6V （第５図：電位低下考える） N1＝Vcc−Vth＋N2＝9V （第４図） としていたのが、4.5＋3.6＝8.1V （第５図） また、時刻t₃においてφ₄が活性となることにより、 N2＝N3＝N4＝2Vcc−Vth＝9.5V （第４図） としていたのが、Vcc＋3.6V＝8.6V （第５図） N1＝3Vcc−2Vth＝14V （第４図） としていたのが、8.1＋Vcc＝13.1V （第５図） 以上のように、電位は低下する。（ただし、C2≫C4,C5
かつC2≫C1≫C3と簡略化している。） 〔発明が解決しようとする課題〕 従来の半導体昇圧回路は以上のように接続点N4の最終昇
圧電位が主としてMOSトランジスタ1,2から流出する電荷
によつて低下することが避けられず、C2の容量値および
MOSトランジスタ６のgmを大きくして対処するのは寄生
容量の増大およびレイアウト面積の増大のため限界があ
り、このため、回路の高速化のために、MOSトランジス
タ1,2のgmを大きくすると昇圧電位の低下はますます大
きくなるという問題点があつた。That is, by phi ₃ at time t ₂ becomes inactive, N2 = N3 = N4 = Vcc -Vth = 4.5V: that was a (FIG. 4 not considered potential drop), 3.6V (FIG. 5: Considering the potential drop) N1 = Vcc-Vth + N2 = 9V (Fig. 4) was set to 4.5 + 3.6 = 8.1V (Fig. 5). Also, since φ ₄ becomes active at time t ₃ , N2 = N3 = N4 = 2Vcc-Vth = 9.5V (Fig. 4) was Vcc + 3.6V = 8.6V (Fig. 5) N1 = 3Vcc-2Vth = 14V (Fig. 4) was 8.1 + Vcc = 13.1V (Fig. 5) As described above, the potential drops. (However, C2 >> C4, C5
And it is simplified as C2 >> C1 >> C3. [Problems to be Solved by the Invention] As described above, the conventional semiconductor booster circuit inevitably lowers the final boosted potential at the connection point N4 mainly due to the charges flowing out from the MOS transistors 1 and 2. Capacity value and
There is a limit to increasing the gm of the MOS transistor 6 due to the increase of the parasitic capacitance and the layout area. Therefore, if the gm of the MOS transistors 1 and 2 is increased to boost the circuit speed, the boosting is required. There is a problem in that the decrease in potential becomes even larger.

この発明の半導体昇圧回路は上記のような従来の問題点
を解決するためになされたもので、高速に昇圧電位が得
られる半導体昇圧回路を得ることを目的とする。The semiconductor booster circuit of the present invention has been made to solve the above conventional problems, and an object thereof is to obtain a semiconductor booster circuit capable of obtaining a boosted potential at high speed.

〔課題を解決するための手段〕[Means for Solving the Problems]

この発明の半導体昇圧回路は接続点N1,N2を昇圧するた
めの容量と接続点N4を昇圧するための容量を分離したも
のである。In the semiconductor booster circuit of the present invention, the capacitance for boosting the connection points N1 and N2 and the capacitance for boosting the connection point N4 are separated.

〔作用〕[Action]

この発明における半導体昇圧回路は、上述の如く昇圧す
るための容量を分離したので、レイアウト面積の増大ま
たは速度低下などを生じることがない。In the semiconductor booster circuit according to the present invention, since the capacitance for boosting is separated as described above, the layout area is not increased or the speed is not reduced.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図において、7,8はＮチヤネル型MOSトランジスタ、C6,C
7は容量を示す。なお、図中符号１〜5,N1,N2,N4,C1は前
記従来のものと同一である。N5はMOSトランジスタ３の
ドレイン電極とNMOSトランジスタ７のソース電極と容量
C6の１方の電極の接続点、N6はMOSトランジスタ１のド
レイン電極とNMOSトランジスタ８のソース電極と容量C7
の１方の電極の接続点を示す。そして、NMOSトランジス
タ7,8のドレインおよびゲート電極は電源Vccに接続さ
れ、容量C6,C7の他方の電極は端子φ４に接続されてい
る。An embodiment of the present invention will be described below with reference to the drawings. First
In the figure, 7 and 8 are N-channel type MOS transistors, C6 and C
7 indicates the capacity. In the figure, reference numerals 1 to 5, N1, N2, N4 and C1 are the same as those of the conventional one. N5 is the drain electrode of the MOS transistor 3, the source electrode of the NMOS transistor 7, and the capacitance
N6 is the drain electrode of the MOS transistor 1, the source electrode of the NMOS transistor 8 and the capacitor C7.
The connection point of one of the electrodes is shown. The drain and gate electrodes of the NMOS transistors 7 and 8 are connected to the power source Vcc, and the other electrodes of the capacitors C6 and C7 are connected to the terminal φ4.

次に回路動作について説明する。基本的にこの発明によ
る第１図の回路は従来の第３図の容量C2を容量C6とC7に
分割したものである。従来例で問題とした接続点N3の電
位低下は接続点N6のみで生じ、出力電位を供給する接続
点N5では生じない。Next, the circuit operation will be described. Basically, the circuit of FIG. 1 according to the present invention is obtained by dividing the conventional capacitor C2 of FIG. 3 into capacitors C6 and C7. The potential drop at the connection point N3, which has been a problem in the conventional example, occurs only at the connection point N6 and does not occur at the connection point N5 that supplies the output potential.

例えば、C6＝30PF,C7＝20PFとし、他の条件は従来例の
説明と同様とすると、接続点N6の電位低下は以下のよう
になる。For example, assuming that C6 = 30PF and C7 = 20PF and other conditions are the same as those in the conventional example, the potential drop at the connection point N6 is as follows.

即ち、t₁からt₂までの間については ゆえに、Ｖ（t₂）＝4.5−2.0＝2.5V また、t₂からt₃までの間については したがつて、接続点N6の電位は t₁において 4.5V t₂において 4.5−2.0＝2.5V t₃において 2.5−0.2＝2.3V となる。That is, between t ₁ and t ₂ Therefore, V (t ₂ ) = 4.5−2.0 = 2.5V and between t ₂ and t ₃ Therefore, the potential at node N6 is 4.5V at t ₁ , 4.5−2.0 = 2.5V at t ₂ , and 2.5−0.2 = 2.3V at t ₃ .

上記の電位低下を考慮すると、第１図の回路の動作波形
は第２図のようになる。Considering the above potential drop, the operation waveform of the circuit of FIG. 1 is as shown in FIG.

すなわち、時刻t₁においてφ₂が活性となることによ
り、N1,N4,N2は従来例どおりで、 N1,N4は、Vcc−Vth（＝4.5V）,Vcc−2Vth（＝4.0V）に
なり、 N2は、MOSトランジスタ２のgmが１のgmよりはるかに大
きい場合、ほとんどOVに近似できる。That is, when phi ₂ becomes active at time t _1, at N1, N4, N2 conventional example exactly, N1, N4 is, Vcc-Vth (= 4.5V) , becomes Vcc-2Vth (= 4.0V) , N2 can be approximated to almost OV when the gm of the MOS transistor 2 is much larger than the gm of 1.

N5は、C6≫C5とするとほとんど電位変動はない。N5 shows almost no potential fluctuation when C6 >> C5.

N6は、電荷流出による電位低下が生じ、前記の計算例で
は、t₂までに2.5Vまで低下する。In N6, a potential drop occurs due to charge outflow, and in the above calculation example, it drops to 2.5 V by t ₂ .

ついで、時刻t₂においてφ₃が非活性となることによ
り、N2電位が上昇し、容量C1によつてN1電位も上昇す
る。Then, at time t ₂ , φ ₃ becomes inactive, so that the N2 potential rises and the capacitance C1 also raises the N1 potential.

前記計算例では、t₃までに N2＝N6＝2.3V N1＝4.5＋2.3＝6.8V になる。In the above calculation example, until t ₃ becomes N2 = N6 = 2.3V N1 = 4.5 + 2.3 = 6.8V.

また、時刻t₃において、φ₄が活性となることにより、 N2＝N6＝2.3＋5.0＝7.3V N1＝6.8＋5.0＝11.8V N4＝N5＝4.5＋5.0＝9.5V になる。Further, at time t ₃ , φ ₄ becomes active, so that N2 = N6 = 2.3 + 5.0 = 7.3V N1 = 6.8 + 5.0 = 11.8V N4 = N5 = 4.5 + 5.0 = 9.5V.

〔発明の効果〕〔The invention's effect〕

以上のようにこの発明によれば、レイアウト面積の増大
または速度低下などを生じることなく、大きな昇圧電位
を得ることができる。As described above, according to the present invention, a large boosted potential can be obtained without increasing the layout area or decreasing the speed.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示す半導体昇圧回路の回
路図、第２図は第１図の回路の各接続点における電位波
形図、第３図は従来の半導体昇圧回路の回路図、第４
図，第５図は第３図の回路の各接続点における電位波形
図である。 図において、１〜５はMOSトランジスタ、7,8はNMOSトラ
ンジスタ、C1,C6,C7は容量、C3〜C5は寄生容量、N1,N2,
N4〜N6は各接続点を示す。 なお、図中、同一符号は同一、または相当部分を示す。1 is a circuit diagram of a semiconductor booster circuit showing an embodiment of the present invention, FIG. 2 is a potential waveform diagram at each connection point of the circuit of FIG. 1, FIG. 3 is a circuit diagram of a conventional semiconductor booster circuit, Fourth
FIG. 5 and FIG. 5 are potential waveform diagrams at each connection point of the circuit of FIG. In the figure, 1 to 5 are MOS transistors, 7 and 8 are NMOS transistors, C1, C6 and C7 are capacitors, C3 to C5 are parasitic capacitors, N1, N2,
N4 to N6 indicate connection points. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】第１のMOSトランジスタと１端を前記第１
のMOSトランジスタのソース電極に他端をゲート電極に
接続した第１の容量と、ゲート電極を前記第１のMOSト
ランジスタのゲート電極に接続した第２のMOSトランジ
スタと、第２のMOSトランジスタのドレイン電極に１端
を接続した第２の容量とを備え、前記第２のMOSトラン
ジスタのソース電極から昇圧電位を供給する半導体昇圧
回路において、前記第１のMOSトランジスタのドレイン
電極と前記第２のMOSトランジスタのドレイン電極が接
続されていない状態において、前記第１のMOSトランジ
スタのドレイン電極に１端を接続した第３の容量を設け
たことを特徴とする半導体昇圧回路。1. A first MOS transistor and one end connected to the first MOS transistor.
A first capacitor having the source electrode of the MOS transistor connected to the gate electrode at the other end, a second MOS transistor having the gate electrode connected to the gate electrode of the first MOS transistor, and a drain of the second MOS transistor A semiconductor booster circuit, comprising: a second capacitor having one end connected to an electrode and supplying a boosted potential from a source electrode of the second MOS transistor, wherein a drain electrode of the first MOS transistor and the second MOS transistor are provided. A semiconductor booster circuit comprising a third capacitor having one end connected to the drain electrode of the first MOS transistor in a state where the drain electrode of the transistor is not connected.