JPH0773192B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH0773192B2 JPH0773192B2 JP61123357A JP12335786A JPH0773192B2 JP H0773192 B2 JPH0773192 B2 JP H0773192B2 JP 61123357 A JP61123357 A JP 61123357A JP 12335786 A JP12335786 A JP 12335786A JP H0773192 B2 JPH0773192 B2 JP H0773192B2
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- signal
- circuit
- signal processing
- transfer function
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- Television Signal Processing For Recording (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号などの信号を所望の周波数特性を有
する信号に変換する装置に係わり、特に伝送系における
信号のS/Nと波形ひずみを改善するのに好適な信号を処
理方法とその装置に関する。
する信号に変換する装置に係わり、特に伝送系における
信号のS/Nと波形ひずみを改善するのに好適な信号を処
理方法とその装置に関する。
映像信号を記録再生するビデオテープレコーダやビデオ
ディスクプレーヤなどの記録再生装置、あるいは衛星放
送などの信号伝送媒体においては映像信号を周波数変調
(FM)して伝送(ないしは記録再生)する方法が一般的
に用いられている。こうしたFM伝送系で受ける信号のS/
Nの低下を防ぐため、あらかじめ変調信号の高域成分を
強調する、いわゆるプリエンファシスを施し、FM信号の
復調後に高域成分を抑圧する、いわゆるディエンファシ
スを施す信号処理方法が従来から一般に用いられてい
る。
ディスクプレーヤなどの記録再生装置、あるいは衛星放
送などの信号伝送媒体においては映像信号を周波数変調
(FM)して伝送(ないしは記録再生)する方法が一般的
に用いられている。こうしたFM伝送系で受ける信号のS/
Nの低下を防ぐため、あらかじめ変調信号の高域成分を
強調する、いわゆるプリエンファシスを施し、FM信号の
復調後に高域成分を抑圧する、いわゆるディエンファシ
スを施す信号処理方法が従来から一般に用いられてい
る。
このような信号処理方法において、信号を忠実に伝送す
るためには、上記の信号を高域成分を強調するプリエン
ファシス回路の伝達関数をG1(s)それとは逆に信号の
高域成分を抑圧するディエンファシス回路の伝達関数を
G2(s)としたとき、周波数と無関数に次式が満足され
なければならない。
るためには、上記の信号を高域成分を強調するプリエン
ファシス回路の伝達関数をG1(s)それとは逆に信号の
高域成分を抑圧するディエンファシス回路の伝達関数を
G2(s)としたとき、周波数と無関数に次式が満足され
なければならない。
G1(s)×G2(s)=k ……(1) 但し、S=jωであり、ωは信号の角周波数,kは定数で
ある。
ある。
この(1)式が満足されないと、伝送(ないしは記録再
生)された信号に位相ひずみ,振幅ひずみを生じ、再生
された信号がひずんだものとなってしまう。この(1)
式を満足するプリエンファシス回路並びにディエンファ
シス回路として、 それぞれ伝達関数が、 で与えられる回路網が、抵抗とコンデンサで容易かつ経
済的に実現できることから、従来から多用されている。
生)された信号に位相ひずみ,振幅ひずみを生じ、再生
された信号がひずんだものとなってしまう。この(1)
式を満足するプリエンファシス回路並びにディエンファ
シス回路として、 それぞれ伝達関数が、 で与えられる回路網が、抵抗とコンデンサで容易かつ経
済的に実現できることから、従来から多用されている。
しかし、この従来方法では、上記エンファシス回路とデ
ィエンファシス回路の位相特性については配慮されてい
なかった。
ィエンファシス回路の位相特性については配慮されてい
なかった。
上記エンファシス回路の位相特性を改善する方法に関し
ては、特開昭53−131814,特開昭53−131815,特公昭61−
8632に記載の方法が周知であるが、これらは上記(1)
式を満足させるディエンファシス方式に関しては、十分
な配慮がされていなかった。
ては、特開昭53−131814,特開昭53−131815,特公昭61−
8632に記載の方法が周知であるが、これらは上記(1)
式を満足させるディエンファシス方式に関しては、十分
な配慮がされていなかった。
上記(2)式で表わせるエンファシス回路を用いて信号
のS/Nを改善する方法に関して、特開昭59−221126,特開
昭60−7279に記載の方法が周知であるが、これらはいず
れも上記(2)式のエンファシス回路自身の位相特性の
直線性については配慮されていなかった。
のS/Nを改善する方法に関して、特開昭59−221126,特開
昭60−7279に記載の方法が周知であるが、これらはいず
れも上記(2)式のエンファシス回路自身の位相特性の
直線性については配慮されていなかった。
以上の従来方法では、上式(2)より自明の通り、エン
ファシス回路の位相特性の直線性が悪いため例えば矩形
パルス性の信号に対して上記プリエンファシスを施すと
信号の立上り及び立下りの一方向にのみ大きなレベルの
オーバーシュート及びアンダーシュートを生じ、これを
変調信号として周波数変調を行うと、周波数偏移量がそ
の分増大してFM信号の占有帯域が増大し、より広帯域の
伝送帯域が必要となる問題がある。上記のビデオテープ
レコーダやビデオディスクプレーヤなどの記録再生装置
においては、媒体に記録できる信号帯域には自ずと制限
がある。上記従来のプリエンファシス方式では、信号の
高域成分に対して一方向の大きなピーク波形が生ずるた
め、オーバーシュートに対してはFM信号の瞬時周波数が
極度に高くなり上記媒体の帯域制限によって高い周波数
の信号を十分なレベルで再生することができなくなり、
いわゆる反転現象(映像信号の黒から白へ変化する輪郭
部で黒い横引きのノイズが発生)を生じ、またアンダー
シュートに対してはFM信号の瞬時周波数が極度に低下し
ていわゆるスペクトルの折返しにより画像輪郭部でビー
ト性のノイズを生じ、再生画質を著しく劣化させる。こ
れを防止するために、エンファシス後の信号のオーバシ
ュート波形とアンダーシュート波形を強制的にクリップ
(振幅制限)するように構成するのが一般的であるが、
この波形クリップにより信号の一部が失なわれるため、
もはや上記(1)式が成立しなくなり、再生波形が大き
くひずむ問題がある。また、これを防止するためにエン
ファシス量を低下させるかあるいは周波数偏移量を低下
させる方法も一般に用いられる。しかし、波形ひずみは
改善されるものの、当然のことながら、その分S/Nが劣
化する本質的な問題は残る。
ファシス回路の位相特性の直線性が悪いため例えば矩形
パルス性の信号に対して上記プリエンファシスを施すと
信号の立上り及び立下りの一方向にのみ大きなレベルの
オーバーシュート及びアンダーシュートを生じ、これを
変調信号として周波数変調を行うと、周波数偏移量がそ
の分増大してFM信号の占有帯域が増大し、より広帯域の
伝送帯域が必要となる問題がある。上記のビデオテープ
レコーダやビデオディスクプレーヤなどの記録再生装置
においては、媒体に記録できる信号帯域には自ずと制限
がある。上記従来のプリエンファシス方式では、信号の
高域成分に対して一方向の大きなピーク波形が生ずるた
め、オーバーシュートに対してはFM信号の瞬時周波数が
極度に高くなり上記媒体の帯域制限によって高い周波数
の信号を十分なレベルで再生することができなくなり、
いわゆる反転現象(映像信号の黒から白へ変化する輪郭
部で黒い横引きのノイズが発生)を生じ、またアンダー
シュートに対してはFM信号の瞬時周波数が極度に低下し
ていわゆるスペクトルの折返しにより画像輪郭部でビー
ト性のノイズを生じ、再生画質を著しく劣化させる。こ
れを防止するために、エンファシス後の信号のオーバシ
ュート波形とアンダーシュート波形を強制的にクリップ
(振幅制限)するように構成するのが一般的であるが、
この波形クリップにより信号の一部が失なわれるため、
もはや上記(1)式が成立しなくなり、再生波形が大き
くひずむ問題がある。また、これを防止するためにエン
ファシス量を低下させるかあるいは周波数偏移量を低下
させる方法も一般に用いられる。しかし、波形ひずみは
改善されるものの、当然のことながら、その分S/Nが劣
化する本質的な問題は残る。
本発明の目的は、上記従来技術の欠点を除き、上記
(1)式を満足させることができ、位相特性の直線性が
良好で、振幅ひずみや位相ひずみを生じないで、かつエ
ンファシス量を大きくできて信号のS/Nを改善できるエ
ンファシス回路とディエンファシス回路を提供すること
にある。
(1)式を満足させることができ、位相特性の直線性が
良好で、振幅ひずみや位相ひずみを生じないで、かつエ
ンファシス量を大きくできて信号のS/Nを改善できるエ
ンファシス回路とディエンファシス回路を提供すること
にある。
上記目的を達成するために、本発明は、インダクタンス
LとキャパシタンスCでラダー回路網を構成することに
より、角周波数ω(S=jω)に対する双曲線正接関数
tanh(ST)(Tは遅延時間)を有するインピーダンス回
路Zとアドミタンス回路Yが実現できることに着目し、
このインピーダンス回路Zあるいはアドミタンス回路Y
を用いて振幅特性が、角周波数ωの関数1/(1+K1・co
s2(ωT))あるいは(1+K2・sin2(ωT))(K1,K
2は定数)を有し、位相特性がリニア(即ち、群遅延特
性が平坦)なプリエンファシス回路を構成し、同じく上
記インピーダンス回路Zあるいはアドミタンス回路Yを
用いて、振幅特性が上記プリエンファシス回路の振幅特
性の逆関数(1+K1・cos2(ωT))あるいは1/(1+
K2・sin2(ωT))を有し、位相特性がリニアなディエ
ンファシス回路を構成することにより、上記(1)式を
十分満足させる信号処理装置を実現するようにした点を
第1の特徴とする。
LとキャパシタンスCでラダー回路網を構成することに
より、角周波数ω(S=jω)に対する双曲線正接関数
tanh(ST)(Tは遅延時間)を有するインピーダンス回
路Zとアドミタンス回路Yが実現できることに着目し、
このインピーダンス回路Zあるいはアドミタンス回路Y
を用いて振幅特性が、角周波数ωの関数1/(1+K1・co
s2(ωT))あるいは(1+K2・sin2(ωT))(K1,K
2は定数)を有し、位相特性がリニア(即ち、群遅延特
性が平坦)なプリエンファシス回路を構成し、同じく上
記インピーダンス回路Zあるいはアドミタンス回路Yを
用いて、振幅特性が上記プリエンファシス回路の振幅特
性の逆関数(1+K1・cos2(ωT))あるいは1/(1+
K2・sin2(ωT))を有し、位相特性がリニアなディエ
ンファシス回路を構成することにより、上記(1)式を
十分満足させる信号処理装置を実現するようにした点を
第1の特徴とする。
本発明の第2の特徴は、上記のインピーダンス回路Zあ
るいはアドミタンス回路Yで構成される上記第1のプリ
エンファシス回路に、上記(2)式で表わされる関数G1
(s)を有する第2のプリエンファシス回路を縦続に接
続し、また、上記のインピーダンス回路Zあるいはアド
ミタンス回路Yで構成される上記第1のディエンファシ
ス回路に、上記(2)式で表わされる関数G2(S)を有
する第2のディエンスファシス回路を縦続に接続するよ
うに構成した点にある。
るいはアドミタンス回路Yで構成される上記第1のプリ
エンファシス回路に、上記(2)式で表わされる関数G1
(s)を有する第2のプリエンファシス回路を縦続に接
続し、また、上記のインピーダンス回路Zあるいはアド
ミタンス回路Yで構成される上記第1のディエンファシ
ス回路に、上記(2)式で表わされる関数G2(S)を有
する第2のディエンスファシス回路を縦続に接続するよ
うに構成した点にある。
本発明の第3の特徴は、上記プリエンファシス回路ある
いはディエンファシス回路をディジタル信号処理手段を
用いて、ディジタルフィルタにより構成した点にある。
いはディエンファシス回路をディジタル信号処理手段を
用いて、ディジタルフィルタにより構成した点にある。
上記第1のプリエンファシス回路は、振幅特性が1/(1
+K1・cos2(ωT))、あるいは(1+K2・sin2(ω
T))を有するため、入力される信号の中域成分ないし
は高域成分のレベルを強調するよう動作し、かつその位
相特性がリニアなため、入力信号の波形対称性が保持さ
れた出力波形が得られる。更に具体的には、前記した矩
形パルス性の信号に対しては信号の立上り及び立下りの
各エッジの前後に、ほぼ同等のピークレベルで奇対称に
プリシュートとポストシュートを生じる。このように、
入力信号の高域成分は、強調によって信号の立上り及び
立下りの各エッジの前後にプリシュートとポストシュー
トとしてほぼ均等に分散されるため、その波高値(尖頭
対尖頭値)は、上記(2)式で示される位相特性が直線
的でない従来のエンファシス方式と比べて大幅に小さく
なり、従って、FM伝送する場合に、伝送帯域を狭めるこ
とができ、また上記した過変調による反転現象やスペク
トル折返しによるビート性ノイズの発生を抑えることが
でき、かつエンファシス後の波形を強制的にクリップす
る必要もなくなるため、波形ひずみを生ずることがな
い。
+K1・cos2(ωT))、あるいは(1+K2・sin2(ω
T))を有するため、入力される信号の中域成分ないし
は高域成分のレベルを強調するよう動作し、かつその位
相特性がリニアなため、入力信号の波形対称性が保持さ
れた出力波形が得られる。更に具体的には、前記した矩
形パルス性の信号に対しては信号の立上り及び立下りの
各エッジの前後に、ほぼ同等のピークレベルで奇対称に
プリシュートとポストシュートを生じる。このように、
入力信号の高域成分は、強調によって信号の立上り及び
立下りの各エッジの前後にプリシュートとポストシュー
トとしてほぼ均等に分散されるため、その波高値(尖頭
対尖頭値)は、上記(2)式で示される位相特性が直線
的でない従来のエンファシス方式と比べて大幅に小さく
なり、従って、FM伝送する場合に、伝送帯域を狭めるこ
とができ、また上記した過変調による反転現象やスペク
トル折返しによるビート性ノイズの発生を抑えることが
でき、かつエンファシス後の波形を強制的にクリップす
る必要もなくなるため、波形ひずみを生ずることがな
い。
以下、本発明の実施例を図面について詳細に説明する。
第1図は、本発明の一実施例に係るプリエンファシス回
路あるいはディエンファシス回路を構成するための基本
回路100を示すブロック図である。
路あるいはディエンファシス回路を構成するための基本
回路100を示すブロック図である。
この基本回路100の伝達関数F0(s)は、入力端子1に
供給される信号をVi,出力端子2より出力される信号をV
0として、次式で与えられる。
供給される信号をVi,出力端子2より出力される信号をV
0として、次式で与えられる。
但し、θ=ST=jωTであり、Tは遅延時間に相当し定
数である。またkも定数である。
数である。またkも定数である。
この基本回路100は、次式で示される伝達関数F1(s)
を有する第1の基本回路10と、伝達関数F2(s)を有す
る第2の基本回路20とを縦続接続して構成される。
を有する第1の基本回路10と、伝達関数F2(s)を有す
る第2の基本回路20とを縦続接続して構成される。
これより、上記基本回路100の伝達関数F0(s)は、上
記2つの第1及び第2の基本回路10,20の伝達関数F
1(s)とF2(s)を用いて次式で表わせる。
記2つの第1及び第2の基本回路10,20の伝達関数F
1(s)とF2(s)を用いて次式で表わせる。
F0(s)=F1(s)×F2(s) ……(5) 第2図は、上記第1の基本回路10の一実施例を示す4端
子回路網である。同図(a)において、11はインピーダ
ンス回路Z、13は抵抗R1を示す。同図(b)において、
14は抵抗R2,12はアドミタンス回路Yを示す。上記イン
ピーダンス回路Zとアドミタンス回路Yは、いずれも双
曲線正接関数tanhθを近似的に実現する2端子回路網で
あり、基準抵抗をR0として次式で与えられる。
子回路網である。同図(a)において、11はインピーダ
ンス回路Z、13は抵抗R1を示す。同図(b)において、
14は抵抗R2,12はアドミタンス回路Yを示す。上記イン
ピーダンス回路Zとアドミタンス回路Yは、いずれも双
曲線正接関数tanhθを近似的に実現する2端子回路網で
あり、基準抵抗をR0として次式で与えられる。
これらのZ及びYの値を近似的に実現する2端子回路網
11及び12は、発明者によって開示された文献(特公昭60
−53483)にも記載されているように、第3図に示す構
成のLCラダー回路網が公知である。参考までに、第3図
の(a)と(b)において、上記(6)式を満足するた
めのインダクタンスLとキャパシタンスCの各値は、次
式で与えられる。第3図(a)のインピーダンスZに対
しては、 第3図(b)のアドミタンスYに対しては、 但し、nは1以上の整数である。
11及び12は、発明者によって開示された文献(特公昭60
−53483)にも記載されているように、第3図に示す構
成のLCラダー回路網が公知である。参考までに、第3図
の(a)と(b)において、上記(6)式を満足するた
めのインダクタンスLとキャパシタンスCの各値は、次
式で与えられる。第3図(a)のインピーダンスZに対
しては、 第3図(b)のアドミタンスYに対しては、 但し、nは1以上の整数である。
第2図(a)の4端子回路網10において、入力電圧V1に
対する出力電圧V2の伝達関数F1(s)は、上記(6)式
を用いて次式に表わされる。
対する出力電圧V2の伝達関数F1(s)は、上記(6)式
を用いて次式に表わされる。
これより、k=R0/R1とすれば、上記(4)式の一方の
関数F1(s)と一致し、この関数が実現できたことにな
る。同様に、第2図(b)の4端子回路網10において
は、入力電圧V1に対する出力電圧V2の伝達関数F1(s)
は、上記(6)式を用いて、次式で表わされ、 従って、k=R2/R0とすれば、上記(4)式の関数F
1(s)と一致し、この関数が実現できたことになる。
関数F1(s)と一致し、この関数が実現できたことにな
る。同様に、第2図(b)の4端子回路網10において
は、入力電圧V1に対する出力電圧V2の伝達関数F1(s)
は、上記(6)式を用いて、次式で表わされ、 従って、k=R2/R0とすれば、上記(4)式の関数F
1(s)と一致し、この関数が実現できたことになる。
次に、上記(4)式の他方の関数F2(s)、即ち上記第
1図の第2の基本回路20を実現する一実施例を第4図に
示す。
1図の第2の基本回路20を実現する一実施例を第4図に
示す。
一般に、双曲線正接関数に関し、 tanh(−θ)=−tanh(θ) ……(11) が成立することから、上記(4)式において θ→−θ(即ち、S→−S)の変換を施せば、 が成立することが明らかである。第4図の実施例は、こ
れに基づき、S→−Sの変換(いわゆる時間軸変換)を
施してから上記第1の基本回路10でフィルタ処理するこ
とによって等価的に上記関数F2(s)(即ち、上記第2
の基本回路20)を実現するものである。
れに基づき、S→−Sの変換(いわゆる時間軸変換)を
施してから上記第1の基本回路10でフィルタ処理するこ
とによって等価的に上記関数F2(s)(即ち、上記第2
の基本回路20)を実現するものである。
第4図において、21は信号Eiの入力端子、22は回路20に
よって信号処理された信号E0の出力端子である。200
は、入力信号Eiの有する時系列に対し、逆方向の時系列
を有するように時間軸変換する時間軸変換回路である。
この時間軸変換回路200は、時間軸緩衝用のメモリで構
成され、入力信号Eiを適宜単位周期毎に、例えば信号Ei
として映像信号が入力される場合には、その単位周期と
して映像信号の水平走査周期ないしはその整数倍の周期
で、あるいは、映像信号の垂直走査周期であるフィール
ド周期ないしはフレーム周期で順次メモリに書込み,書
込み終了後、書込みの順序とは逆方向の順序でその単位
時間毎に逐次メモリより読取り出力する。この時間軸変
換により時系列が逆方向に変換されて上記回路200より
出力される信号は、上記第2図に示した実施例で実現さ
れる伝達関数F1(s)を有する第1の基本回路10でフィ
ルタ処理されてのち、時間軸変換回路300にて再び逆方
向の時系列に時間軸変換される。この時間軸変換回路30
0は、上記回路200と同様に時間軸緩衝用のメモリで構成
され、上記回路10からの出力信号を上記単位周期毎に順
次メモリに書込み,書込み終了後,書込みの順序とは逆
方向の順序で逐次メモリより読取り出力する。従って、
この時間軸変換回路300からの出力信号E0は、入力信号E
iと同じ元の正しい時系列を有する。以上の一連の信号
処理によって、S→−Sの変換と、F1(−S)に相当す
る関数演算が行われることになり、従って上記基本回路
20の入力端子21から出力端子22までの伝達関数は、上記
(12)式に示したようにF2(s)に等しくなり、この関
数が実現できたことになる。
よって信号処理された信号E0の出力端子である。200
は、入力信号Eiの有する時系列に対し、逆方向の時系列
を有するように時間軸変換する時間軸変換回路である。
この時間軸変換回路200は、時間軸緩衝用のメモリで構
成され、入力信号Eiを適宜単位周期毎に、例えば信号Ei
として映像信号が入力される場合には、その単位周期と
して映像信号の水平走査周期ないしはその整数倍の周期
で、あるいは、映像信号の垂直走査周期であるフィール
ド周期ないしはフレーム周期で順次メモリに書込み,書
込み終了後、書込みの順序とは逆方向の順序でその単位
時間毎に逐次メモリより読取り出力する。この時間軸変
換により時系列が逆方向に変換されて上記回路200より
出力される信号は、上記第2図に示した実施例で実現さ
れる伝達関数F1(s)を有する第1の基本回路10でフィ
ルタ処理されてのち、時間軸変換回路300にて再び逆方
向の時系列に時間軸変換される。この時間軸変換回路30
0は、上記回路200と同様に時間軸緩衝用のメモリで構成
され、上記回路10からの出力信号を上記単位周期毎に順
次メモリに書込み,書込み終了後,書込みの順序とは逆
方向の順序で逐次メモリより読取り出力する。従って、
この時間軸変換回路300からの出力信号E0は、入力信号E
iと同じ元の正しい時系列を有する。以上の一連の信号
処理によって、S→−Sの変換と、F1(−S)に相当す
る関数演算が行われることになり、従って上記基本回路
20の入力端子21から出力端子22までの伝達関数は、上記
(12)式に示したようにF2(s)に等しくなり、この関
数が実現できたことになる。
以上の実施例により実現される上記第1の基本回路10と
上記第2の基本回路20とで構成される上記第1図の基本
回路100を用いた信号処理回路30の一実施例を第5図に
示す。
上記第2の基本回路20とで構成される上記第1図の基本
回路100を用いた信号処理回路30の一実施例を第5図に
示す。
同図において、端子31に入力される信号Siは上記(3)
式の伝達関数F0(s)を有する基本回路100に入力され
ると共に加算器34の+側入力端子に入力される。
式の伝達関数F0(s)を有する基本回路100に入力され
ると共に加算器34の+側入力端子に入力される。
上記基本回路100からの出力は、係数器33にてk0倍に増
幅されてのち、加算器34の−側入力端子に供給される。
この加算器34にて、端子31からの入力信号Siと上記係数
器33からの出力信号との減算が行われ、その出力信号S0
は端子32に出力される。
幅されてのち、加算器34の−側入力端子に供給される。
この加算器34にて、端子31からの入力信号Siと上記係数
器33からの出力信号との減算が行われ、その出力信号S0
は端子32に出力される。
以上の構成により、入力端子31から出力端子32までの伝
達関数H1(s)は、次式で与えられる。
達関数H1(s)は、次式で与えられる。
ここで、上記係数器33の係数値k0を k0=1−k2……(14) に定めれば、上記(13)式の分子のcos2(ωT)の項は
なくなり、この信号処理回路30の伝達関数H1(s)は次
式のように簡易化される。
なくなり、この信号処理回路30の伝達関数H1(s)は次
式のように簡易化される。
あるいは、 この伝達関数H1(s)によって定まる上記第5図の信号
処理回路30の周波数特性を第6図に示す。
処理回路30の周波数特性を第6図に示す。
これより、上記信号処理回路30は、k=1の場合を境に
して、k<1(即ち、上記(15)式でK1>0)のとき
は、入力信号Siの中域あるいは高域成分を強調するプリ
エンファシス回路として動作し、またk>1(即ち、上
記(16)式でk2>0)のときは、入力信号Siの中域ある
いは高域成分を抑圧するディエンファシス回路として動
作することが明らかである。
して、k<1(即ち、上記(15)式でK1>0)のとき
は、入力信号Siの中域あるいは高域成分を強調するプリ
エンファシス回路として動作し、またk>1(即ち、上
記(16)式でk2>0)のときは、入力信号Siの中域ある
いは高域成分を抑圧するディエンファシス回路として動
作することが明らかである。
次に、上記信号処理回路30を、k<1に定めてプリエン
ファシス回路として動作させたときの矩形パルス性の入
力信号Siに対する応答波形を第7図に示す。同図で
(a)は入力信号Siの波形を示し、(b)は出力信号S0
の波形を示す。このように矩形パルス性の信号に対する
応答波形は、信号の立上り及び立下りの各エッジの前後
に、ほぼ同等のピークレベルで奇対称にプリシュートと
ポストシュートを生じる。即ち、入力信号Siの高域成分
は、強調によってプリシュートとポストシュートにほぼ
均等に分散されるため、出力信号S0の尖頭対尖頭値は、
上記(2)式で示される従来のエンファシス方式と比べ
て小さくなる。
ファシス回路として動作させたときの矩形パルス性の入
力信号Siに対する応答波形を第7図に示す。同図で
(a)は入力信号Siの波形を示し、(b)は出力信号S0
の波形を示す。このように矩形パルス性の信号に対する
応答波形は、信号の立上り及び立下りの各エッジの前後
に、ほぼ同等のピークレベルで奇対称にプリシュートと
ポストシュートを生じる。即ち、入力信号Siの高域成分
は、強調によってプリシュートとポストシュートにほぼ
均等に分散されるため、出力信号S0の尖頭対尖頭値は、
上記(2)式で示される従来のエンファシス方式と比べ
て小さくなる。
従って、このように信号処理されて出力される信号S0を
周波数変調して伝送(あるいは記録再生)する場合に、
周波数偏移量を小さく抑えることができるから、その分
FM信号の占有帯域を狭めることができ、伝送帯域の制約
を受け難くできる。また、過変調を防止できるため、反
転現象やスペクトル折返しによるスプリアスの発生を抑
えることができ、かつ波形の強制的クリップの必要もな
くなるため、波形ひずみを生じないようにできる。
周波数変調して伝送(あるいは記録再生)する場合に、
周波数偏移量を小さく抑えることができるから、その分
FM信号の占有帯域を狭めることができ、伝送帯域の制約
を受け難くできる。また、過変調を防止できるため、反
転現象やスペクトル折返しによるスプリアスの発生を抑
えることができ、かつ波形の強制的クリップの必要もな
くなるため、波形ひずみを生じないようにできる。
次に、上記信号処理回路30と相補的に適用することによ
り、プリエンファシス特性とディエンファシス特性をほ
ぼ完全に整合させて、元の信号を正しく復元することの
できる信号処理回路40の一実施例を第8図に示す。
り、プリエンファシス特性とディエンファシス特性をほ
ぼ完全に整合させて、元の信号を正しく復元することの
できる信号処理回路40の一実施例を第8図に示す。
第8図は、信号の中域あるいは高域成分を抑圧するディ
エンファシス回路として動作する。
エンファシス回路として動作する。
同図において、43はリニアな位相特性と二乗余弦特性で
近似される振幅特性を有する二乗余弦回路であり、44は
係数器、45は加算器、90は遅延器である。ここで、上記
二乗余弦回路43の一実施例を第9図に示す。第9図にお
いて、11は上記第3図(a)に示したインピーダンス回
路Zであり、12は上記第3図(b)に示したアドミタン
ス回路Yでありこれらは上記(6)式の関数で表示され
ることはいうまでもない。15は上記基準抵抗R0に対し、
R0/2の値を有する抵抗である。この第9図に示す二乗余
弦回路43の入力電圧V1に対する出力電圧V2の伝達関数F3
(s)は、上記(6)式を用いて次式で表わせる。
近似される振幅特性を有する二乗余弦回路であり、44は
係数器、45は加算器、90は遅延器である。ここで、上記
二乗余弦回路43の一実施例を第9図に示す。第9図にお
いて、11は上記第3図(a)に示したインピーダンス回
路Zであり、12は上記第3図(b)に示したアドミタン
ス回路Yでありこれらは上記(6)式の関数で表示され
ることはいうまでもない。15は上記基準抵抗R0に対し、
R0/2の値を有する抵抗である。この第9図に示す二乗余
弦回路43の入力電圧V1に対する出力電圧V2の伝達関数F3
(s)は、上記(6)式を用いて次式で表わせる。
第8図において、端子41からの入力信号Siは、上記(1
8)式の伝達関数F3(s)を有する二乗余弦回路43でフ
ィルタ処理され、その出力は係数器44でK1倍に増幅され
る。係数器44の出力は加算器45の一方の+側入力に供給
される。一方、端子41からの入力信号Siは遅延器90にて
時間2Tだけ遅延される。この遅延器90の伝達関数D
(s)は、周知のように次式で表わすことができる。
8)式の伝達関数F3(s)を有する二乗余弦回路43でフ
ィルタ処理され、その出力は係数器44でK1倍に増幅され
る。係数器44の出力は加算器45の一方の+側入力に供給
される。一方、端子41からの入力信号Siは遅延器90にて
時間2Tだけ遅延される。この遅延器90の伝達関数D
(s)は、周知のように次式で表わすことができる。
D(s)=e-2TS……(19) 遅延器90の出力は加算器45の他方の+側入力に供給さ
れ、上記係数器44からの出力と加算されその出力信号S0
は端子42に出力される。
れ、上記係数器44からの出力と加算されその出力信号S0
は端子42に出力される。
以上の信号処理回路40の入力端子42から出力端子42まで
の伝達関数H2(s)は、上記(18)式と(19)式を用い
て次式で与えられる。
の伝達関数H2(s)は、上記(18)式と(19)式を用い
て次式で与えられる。
H2(s)=D(s)+K1・F3(s) =〔1+K1・cos2(ωT)〕・e-2TS……(20) この伝達関数H2(s)によって定まる上記信号処理回路
40の周波数特性を第10図に示す。これより上記信号処理
回路40は、入力信号Siの中域あるいは高域成分を抑圧す
るディエンファシス回路として動作することが明らかで
ある。
40の周波数特性を第10図に示す。これより上記信号処理
回路40は、入力信号Siの中域あるいは高域成分を抑圧す
るディエンファシス回路として動作することが明らかで
ある。
ここで、この信号処理回路40における上記係数器44の係
数値K1を上記(17)式のK1の値と一致させてK1>0(従
って、(17)式よりk<1)と定め、上記(15)式の伝
達関数H1(s)を有しプリエンファシス回路として動作
する上記第5図の信号処理回路30を用い、伝送すべき
(あるいは記録再生すべき)信号を上記信号処理回路30
によってプリエンファシスを施してのち、FM変調して伝
送(あるいは記録)し、その受信信号(あるいは再生信
号)をFM復調してのち、上記信号処理回路40によってデ
ィエンファシスを施して、元の信号を復元するように系
を構成すれば、この伝送系の総合伝達特性は上記(15)
式と(20)式を用いて次式で与えられる。
数値K1を上記(17)式のK1の値と一致させてK1>0(従
って、(17)式よりk<1)と定め、上記(15)式の伝
達関数H1(s)を有しプリエンファシス回路として動作
する上記第5図の信号処理回路30を用い、伝送すべき
(あるいは記録再生すべき)信号を上記信号処理回路30
によってプリエンファシスを施してのち、FM変調して伝
送(あるいは記録)し、その受信信号(あるいは再生信
号)をFM復調してのち、上記信号処理回路40によってデ
ィエンファシスを施して、元の信号を復元するように系
を構成すれば、この伝送系の総合伝達特性は上記(15)
式と(20)式を用いて次式で与えられる。
H1(s)×H2(s)=e-2TS……(21) 即ち、この系の総合伝達特性は、一定(2T)の遅延時間
を有するだけで、位相特性はリニアとなり、何等位相ひ
ずみを生じることはなく、また振幅特性は周波数に無関
係に一定であるから、何等振幅ひずみを生じることもな
く、従って波形ひずみなく極めて忠実に信号を伝送で
き、かつ上記K1の値に応じたエンファシス量に相応し
て、伝送路で受けるノイズを抑圧してS/Nを改善できる
ことが明らかである。
を有するだけで、位相特性はリニアとなり、何等位相ひ
ずみを生じることはなく、また振幅特性は周波数に無関
係に一定であるから、何等振幅ひずみを生じることもな
く、従って波形ひずみなく極めて忠実に信号を伝送で
き、かつ上記K1の値に応じたエンファシス量に相応し
て、伝送路で受けるノイズを抑圧してS/Nを改善できる
ことが明らかである。
以上は上記信号処理回路30をプリエンファシス回路とし
て適用した場合の実施例を示したが、次に上記信号処理
回路30をディエンファシス回路として用い、これと相補
的にプリエンファシス回路として動作する信号処理回路
50の一実施例を第11図に示す。
て適用した場合の実施例を示したが、次に上記信号処理
回路30をディエンファシス回路として用い、これと相補
的にプリエンファシス回路として動作する信号処理回路
50の一実施例を第11図に示す。
第11図において、53はリニアな位相特性と二乗正弦特性
で近似される振幅特性を有する二乗正弦回路であり、54
は係数器、55は加算器、90は上記第8図の90と同じ遅延
器である。
で近似される振幅特性を有する二乗正弦回路であり、54
は係数器、55は加算器、90は上記第8図の90と同じ遅延
器である。
上記二乗正弦回路53の一実施例を第12図に示す。第12図
において、11及び12はそれぞれ上記第3図(a)と
(b)に示したインピーダンス回路Zとアドミタンス回
路Yである。15は上記基準抵抗R0に対し、R0/2の値を有
する抵抗である。この第12図に示す二乗正弦回路53の入
力電圧V1に対する出力電圧V2の伝達関数F4(s)は、上
記(6)式を用いて次式で表わせる。
において、11及び12はそれぞれ上記第3図(a)と
(b)に示したインピーダンス回路Zとアドミタンス回
路Yである。15は上記基準抵抗R0に対し、R0/2の値を有
する抵抗である。この第12図に示す二乗正弦回路53の入
力電圧V1に対する出力電圧V2の伝達関数F4(s)は、上
記(6)式を用いて次式で表わせる。
第11図において、端子51からの入力信号Siは、上記(2
2)式の伝達関数F4(s)を有する二乗正弦回路53でフ
ィルタ処理され、その出力は係数器54でK2倍に増幅され
る。係数器54の出力は加算器55の一方の−側入力に供給
される。一方、端子51からの入力信号Siは遅延器90にて
時間2Tだけ遅延される。この遅延器90の伝達関数D
(s)は、上記(19)式で与えられる。遅延器90の出力
は加算器55の他方の+側入力に供給され、上記係数器54
からの出力と減算され、その出力信号S0は端子52に出力
される。
2)式の伝達関数F4(s)を有する二乗正弦回路53でフ
ィルタ処理され、その出力は係数器54でK2倍に増幅され
る。係数器54の出力は加算器55の一方の−側入力に供給
される。一方、端子51からの入力信号Siは遅延器90にて
時間2Tだけ遅延される。この遅延器90の伝達関数D
(s)は、上記(19)式で与えられる。遅延器90の出力
は加算器55の他方の+側入力に供給され、上記係数器54
からの出力と減算され、その出力信号S0は端子52に出力
される。
以上の信号処理回路50の入力端子51から出力端子52まで
の伝達関数H3(s)は、上記(22)式と(19)式を用い
て次式で与えられる。
の伝達関数H3(s)は、上記(22)式と(19)式を用い
て次式で与えられる。
H3(s)=D(s)−K2・K4(s) =〔1+K2・sin2(ωT)〕・e-2TS……(2
3) この伝達関数H3(s)によって定まる上記信号処理回路
50の周波数特性を第13図に示す。
3) この伝達関数H3(s)によって定まる上記信号処理回路
50の周波数特性を第13図に示す。
これより、上記信号処理回路50は、入力信号Siの中域あ
るいは高域成分を強調するプリエンファシス回路として
動作することが明らかである。
るいは高域成分を強調するプリエンファシス回路として
動作することが明らかである。
ここで、この信号処理回路50における上記係数器54の係
数値K2を上記(17)式のK2の値と一致させてK2>0(従
って、(17)式よりk>1)と定め、上記(16)式の伝
達関数H1(s)を有しディエンファシス回路として動作
する上記第5図の信号処理回路30を用い、伝送(あるい
は記録再生)すべき信号を上記信号処理回路50によって
プリエンファシスを施してのち、FM変調して伝送(ある
いは記録)しその受信信号(あるいは再生信号)をFM復
調してのち、上記信号処理回路30によってディエンファ
シスを施して、元の信号を復元するように系を構成すれ
ば、この伝送系の総合伝達特性は、上記(23)式と(1
6)式を用いて次式で与えられる。
数値K2を上記(17)式のK2の値と一致させてK2>0(従
って、(17)式よりk>1)と定め、上記(16)式の伝
達関数H1(s)を有しディエンファシス回路として動作
する上記第5図の信号処理回路30を用い、伝送(あるい
は記録再生)すべき信号を上記信号処理回路50によって
プリエンファシスを施してのち、FM変調して伝送(ある
いは記録)しその受信信号(あるいは再生信号)をFM復
調してのち、上記信号処理回路30によってディエンファ
シスを施して、元の信号を復元するように系を構成すれ
ば、この伝送系の総合伝達特性は、上記(23)式と(1
6)式を用いて次式で与えられる。
H3(s)×H1(s)=k2・e-2TS……(24) 即ち、この系の総合伝達特性は、一定(2T)の遅延時間
を有するだけで、位相特性はリニアとなり、何等、位相
ひずみを生じることはなく、また振幅特性は周波数に一
無関係に一定であるから、何等、振幅ひずみを生じるこ
ともなく、従って波形ひずみなく極めて忠実に信号を伝
送でき、かつ上記K2の値に応じたエンファシス量に相応
して、伝送路で受けるノイズを抑圧してS/Nを改善でき
ることが明らかである。
を有するだけで、位相特性はリニアとなり、何等、位相
ひずみを生じることはなく、また振幅特性は周波数に一
無関係に一定であるから、何等、振幅ひずみを生じるこ
ともなく、従って波形ひずみなく極めて忠実に信号を伝
送でき、かつ上記K2の値に応じたエンファシス量に相応
して、伝送路で受けるノイズを抑圧してS/Nを改善でき
ることが明らかである。
以上述べたように、上記第5図の信号処理回路30と上記
第8図の信号処理回路40あるいは、上記第11図の信号処
理回路50とを相補的に適用することにより、プリエンフ
ァシス特性とディエンファシス特性をほぼ完全に整合さ
せることができる。
第8図の信号処理回路40あるいは、上記第11図の信号処
理回路50とを相補的に適用することにより、プリエンフ
ァシス特性とディエンファシス特性をほぼ完全に整合さ
せることができる。
また、これらによってプリエンファシスが施された波形
は上記第7図に示したように、信号の高域強調によって
プリシュートとポストシュートに均等に分散されて信号
の尖頭対尖頭値が、上記(2)式で示される従来のエン
ファシス方式より小さくなる。これをいいかえれば、伝
送路の帯域などの条件によって定まる高域強調された信
号の尖頭対尖頭値を一定のもとで考えれば、本発明の方
法によれば従来方式よりエンファシス量を更に増加させ
ることが可能となり、その分S/Nを改善できる効果が得
られる。
は上記第7図に示したように、信号の高域強調によって
プリシュートとポストシュートに均等に分散されて信号
の尖頭対尖頭値が、上記(2)式で示される従来のエン
ファシス方式より小さくなる。これをいいかえれば、伝
送路の帯域などの条件によって定まる高域強調された信
号の尖頭対尖頭値を一定のもとで考えれば、本発明の方
法によれば従来方式よりエンファシス量を更に増加させ
ることが可能となり、その分S/Nを改善できる効果が得
られる。
このエンファシス量を増加させる方法として、上記係数
値K1あるいはK2を増やす方法が最も容易であるが、上記
(2)式の伝達関数G1(s)とG2(s)を有する従来か
ら公知のプリエンファシス回路とディエンファシス回路
を上記本発明の信号処理回路と併用するようにしても良
い。更に具体的には、 上記第5図の信号処理回路30をプリエンファシス回路と
して動作させ、これと上記第8図の信号処理回路(即ち
ディエンファシス回路)40とを相補的に適用する場合に
は、上記(2)式の伝達関数G1(s)を有するプリエン
ファシス回路を上記信号処理回路30と断続に接続し、上
記(2)式の伝達関数G2(s)を有するディエンファシ
ス回路を上記信号処理回路40と縦続に接続して構成され
る。また、同様に、上記第5図の信号処理回路30をディ
エンファシス回路として動作させ、これと上記第11図の
信号処理回路(即ちプリエンファシス回路)50とを相補
的に適用する場合には、上記(2)式の伝達関数G
1(s)を有するプリエンファシス回路を上記信号処理
回路50と縦続に接続し、上記(2)式の伝達関数G
2(s)を有するディエンファシス回路と上記信号処理
回路30と縦続に接続して構成される。
値K1あるいはK2を増やす方法が最も容易であるが、上記
(2)式の伝達関数G1(s)とG2(s)を有する従来か
ら公知のプリエンファシス回路とディエンファシス回路
を上記本発明の信号処理回路と併用するようにしても良
い。更に具体的には、 上記第5図の信号処理回路30をプリエンファシス回路と
して動作させ、これと上記第8図の信号処理回路(即ち
ディエンファシス回路)40とを相補的に適用する場合に
は、上記(2)式の伝達関数G1(s)を有するプリエン
ファシス回路を上記信号処理回路30と断続に接続し、上
記(2)式の伝達関数G2(s)を有するディエンファシ
ス回路を上記信号処理回路40と縦続に接続して構成され
る。また、同様に、上記第5図の信号処理回路30をディ
エンファシス回路として動作させ、これと上記第11図の
信号処理回路(即ちプリエンファシス回路)50とを相補
的に適用する場合には、上記(2)式の伝達関数G
1(s)を有するプリエンファシス回路を上記信号処理
回路50と縦続に接続し、上記(2)式の伝達関数G
2(s)を有するディエンファシス回路と上記信号処理
回路30と縦続に接続して構成される。
以上の構成によれば、上記(2)式の時定数T1とT2を比
較的大きな値に設定すれば、一方の伝達関数G1(s)の
プリエンファシス回路を主として信号の低域強調のため
に用いることができ、他方のプリエンファシス回路とし
て動作する上記信号処理回路30あるいは50を主として信
号の中域あるいは高域強調のために用いることができ、
従って広い周波数範囲に渡って波形ひずみなくS/Nを改
善することができる。
較的大きな値に設定すれば、一方の伝達関数G1(s)の
プリエンファシス回路を主として信号の低域強調のため
に用いることができ、他方のプリエンファシス回路とし
て動作する上記信号処理回路30あるいは50を主として信
号の中域あるいは高域強調のために用いることができ、
従って広い周波数範囲に渡って波形ひずみなくS/Nを改
善することができる。
次に、本発明に係わる基本回路の他の実施例を第14図に
示す。
示す。
この基本回路100′は、次式で示される伝達関数▲F′
1▼(s)を有する第3の基本回路10′と、伝達関数▲
F′ 2▼(s)を有する第4の基本回路20′とを縦続接
続して構成される。
1▼(s)を有する第3の基本回路10′と、伝達関数▲
F′ 2▼(s)を有する第4の基本回路20′とを縦続接
続して構成される。
従って、上記基本回路100′の入力端子1から出力端子
2までの伝達関数▲F′ 0▼(s)は次式で与えられ
る。
2までの伝達関数▲F′ 0▼(s)は次式で与えられ
る。
上記第3の基本回路10′の一実施例を第15図に示す。第
15図の(a)は、上記第2図(a)のインピーダンス回
路Z(11)と抵抗R1(13)を入れ換えて構成されてお
り、その伝達関数▲F′ 1▼(s)は、上記(6)式を
用いて次式で与えられる。
15図の(a)は、上記第2図(a)のインピーダンス回
路Z(11)と抵抗R1(13)を入れ換えて構成されてお
り、その伝達関数▲F′ 1▼(s)は、上記(6)式を
用いて次式で与えられる。
これより、k=R0/R1とすれば、上記(25)式の関数▲
F′ 1▼(s)と一致し、この関数が実現できたことに
なる。
F′ 1▼(s)と一致し、この関数が実現できたことに
なる。
同様に、第15図の(b)は、上記第2図(b)のアドミ
タンス回路Y(12)と抵抗R2(14)を入れ換えて構成さ
れており、その伝達関数▲F′ 1▼(s)は、次式で与
えられる。
タンス回路Y(12)と抵抗R2(14)を入れ換えて構成さ
れており、その伝達関数▲F′ 1▼(s)は、次式で与
えられる。
従って、k=R2/R0とすれば、上記(25)式の関数▲F
′ 1▼(s)と一致し、この関数が実現できたことにな
る。
′ 1▼(s)と一致し、この関数が実現できたことにな
る。
次に、上記(25)式の他方の伝達関数▲F′ 2▼(s)
を有する上記第4の基本回路20′の一実施例を第16図に
示す。この第16図は、上記第4図の第1の基本回路10の
代わりに上記第3の基本回路10′を用いて構成されてお
り、第16図の時間軸変換回路200と300は、上記第4図の
それとまったく同じであり同じ符号で示してある。上記
第4図で述べたと同様の動作により、この第16図の基本
回路20′にてS→−Sの変換と、▲F′ 1▼(−s)に
相当する関数演算が行われることになり、従って上記基
本回路20′の入力端子21から出力端子22までの伝達関数
は上記(25)式の関数▲F′ 2▼(s)(=▲F′ 1▼
(−s))に等しくなり、この関数が実現できたことに
なる。
を有する上記第4の基本回路20′の一実施例を第16図に
示す。この第16図は、上記第4図の第1の基本回路10の
代わりに上記第3の基本回路10′を用いて構成されてお
り、第16図の時間軸変換回路200と300は、上記第4図の
それとまったく同じであり同じ符号で示してある。上記
第4図で述べたと同様の動作により、この第16図の基本
回路20′にてS→−Sの変換と、▲F′ 1▼(−s)に
相当する関数演算が行われることになり、従って上記基
本回路20′の入力端子21から出力端子22までの伝達関数
は上記(25)式の関数▲F′ 2▼(s)(=▲F′ 1▼
(−s))に等しくなり、この関数が実現できたことに
なる。
以上の実施例により実現される上記第3の基本回路10′
と上記第4の基本回路20′とで構成される上記第14図の
基本回路100′を用いた信号処理回路30′の一実施例を
第17図に示す。
と上記第4の基本回路20′とで構成される上記第14図の
基本回路100′を用いた信号処理回路30′の一実施例を
第17図に示す。
この第17図は、上記第5図の基本回路100の代わりに上
記基本回路100′を用いて構成されておりそれ以外の係
数器33と加算器34は上記第5図のそれとまったく同じで
あり、いずれも同じ符号で示してある。
記基本回路100′を用いて構成されておりそれ以外の係
数器33と加算器34は上記第5図のそれとまったく同じで
あり、いずれも同じ符号で示してある。
これより、この信号処理回路30′の入力端子31から出力
端子32までの伝達関数▲H′ 1▼(s)は、次式で与え
られる。
端子32までの伝達関数▲H′ 1▼(s)は、次式で与え
られる。
ここで、上記係数器33の係数値k0を に定めれば、上記(29)式の分子のsin2(ωT)の項は
なくなり、上記信号処理回路30′の伝達関数▲H′ 1▼
(s)は次式のように簡易化される。
なくなり、上記信号処理回路30′の伝達関数▲H′ 1▼
(s)は次式のように簡易化される。
あるいは この伝達関数▲H′ 1▼(s)によって定まる上記第17
図の信号処理回路30′の周波数特性を第18図に示す。
図の信号処理回路30′の周波数特性を第18図に示す。
この第18図と上記第6図を比較すると明らかなように、
上記信号処理回路30′は、上記信号処理回路30と直流域
における値(即ち直流ゲイン)が異なるだけで、基本的
な周波数特性はまったく同じであり、この信号処理回路
30′は、k=1の場合を境にして、k<1のときは、入
力信号Siの中域あるいは高域成分を強調するプリエンフ
ァシス回路として動作し、またk>1のときは入力信号
Siの中域あるいは高域成分を抑圧するディエンファシス
回路として動作することが明らかである。
上記信号処理回路30′は、上記信号処理回路30と直流域
における値(即ち直流ゲイン)が異なるだけで、基本的
な周波数特性はまったく同じであり、この信号処理回路
30′は、k=1の場合を境にして、k<1のときは、入
力信号Siの中域あるいは高域成分を強調するプリエンフ
ァシス回路として動作し、またk>1のときは入力信号
Siの中域あるいは高域成分を抑圧するディエンファシス
回路として動作することが明らかである。
以上の実施例は、いずれも上記第3図に示したLCラダー
回路網を用い、いわばアナログ処理手段で構成した場合
を示したが、本発明はこれに限定されるものではなく、
ディジタル処理手段を用いいわゆるディジタル・フィル
タで構成するようにしてもよい。
回路網を用い、いわばアナログ処理手段で構成した場合
を示したが、本発明はこれに限定されるものではなく、
ディジタル処理手段を用いいわゆるディジタル・フィル
タで構成するようにしてもよい。
上記第1図の基本回路100をディジタル・フィルタで構
成した場合のディジタル処理式基本回路100Dの一実施例
を第19図に示す。
成した場合のディジタル処理式基本回路100Dの一実施例
を第19図に示す。
同図において、3はA/D変換器、4はD/A変換器である。
10D1及び10D2はいずれも上記(4)式の伝達関数F
1(s)を実現するディジタル・フィルタであり、上記
第1図の第1基本回路10に相当する。200D及び300Dはい
ずれもRAMなどで構成されるメモリであり、上記第4図
の時間軸変換回路200及び300にそれぞれ相当し、メモリ
200Dとディジタルフィルタ10D2とメモリ300Dで構成され
る同図破線に示すブロック20Dは、上記第1図の第2基
本回路20に相当し、このブロック20Dの伝達関数は上記
(4)式のF2(s)で与えられる。
10D1及び10D2はいずれも上記(4)式の伝達関数F
1(s)を実現するディジタル・フィルタであり、上記
第1図の第1基本回路10に相当する。200D及び300Dはい
ずれもRAMなどで構成されるメモリであり、上記第4図
の時間軸変換回路200及び300にそれぞれ相当し、メモリ
200Dとディジタルフィルタ10D2とメモリ300Dで構成され
る同図破線に示すブロック20Dは、上記第1図の第2基
本回路20に相当し、このブロック20Dの伝達関数は上記
(4)式のF2(s)で与えられる。
端子1からの入力信号ViはA/D変換器3でサンプリング
周期T0で逐次ディジタル信号に変換されその出力はディ
ジタル・フィルタ10D1に供給される。ディジタル・フィ
ルタ10D1でフィルタ処理された出力はメモリ200Dに単位
周期毎に順次書込まれる。メモリ200Dに書込まれた信号
は、書込みの順次とは逆方向の順次で単位周期毎に順次
読取られて出力される。メモリ200Dより読取られた信号
は、ディジタル・フィルタ10D2でフィルタ処理される。
ディジタル・フィルタ10D2からの出力は、メモリ300Dに
単位周期毎に順次書込まれ、メモリ300Dに書込まれた信
号は、書込みの順次とは逆方向の順序で単位周期毎に順
次読取られる。メモリ300Dより読取られた信号は、D/A
変換器4でアナログ信号に変換されて、端子2に出力さ
れる。
周期T0で逐次ディジタル信号に変換されその出力はディ
ジタル・フィルタ10D1に供給される。ディジタル・フィ
ルタ10D1でフィルタ処理された出力はメモリ200Dに単位
周期毎に順次書込まれる。メモリ200Dに書込まれた信号
は、書込みの順次とは逆方向の順次で単位周期毎に順次
読取られて出力される。メモリ200Dより読取られた信号
は、ディジタル・フィルタ10D2でフィルタ処理される。
ディジタル・フィルタ10D2からの出力は、メモリ300Dに
単位周期毎に順次書込まれ、メモリ300Dに書込まれた信
号は、書込みの順次とは逆方向の順序で単位周期毎に順
次読取られる。メモリ300Dより読取られた信号は、D/A
変換器4でアナログ信号に変換されて、端子2に出力さ
れる。
次に上記ディジタル・フィルタ10D1(及び10D2)の一実
施例を第20図に示す。
施例を第20図に示す。
アナログ・フィルタをディジタル・フィルタに変換する
方法として、次式のいわゆる双線形Z変換を用いる方法
が知られている。
方法として、次式のいわゆる双線形Z変換を用いる方法
が知られている。
上記(4)式の伝達関数F1(s)に上記(34)式を代入
すれば、次式が得られる。
すれば、次式が得られる。
第20図の実施例は、上記(35)式のF1(z)に等しい伝
達関数を有する。
達関数を有する。
同図において、101は上記A/D変換器3からのディジタル
信号が入力される端子であり、110及び113は加算器、11
2及び114は係数器、111は遅延器である。端子101からの
入力信号は加算器110にて係数器112からの出力と減算さ
れる。加算器110からの出力は遅延器111にてNビット遅
延(時間にして2Tだけ遅延)される。遅延器111からの
出力は係数器112にてm倍に増幅され、その出力は加算
器110に供給される。
信号が入力される端子であり、110及び113は加算器、11
2及び114は係数器、111は遅延器である。端子101からの
入力信号は加算器110にて係数器112からの出力と減算さ
れる。加算器110からの出力は遅延器111にてNビット遅
延(時間にして2Tだけ遅延)される。遅延器111からの
出力は係数器112にてm倍に増幅され、その出力は加算
器110に供給される。
以上の加算器110と遅延器111と係数器112により負帰還
ループが形成される。
ループが形成される。
加算器113にて、上記加算器110からの出力と上記遅延器
111からの出力が加算され、その出力は係数器114にてn
倍に増幅される。この係数器114からの出力は端子102を
介して上記メモリ200Dに供給される。
111からの出力が加算され、その出力は係数器114にてn
倍に増幅される。この係数器114からの出力は端子102を
介して上記メモリ200Dに供給される。
上記第19図のディジタル・フィルタ10D2にもこの第10図
とまったく同じ回路が適用される。
とまったく同じ回路が適用される。
以上の構成により、入力端子1から出力端子2までの伝
達関数は上記(3)式の関数F0(s)と一致することは
いうまでもない。
達関数は上記(3)式の関数F0(s)と一致することは
いうまでもない。
上記第20図の実施例は、上記(4)式の伝達関数F
1(s)を有するディジタル・フィルタであるが、同様
にして上記(25)式の伝達関数▲F′ 1▼(s)を有す
るディジタルフィルタの一実施例を第21図に示す。
1(s)を有するディジタル・フィルタであるが、同様
にして上記(25)式の伝達関数▲F′ 1▼(s)を有す
るディジタルフィルタの一実施例を第21図に示す。
第21図において、上記第20図と同じ機能・動作を有する
回路には同じ符号を付してある。
回路には同じ符号を付してある。
115は加算器、116は係数器であり、加算器115にて、加
算器110からの出力と遅延器111からの出力が減算され、
その出力は係数器116にてn′倍に増幅される。
算器110からの出力と遅延器111からの出力が減算され、
その出力は係数器116にてn′倍に増幅される。
この第21図の入力端子101から出力端子102までの伝達関
数▲F′ 1▼(z)は次式で与えられる。
数▲F′ 1▼(z)は次式で与えられる。
上記(37)式は、上記(25)式の伝達関数▲F′ 1▼
(s)に上記(34)式を代入して得た関数と一致する。
従って、この第21図に示すディジタルフィルタを上記第
19図のディジタルフィルタ10D1と10D2の代わりに適用す
れば、入力端子1から出力端子2までの伝達関数は、上
記(26)式の関数▲F′ 0▼(s)と一致し、上記第14
図に相応するディジタル処理式基本回路100D′を構成す
ることができる。
(s)に上記(34)式を代入して得た関数と一致する。
従って、この第21図に示すディジタルフィルタを上記第
19図のディジタルフィルタ10D1と10D2の代わりに適用す
れば、入力端子1から出力端子2までの伝達関数は、上
記(26)式の関数▲F′ 0▼(s)と一致し、上記第14
図に相応するディジタル処理式基本回路100D′を構成す
ることができる。
なお、上記第20図に示す係数器114と上記第21図に示す
係数器116は省略することができる。
係数器116は省略することができる。
以上のディジタル処理式基本回路100D、及び100D′を用
いることにより、上記第5図に相応するディジタル処理
式信号処理回路と上記第17図に相応するディジタル処理
式信号処理回路を構成できる。
いることにより、上記第5図に相応するディジタル処理
式信号処理回路と上記第17図に相応するディジタル処理
式信号処理回路を構成できる。
また、上記第8図及び第11図に相応するディジタル処理
式信号処理回路も上記(34)式の双線形変換を用いるこ
とにより容易に構成することができる。
式信号処理回路も上記(34)式の双線形変換を用いるこ
とにより容易に構成することができる。
以上述べたように、本発明によれば、伝送すべきないし
は記録再生すべき信号を位相特性がリニアで所望の振幅
特性を有する信号に変換し、特に信号の中域ないしは高
域を振幅強調する位相特性リニアのプリエンファシス回
路と、その振幅特性と逆の特性を有しかつ位相特性がリ
ニアで広い周波数範囲に渡って上記プリエンファシス回
路と十分に整合させることのできるディエンファシス回
路とを比較的簡単な構成で実現することができる。ま
た、これらをディジタル回路によって構成することも容
易で、信号処理の精度や安定度を高めることができ、回
路の集積化も容易となる。また、これをFM伝送系に適用
すれば、伝送帯域を広げずに周波数偏移量を大きくとる
ことができ、かつ過変調防止のための波形クリップの手
段も不要となり、波形ひずみなくS/Nを改善できる。
は記録再生すべき信号を位相特性がリニアで所望の振幅
特性を有する信号に変換し、特に信号の中域ないしは高
域を振幅強調する位相特性リニアのプリエンファシス回
路と、その振幅特性と逆の特性を有しかつ位相特性がリ
ニアで広い周波数範囲に渡って上記プリエンファシス回
路と十分に整合させることのできるディエンファシス回
路とを比較的簡単な構成で実現することができる。ま
た、これらをディジタル回路によって構成することも容
易で、信号処理の精度や安定度を高めることができ、回
路の集積化も容易となる。また、これをFM伝送系に適用
すれば、伝送帯域を広げずに周波数偏移量を大きくとる
ことができ、かつ過変調防止のための波形クリップの手
段も不要となり、波形ひずみなくS/Nを改善できる。
第1図は本発明に係わる基本回路の一実施例を示すブロ
ック図、第2図は該基本回路を構成する第1基本回路の
一実施例を示す結線図、第3図は本発明において使用さ
れるインピーダンス回路Z及びアドミタンス回路Yの具
体例を示す結線図、第4図は該基本回路を構成する第2
基本回路の一実施例を示すブロック図、第5図は該基本
回路で構成した信号処理回路の一実施例を示すブロック
図、第6図は該信号処理回路の振幅特性を示す特性図、
第7図は該信号処理回路の応答波形を示す波形図、第8
図は本発明の信号処理回路の他の実施例を示すブロック
図、第9図は該信号処理回路を構成する二乗余弦回路の
一実施例を示す結線図第10図は該信号処理回路の振幅特
性を示す特性図第11図は本発明の信号処理回路の他の実
施例を示すブロック図、第12図は該信号処理回路を構成
する二乗正弦回路の一実施例を示す結線図、第13図は該
信号処理回路の振幅特性を示す特性図、第14図は本発明
に係わる基本回路の他の実施例を示すブロック図、第15
図は該基本回路を構成する第3基本回路の一実施例を示
す結線図、第16図は該基本回路を構成する第4基本回路
の一実施例を示すブロック図、第17図は該基本回路で構
成した信号処理回路の一実施例を示すブロック図、第18
図は該信号処理回路の振幅特性を示す特性図、第19図は
本発明に係わるディジタル処理式の基本回路の一実施例
を示すブロック図、第20図は該基本回路を構成するディ
ジタルフィルタの一実施例を示すブロック図、第21図は
該基本回路を構成するディジタルフィルタの他の実施例
を示すブロック図である。 100,100′……基本回路 10……第1基本回路 20……第2基本回路 10′……第3基本回路 20′……第4基本回路 30,40,50,30′……信号処理回路 11……インピーダンス回路 12……アドミタンス回路 200,300……時間軸変換回路 33,44,54,112,114,116……係数器 34,45,55,110,113,115……加算器 90,111……遅延器
ック図、第2図は該基本回路を構成する第1基本回路の
一実施例を示す結線図、第3図は本発明において使用さ
れるインピーダンス回路Z及びアドミタンス回路Yの具
体例を示す結線図、第4図は該基本回路を構成する第2
基本回路の一実施例を示すブロック図、第5図は該基本
回路で構成した信号処理回路の一実施例を示すブロック
図、第6図は該信号処理回路の振幅特性を示す特性図、
第7図は該信号処理回路の応答波形を示す波形図、第8
図は本発明の信号処理回路の他の実施例を示すブロック
図、第9図は該信号処理回路を構成する二乗余弦回路の
一実施例を示す結線図第10図は該信号処理回路の振幅特
性を示す特性図第11図は本発明の信号処理回路の他の実
施例を示すブロック図、第12図は該信号処理回路を構成
する二乗正弦回路の一実施例を示す結線図、第13図は該
信号処理回路の振幅特性を示す特性図、第14図は本発明
に係わる基本回路の他の実施例を示すブロック図、第15
図は該基本回路を構成する第3基本回路の一実施例を示
す結線図、第16図は該基本回路を構成する第4基本回路
の一実施例を示すブロック図、第17図は該基本回路で構
成した信号処理回路の一実施例を示すブロック図、第18
図は該信号処理回路の振幅特性を示す特性図、第19図は
本発明に係わるディジタル処理式の基本回路の一実施例
を示すブロック図、第20図は該基本回路を構成するディ
ジタルフィルタの一実施例を示すブロック図、第21図は
該基本回路を構成するディジタルフィルタの他の実施例
を示すブロック図である。 100,100′……基本回路 10……第1基本回路 20……第2基本回路 10′……第3基本回路 20′……第4基本回路 30,40,50,30′……信号処理回路 11……インピーダンス回路 12……アドミタンス回路 200,300……時間軸変換回路 33,44,54,112,114,116……係数器 34,45,55,110,113,115……加算器 90,111……遅延器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−80107(JP,A) 特開 昭63−10917(JP,A) 実開 昭60−98983(JP,U) 特公 昭61−8632(JP,B2) 特公 昭60−53483(JP,B2)
Claims (7)
- 【請求項1】入力信号を処理して所定の周波数特性を有
する信号に変換する信号処理装置において、 ωを角周波数、Tを時間の単位を有する定数、kを定数
として、 あるいは、 なる関数で近似される伝達関数を有する基本回路と; 上記入力信号に基づく信号と、上記入力信号を上記基本
回路により処理した信号とを所定の比率で合成する手段
と; を備えて構成されることを特徴とする信号処理装置。 - 【請求項2】上記基本回路は、 あるいは、 なる関数で近似される伝達関数を有する第1の基本回路
と、 あるいは、 なる関数で近似される伝達関数を有する第2の基本回路
とを縦続接続して構成されることを特徴とする特許請求
の範囲第1項記載の信号処理装置。 - 【請求項3】上記第1の基本回路は、 R0を抵抗の基準値として、 tanh(bjωT)×R0 なる関数で近似されるインピーダンス回路Z、あるい
は、 tanh(jωT)/R0 なる関数で近似されるアドミタンス回路Yと、抵抗Rと
が直列接続された四端子回路網で構成されることを特徴
とする特許請求の範囲第2項記載の信号処理装置。 - 【請求項4】上記第2の基本回路は、 入力される信号を単位周期毎に第1メモリに順次書込
み、その書込みの時系列順とは逆方向の時系列順でその
単位周期毎に上記第1メモリより順次読取る手段と; 上記第1メモリからの読取り出力を上記第1の基本回路
と同じ伝達関数を有する回路により処理してから、その
単位周期毎に第2メモリに順次書込み、その書込みの時
系列順とは逆方向の時系列順でその単位周期毎に上記第
2メモリより順次読取る手段と; を備えて構成されることを特徴とする特許請求の範囲第
2項記載の信号処理装置。 - 【請求項5】上記第1の基本回路は、 その伝達関数をz変換(z=exp(jωT0))し、T0を
サンプリング周期、mを係数とし、N=2T/T0として、 あるいは、 なる関数で近似される伝達関数を有するディジタル形フ
ィルタで構成されることを特徴とする特許請求の範囲第
2項記載の信号処理装置。 - 【請求項6】ωを角周波数、Tを時間の単位を有する定
数、kを定数として、 あるいは、 なる関数で近似される伝達関数を有する基本回路により
第1の信号を処理した信号と、該第1の信号に基づく信
号とを所定の比率で合成して得られる第2の信号を入力
する手段と; Kを定数として、 1+K・cos2(ωT) あるいは、 1+K・sin2(ωT) なる関数で近似される振幅特性とほぼ直線的な位相特性
を有する信号処理回路と; を有し、上記入力手段からの第2の信号を上記信号処理
回路により処理して、上記第1の信号に基づく信号を復
元するように構成されることを特徴とする信号処理装
置。 - 【請求項7】T1及びT2をいずれも時間の単位を有する定
数(T1>T2)、ωを角周波数とし、振幅特性が|H(j
ω)|で与えられ、その位相特性がほぼ直線的な特性を
有する第1の信号処理回路と、 (1+jωT1)/(1+jωT2) なる関数で近似される伝達関数を有する第2の信号処理
回路とにより、第1の信号が処理されてその高域が振幅
強調されて成る第2の信号を所定の周波数特性に変換す
る信号処理装置において、 上記第2の信号を入力する手段と; (1+jωT2)/(1+jωT1) なる関数で近似される伝達関数を有する第3の信号処理
回路と; 振幅特性が1/|H(jω)|で近似され、その位相特性が
ほぼ直線的な特性を有する第4の信号処理回路と; 上記入力手段からの第2の信号を上記第3の信号処理回
路と上記第4の信号処理回路とにより処理して、その高
域を振幅抑圧する手段と; を備えて、上記第1の信号に基づく信号を復元するよう
に構成されることを特徴とする信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61123357A JPH0773192B2 (ja) | 1986-05-30 | 1986-05-30 | 信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61123357A JPH0773192B2 (ja) | 1986-05-30 | 1986-05-30 | 信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62281508A JPS62281508A (ja) | 1987-12-07 |
JPH0773192B2 true JPH0773192B2 (ja) | 1995-08-02 |
Family
ID=14858577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61123357A Expired - Fee Related JPH0773192B2 (ja) | 1986-05-30 | 1986-05-30 | 信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773192B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0340778A (ja) * | 1989-07-07 | 1991-02-21 | Matsushita Electric Ind Co Ltd | 速度制御装置 |
JP2656647B2 (ja) * | 1990-04-18 | 1997-09-24 | 株式会社日立製作所 | 信号処理方法とその装置 |
JP2000124842A (ja) * | 1998-10-14 | 2000-04-28 | Fujitsu Ltd | 伝送装置および信号点発生方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5880107A (ja) * | 1981-11-04 | 1983-05-14 | Hitachi Ltd | 磁気記録装置 |
JPS6053483A (ja) * | 1983-09-01 | 1985-03-27 | 株式会社シマノ | 自転車用変速ハブにおける伝動爪の制御機構 |
JPS6098983U (ja) * | 1983-12-12 | 1985-07-05 | 株式会社リコー | クロマ信号記録再生回路 |
-
1986
- 1986-05-30 JP JP61123357A patent/JPH0773192B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS62281508A (ja) | 1987-12-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |