JPH077024B2 - Frequency difference detector and Doppler frequency detector - Google Patents
Frequency difference detector and Doppler frequency detectorInfo
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- JPH077024B2 JPH077024B2 JP62280205A JP28020587A JPH077024B2 JP H077024 B2 JPH077024 B2 JP H077024B2 JP 62280205 A JP62280205 A JP 62280205A JP 28020587 A JP28020587 A JP 28020587A JP H077024 B2 JPH077024 B2 JP H077024B2
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Description
【発明の詳細な説明】 （ａ）産業上の利用分野 この発明は、２つの信号の周波数差を検出する装置に関
する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a device for detecting a frequency difference between two signals.
（ｂ）従来の技術 周波数の高低を検出するための装置には種々のものが知
られている。その１つとして、被測定信号と基準クロッ
ク信号との位相差を検出し、その位相差が所定値以上に
あることを検出して、被測定信号の基準クロック信号に
対する周波数の高低を検出する方法がある。(B) Conventional Technology Various devices are known as devices for detecting high and low frequencies. As one of them, a method of detecting a phase difference between the signal under measurement and the reference clock signal, detecting that the phase difference is equal to or more than a predetermined value, and detecting the level of the frequency of the signal under measurement with respect to the reference clock signal. There is.
第５図にその方法による周波数差検出装置の回路例を示
す。これは同出願人がすでに出願し広告された特公昭55
−7188号の第１の実施例と同一である。FIG. 5 shows an example of the circuit of the frequency difference detecting device by the method. This is Japanese Patent Publication No. 55, which the applicant has already filed and advertised.
This is the same as the first example of -7188.
第５図においてｂはフリップフロップであり、その入力
にはそれぞれ第１信号イと第２信号ロが微分回路a,a′
を介して入力されている。S1はフリップフロップｂの出
力Qbar（Ｑの反転信号）によって作動されるスイッチで
ある。スイッチS1のオンにより抵抗R1を介してコンデン
サC1に充電が行われる。S3は入力信号イの立ち上がり時
に瞬時的にオンされるスイッチであり、入力信号イの立
ち上がり時に起動する単安定回路b1の出力信号に基づい
て作動する。スイッチS3のオンにより、C1の電圧がC2に
印加され、C1の充電電圧が保持される。S2はスイッチS3
よりも、極短時間だけ遅れて作動されるスイッチであ
り、このスイッチS2のオンによりC1の電荷が放電され
る。b1′はS2を作動させるためにb1からの信号により極
短時間遅れてパルスを発生する単安定回路である。In FIG. 5, b is a flip-flop, and the first signal a and the second signal b are respectively input to the differential circuits a and a '.
Have been entered through. S1 is a switch operated by the output Qbar (inverted signal of Q) of the flip-flop b. When the switch S1 is turned on, the capacitor C1 is charged via the resistor R1. S3 is a switch that is momentarily turned on when the input signal a rises, and operates based on the output signal of the monostable circuit b1 that is activated when the input signal a rises. When the switch S3 is turned on, the voltage of C1 is applied to C2, and the charging voltage of C1 is held. S2 is switch S3
Is a switch that is operated with an extremely short delay, and the electric charge of C1 is discharged when the switch S2 is turned on. b1 'is a monostable circuit that generates a pulse with a very short delay due to the signal from b1 to activate S2.
Ｃは信号持続時間表示パルスでありこの信号によりスイ
ッチS4が作動され、コンデンサC3に電圧が保持される。
c,c′は微分回路、d,d′は波形整形回路である。コンデ
ンサC3に電界効果型トランジスタQ1および前記微分回路
c,c′と波形整形回路d,d′が接続されているため、コン
デンサC2,C3の電圧変動に応じて検出信号がＯおよび
Ｏ′から出力される。C is a signal duration indicating pulse which causes switch S4 to be actuated and hold the voltage on capacitor C3.
c and c ′ are differentiating circuits and d and d ′ are waveform shaping circuits. The field effect transistor Q1 and the differentiating circuit are connected to the capacitor C3.
Since c and c'are connected to the waveform shaping circuits d and d ', a detection signal is output from O and O'according to the voltage fluctuation of the capacitors C2 and C3.
上記回路の各部の波形を第６図の（イ）〜（ル）に対応
させて示す。第５図全体の動作は特公昭55−7188号の第
３図および第４図の説明として記述されているが、概略
は次の通りである。The waveforms of the respective parts of the circuit are shown in correspondence with (a) to (l) of FIG. The overall operation of FIG. 5 is described as an explanation of FIGS. 3 and 4 of Japanese Examined Patent Publication No. 55-7188, but the outline is as follows.
第６図において（イ），（ロ），（ハ）に示すように２
つの矩形波信号の位相差を矩形波のデューティに変換し
て、そのデューティの変化を三角波を介して階段状波に
変換する。そして、この階段状波に含まれる一定レベル
差以上の立ち上がり又は立ち下がりを検出することによ
って２つの信号の周波数の高低を検出している。As shown in (a), (b) and (c) in FIG.
The phase difference between the two rectangular wave signals is converted into the duty of the rectangular wave, and the change in the duty is converted into the step wave through the triangular wave. Then, the rise or fall of a certain level difference or more included in the stepped wave is detected to detect the high and low frequencies of the two signals.
（ｃ）発明が解決しようとする問題点 例えば、潮流計などにおいて、船速に応じたドップラシ
フトを受けた周波数を持つ受信信号は、海中の一定幅の
水塊や海底から得られる断続波である。この受信信号と
基準とするクロック信号との周波数の高低を検出し、そ
の高低差が小さくなる方向に基準クロック信号の周波数
を変化させることにより、周波数差が０となったときの
基準クロック信号の周波数から測定すべき受信信号の周
波数を求めることができる。(C) Problems to be Solved by the Invention For example, in a tidal current meter or the like, a received signal having a frequency subjected to Doppler shift according to the ship speed is an intermittent wave obtained from a water mass of a certain width in the sea or the seabed. is there. By detecting the height of the frequency between the received signal and the reference clock signal and changing the frequency of the reference clock signal in the direction in which the difference in height becomes smaller, the reference clock signal when the frequency difference becomes 0 The frequency of the received signal to be measured can be obtained from the frequency.
ところが、前記受信信号の性格は実に複雑なものであ
る。例えば送信ビームの広がり（指向角）により、ドッ
プラ効果にもビームの内側と外側で若干の周波数差が生
じ、受信信号レベルの強弱によりS/Nが変化する。ま
た、船体が動揺すれば、ビームの振れが生じ、送信信号
と受信信号の周波数は常にその加速度の影響を受ける。
これらの全ての要因が重畳された信号として観測される
ことになる。However, the nature of the received signal is quite complicated. For example, due to the spread (directivity angle) of the transmission beam, the Doppler effect causes a slight frequency difference between the inside and outside of the beam, and the S / N changes depending on the strength of the received signal level. Further, when the hull sways, the beam sways, and the frequencies of the transmission signal and the reception signal are always affected by the acceleration.
All these factors will be observed as a superimposed signal.
このように一般的に測定される信号は、理想的な周波数
信号つまり一本のスペクトルしか持たない限り、常にあ
る帯域幅をもち、信号変換の過程でジッタと呼ばれる周
波数の変動要素を備えている。被測定信号と基準クロッ
ク信号との周波数差を僅差にて比較する場合、その差は
ジッタが大きいほど不確定となる。The signal thus generally measured always has a certain bandwidth as long as it has an ideal frequency signal, that is, only one spectrum, and has a frequency fluctuation element called jitter during the signal conversion process. . When comparing the frequency difference between the signal under measurement and the reference clock signal with a small difference, the difference becomes uncertain as the jitter increases.
第７図は、（イ）を基準クロック信号とし、（ロ）をジ
ッタを含む被測定信号とした場合の第５図に示した回路
の動作例を示している。この例に示すように２つの信号
の位相差をデューティ信号に変換する際、フリップフロ
ップのセット・リセットの僅かな時間差によって周波数
差検出パルスの発生方向が定まる。第７図に示すほどジ
ッタの大きくない信号であっても、２つの信号の位相差
が極めて接近している際、前記ジッタによる影響が顕著
になり、例えば第８図に示すように２つの信号の位相差
が重なる付近で多数の周波数差検出パルスが発生される
場合がある。第８図において（ａ），（ｂ），（ｃ）は
第６図における（ヘ），（ヌ），（ル）に対応してい
る。FIG. 7 shows an operation example of the circuit shown in FIG. 5 when (a) is a reference clock signal and (b) is a signal under measurement including jitter. As shown in this example, when the phase difference between the two signals is converted into the duty signal, the generation direction of the frequency difference detection pulse is determined by the slight time difference between the set and reset of the flip-flop. Even if the signal is not so large in jitter as shown in FIG. 7, when the phase difference between the two signals is extremely close to each other, the influence of the jitter becomes remarkable. For example, as shown in FIG. There are cases where a large number of frequency difference detection pulses are generated in the vicinity of the overlapping of the phase differences of. In FIG. 8, (a), (b) and (c) correspond to (f), (nu) and (ru) in FIG.
何れにしてもジッタによる位相のばらつきが周波数差に
よる位相の変化よりも十分小さいときには問題とならな
いが、周波数差が僅かな差であるとき誤動作をまねくお
それがあった。したがって、受信信号と基準クロック信
号との周波数差を検出してその高低差が小さくなる方向
に基準クロック信号の周波数を変化させることにより検
出していたドップラ周波数の精度も悪くなる、という問
題があった。In any case, when the phase variation due to the jitter is sufficiently smaller than the phase variation due to the frequency difference, there is no problem, but when the frequency difference is a slight difference, there is a risk of malfunction. Therefore, there is a problem in that the accuracy of the Doppler frequency that has been detected by detecting the frequency difference between the received signal and the reference clock signal and changing the frequency of the reference clock signal in the direction in which the height difference becomes smaller deteriorates. It was
この発明の目的は、比較する２つの信号にある程度のジ
ッタが含まれている場合でも、周波数差検出の誤動作を
防止するようにした周波数差検出装置およびドップラ周
波数検出装置を提供することにある。An object of the present invention is to provide a frequency difference detection device and a Doppler frequency detection device that prevent malfunction of frequency difference detection even when two signals to be compared contain some jitter.
（ｄ）問題点を解決するための手段 この発明の特許請求の範囲第１項記載の周波数差検出装
置は、被測定信号と基準クロック信号との間に周波数差
の存在することを検出したときにその判定信号を出力す
る周波数差検出装置において、 一定周波数の発振信号を出力する発振回路と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間の予め定めたプリセット値がプリセットされ、そ
のプリセット値から前記発振信号をカウントして前記基
準クロック信号を発生するカウンタと、 被測定信号と基準クロック信号との位相差の量を検出し
て、該位相差が所定値に達したことを検出したとき、前
記判定信号を発生するとともに、前記カウンタに対し前
記プリセット信号を与えて前記基準クロック信号の位相
をシフトさせる判定手段とを備え、前記プリセット値
は、位相シフトした基準クロック信号の位相が前記被測
定信号の位相と一致しない位相となる値に設定されてい
ることを特徴としている。(D) Means for Solving the Problems When the frequency difference detecting device according to the first aspect of the present invention detects that a frequency difference exists between the signal under measurement and the reference clock signal, In the frequency difference detection device that outputs the judgment signal, the oscillation circuit that outputs the oscillation signal of a constant frequency and when the preset signal is received, the preset value between the minimum and maximum count values is preset. A counter that counts the oscillation signal from the preset value to generate the reference clock signal, and detects the amount of phase difference between the signal under measurement and the reference clock signal, and the phase difference reaches a predetermined value. And a determination means for generating the determination signal and applying the preset signal to the counter to shift the phase of the reference clock signal. It is characterized in that the preset value is set to a value such that the phase of the phase-shifted reference clock signal does not match the phase of the signal under measurement.
特許請求の範囲第２項記載の周波数差検出装置は、被測
定信号と基準クロック信号との間に周波数差の存在する
ことを検出したときにその判定信号を出力する周波数差
検出装置において、 一定周波数の発振信号を出力する発振回路と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間で且つ所定の下限値と上限値間の予め定めたプリ
セット値がプリセットされ、そのプリセット値から前記
発振信号をカウントして前記基準クロック信号の位相を
求めるカウンタと、 被測定信号の立ち上がりまたは立ち下がりで前記カウン
タの値をラッチするラッチ回路と、 該ラッチ回路の値が、前記上限値を超えるとき、または
下限値を下回るとき、前記判定信号を発生するととも
に、前記カウンタに対し前記プリセット信号を与える判
定手段とを備えてなる周波数差検出装置。The frequency difference detection device according to claim 2 is a frequency difference detection device that outputs a determination signal when it detects that there is a frequency difference between the signal under measurement and the reference clock signal. When an oscillation circuit that outputs an oscillation signal of a frequency and a preset signal are received, a preset value between the minimum and maximum count values and the predetermined lower and upper limit values is preset. A counter that counts the oscillation signal to obtain the phase of the reference clock signal, a latch circuit that latches the value of the counter at the rise or fall of the signal under measurement, and the value of the latch circuit is the upper limit value. When exceeding, or below the lower limit value, the determination means for generating the determination signal and for applying the preset signal to the counter. A frequency difference detecting device comprising:
特許請求の範囲第３項記載のドップラ周波数検出装置
は、一定周波数の信号に対してドップラシフトを受けた
被測定信号と基準クロック信号との周波数差を検出し
て、基準クロック信号に対する被測定信号の周波数の高
低に応じた判定信号を出力するとともに、その周波数が
小さくなる方向に基準クロック信号の周波数を変化さ
せ、前記周波数が０となったときの基準クロック信号の
周波数をドップラ周波数として検出するドップラ周波数
検出装置において、 基準クロック信号に対する被測定信号の周波数の高低に
応じた前記判定信号によって発振周波数が昇降制御さ
れ、その昇降制御された発振信号を出力する発振回路
と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間の予め定めたプリセット値がプリセットされ、そ
のプリセット値から前記発振信号をカウントして前記基
準クロック信号を発生するカウンタと、 被測定信号と基準クロック信号との位相差の量を検出
し、該位相差が所定値に達したことを検出したとき、前
記判定信号を発生するとともに、前記カウンタに対し前
記プリセット信号を与えて前記基準クロック信号の位相
をシフトさせる判定手段とを備え、前記プリセット値
は、位相シフトした基準クロック信号の位相が前記被測
定信号の位相と一致しない位相となる値に設定されてい
ることを特徴としている。The Doppler frequency detecting device according to claim 3 detects a frequency difference between a signal under measurement subjected to Doppler shift with respect to a signal having a constant frequency and a reference clock signal, and the signal under measurement with respect to the reference clock signal. Of the reference clock signal, the frequency of the reference clock signal is changed in the direction of decreasing the frequency, and the frequency of the reference clock signal when the frequency becomes 0 is detected as the Doppler frequency. In the Doppler frequency detector, the oscillation frequency is controlled up and down by the judgment signal according to the level of the frequency of the signal under measurement with respect to the reference clock signal, and the oscillation circuit that outputs the oscillation signal that is controlled up and down and the preset signal are received. At this time, a preset value between the minimum and maximum count values is preset. A counter that counts the oscillation signal from the reset value to generate the reference clock signal and the amount of the phase difference between the signal under measurement and the reference clock signal is detected, and it is detected that the phase difference reaches a predetermined value. When the determination signal is generated, determination means for applying the preset signal to the counter to shift the phase of the reference clock signal is provided, and the preset value is the phase of the phase-shifted reference clock signal. It is characterized in that it is set to a value that does not match the phase of the signal under measurement.
特許請求の範囲第４項記載のドップラ周波数検出装置
は、一定周波数の信号に対してドップラシフトを受けた
被測定信号と基準クロック信号との周波数差を検出し
て、基準クロック信号に対する被測定信号の周波数の高
低に応じた判定信号を出力するとともに、その周波数差
が小さくなる方向に基準クロック信号の周波数を変化さ
せ、前記周波数が０となったときの基準クロック信号の
周波数をドップラ周波数として検出するドップラ周波数
検出装置において、 基準クロック信号に対する被測定信号の周波数の高低に
応じた前記判定信号によって発振周波数が昇降制御さ
れ、その昇降制御された発振信号を出力する発振回路
と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間で且つ所定の下限値と上限値間の予め定めたプリ
セット値がプリセットされ、そのプリセット値から前記
発振信号をカウントして前記基準クロック信号の位相を
求めるカウンタと、 被測定信号の立ち上がりまたは立ち下がりで前記カウン
タの値をラッチするラッチ回路と、 該ラッチ回路の値が、前記上限値を超えるとき、または
下限値を下回るとき、前記判定信号を発生するととも
に、前記カウンタに対し前記プリセット信号を与える判
定手段とを備えたことを特徴としている。The Doppler frequency detecting device according to claim 4 detects a frequency difference between a signal under measurement subjected to Doppler shift with respect to a signal of a constant frequency and a reference clock signal, and measures the signal under measurement with respect to the reference clock signal. Of the reference clock signal when the frequency becomes 0, and the frequency of the reference clock signal is changed in the direction in which the frequency difference becomes smaller, and the frequency of the reference clock signal when the frequency becomes 0 is detected as the Doppler frequency. In the Doppler frequency detection device, the oscillation frequency is controlled up and down by the judgment signal according to the level of the frequency of the signal under measurement with respect to the reference clock signal, and the oscillation circuit that outputs the oscillation signal that is controlled up and down and the preset signal are received. , The preset value between the minimum and maximum count values and the predetermined lower and upper limit values. A preset value, a counter that counts the oscillation signal from the preset value to obtain the phase of the reference clock signal, a latch circuit that latches the value of the counter at the rising or falling of the signal under measurement, When the value of the latch circuit exceeds the upper limit value or falls below the lower limit value, the determination signal is generated, and a determination unit that gives the preset signal to the counter is provided.
（ｅ）作用 この発明の特許請求の範囲第１項記載の周波数差検出装
置では、発振回路は一定周波数の発振信号を出力し、カ
ウンタはその発振信号をカウントして基準クロック信号
を出力するが、プリセット信号を受けたとき予め定めら
れたプリセット値をプリセットする。判定手段は被測定
信号と基準クロック信号との位相差の量を検出するとと
もに、その位相差が所定値に達したことを検出したと
き、基準クロック信号と被測定信号との間に周波数差が
存在することを示す判定信号を発生するとともに、カウ
ンタに対してプリセット信号を与える。これにより、基
準クロック信号の位相が被測定信号の位相と一致しない
位相にシフトする。(E) Action In the frequency difference detecting device according to the first aspect of the present invention, the oscillation circuit outputs the oscillation signal of a constant frequency, and the counter counts the oscillation signal and outputs the reference clock signal. When a preset signal is received, a preset value set in advance is preset. The determining means detects the amount of phase difference between the signal under measurement and the reference clock signal, and when it detects that the phase difference reaches a predetermined value, there is a frequency difference between the reference clock signal and the signal under measurement. A preset signal indicating the existence of the counter is generated and a preset signal is given to the counter. As a result, the phase of the reference clock signal shifts to a phase that does not match the phase of the signal under measurement.
この発明の特許請求の範囲第２項記載の周波数差検出装
置では、発振回路は一定周波数の発振信号を出力し、カ
ウンタはその発振信号をカウントして基準クロック信号
の位相を求めるが、プリセット信号を受けたとき予め定
められたプリセット値をプリセットする。ラッチ回路は
被測定信号が立ち上がったき、または立ち下がったと
き、カウンタの値をラッチする。そして、判定手段はラ
ッチ回路の値が上限値を超えるとき、または下限値を下
回るとき、判定信号を発生するとともに、カウンタに対
してプリセット信号を与える。これにより、基準クロッ
ク信号の位相が被測定信号の位相と一致しない位相にシ
フトする。In the frequency difference detecting device according to the second aspect of the present invention, the oscillation circuit outputs an oscillation signal of a constant frequency, and the counter counts the oscillation signal to obtain the phase of the reference clock signal. When it receives, the preset value set in advance is preset. The latch circuit latches the value of the counter when the signal under measurement rises or falls. When the value of the latch circuit exceeds the upper limit value or falls below the lower limit value, the determination means generates a determination signal and gives a preset signal to the counter. As a result, the phase of the reference clock signal shifts to a phase that does not match the phase of the signal under measurement.
この発明の特許請求の範囲第３項記載のドップラ周波数
検出装置では、一定周波数の信号に対してドップラシフ
トを受けた被測定信号と基準クロック信号との周波数差
が検出されるとともに、その周波数差が小さくなる方向
に基準クロック信号の周波数が変化されて、その周波数
が０となったときの基準クロック信号の周波数がドップ
ラ周波数として検出される。その際、発振回路は基準ク
ロック信号の周波数に対する被測定信号の周波数の高低
に応じて出力される判定信号によって発振周波数が昇降
制御され、カウンタがその発振信号をカウントして基準
クロック信号を出力するが、プリセット信号を受けたと
き予め定められたプリセット値をプリセットする。判定
手段は被測定信号と基準クロック信号との位相差の量を
検出するとともに、その位相差が所定値に達したことを
検出したとき、前記判定信号を発生するとともに、カウ
ンタに対してプリセット信号を与える。これにより、基
準クロック信号の位相が被測定信号の位相と一致しない
位相にシフトする。In the Doppler frequency detecting device according to the third aspect of the present invention, the frequency difference between the measured signal and the reference clock signal that have undergone the Doppler shift for the signal of the constant frequency is detected, and the frequency difference is detected. The frequency of the reference clock signal is changed in the direction of becoming smaller, and the frequency of the reference clock signal when the frequency becomes 0 is detected as the Doppler frequency. At that time, the oscillation frequency is controlled up and down by the determination signal output according to the level of the frequency of the signal under measurement with respect to the frequency of the reference clock signal, and the counter counts the oscillation signal and outputs the reference clock signal. When receiving the preset signal, the preset value is preset. The determination means detects the amount of phase difference between the signal under measurement and the reference clock signal, and when it detects that the phase difference reaches a predetermined value, it generates the determination signal and also outputs a preset signal to the counter. give. As a result, the phase of the reference clock signal shifts to a phase that does not match the phase of the signal under measurement.
この発明の特許請求の範囲第４項記載のドップラ周波数
検出装置では、一定周波数の信号に対してドップラシフ
トを受けた被測定信号と基準クロック信号との周波数差
が検出されるとともに、その周波数差が小さくなる方向
に基準クロック信号の周波数が変化されて、その周波数
差が０となったときの基準クロック信号の周波数がドッ
プラ周波数として検出される。その際、発振回路は基準
クロック信号の周波数に対する被測定信号の周波数の高
低に応じて出力される判定信号によって発振周波数が昇
降制御され、カウンタがその発振信号をカウントして基
準クロック信号の位相を求めるが、プリセット信号を受
けたとき予め定められたプリセット値をプリセットす
る。ラッチ回路は被測定信号が立ち上がったとき、また
は立ち下がったとき、カウンタの値をラッチする。そし
て、判定手段はラッチ回路の値が上限値を超えるとき、
または下限値を下回るとき、判定信号を発生するととも
に、カウンタに対してプリセット信号を与える。これに
より、基準クロック信号の位相が被測定信号の位相と一
致しない位相にシフトする。In the Doppler frequency detecting device according to the fourth aspect of the present invention, the frequency difference between the measured signal and the reference clock signal that have undergone the Doppler shift with respect to the signal of the constant frequency is detected, and the frequency difference is detected. The frequency of the reference clock signal is changed in the direction of decreasing, and the frequency of the reference clock signal when the frequency difference becomes 0 is detected as the Doppler frequency. At that time, the oscillation circuit raises and lowers the oscillation frequency according to the determination signal output according to the level of the frequency of the signal under measurement with respect to the frequency of the reference clock signal, and the counter counts the oscillation signal to determine the phase of the reference clock signal. Although it is calculated, when a preset signal is received, a preset value set in advance is preset. The latch circuit latches the counter value when the signal under measurement rises or falls. When the value of the latch circuit exceeds the upper limit value, the determining means
Alternatively, when the value is below the lower limit, a determination signal is generated and a preset signal is given to the counter. As a result, the phase of the reference clock signal shifts to a phase that does not match the phase of the signal under measurement.
以上に述べたように、被測定信号の周波数が基準クロッ
ク信号の周波数と同一であれば、その位相差は一定であ
るが、周波数が異なれば、その周波数差に応じて時間の
経過に伴い位相差が増大する。この位相差の量が所定値
に達したとき、前記判定手段の作用により、カウンタに
プリセット信号が与えられ、予め定めた所定値がカウン
タにプリセットされるため、プリセット直前のカウンタ
の値とプリセット値との差分に相当する量だけ基準クロ
ック信号の位相がシフトされることになる。これによ
り、被測定信号と基準クロック信号との位相差が常に０
とならない状態で基準クロック信号と被測定信号との間
の周波数差の有無が判定されることになる。このため、
被測定信号にジッタが含まれていても、基準クロック信
号と被測定信号の立ち上がりまたは立ち下がりのタイミ
ンングが前後逆転することはなく誤動作が生じない。As described above, if the frequency of the signal under measurement is the same as the frequency of the reference clock signal, the phase difference is constant, but if the frequency is different, the phase difference will change according to the frequency difference over time. The phase difference increases. When the amount of the phase difference reaches a predetermined value, a preset signal is given to the counter by the action of the judging means, and a predetermined value set in advance is preset in the counter. The phase of the reference clock signal is shifted by an amount corresponding to the difference between As a result, the phase difference between the signal under measurement and the reference clock signal is always 0.
In this case, it is determined whether or not there is a frequency difference between the reference clock signal and the signal under measurement. For this reason,
Even if the signal under measurement contains jitter, the timing of rising or falling of the reference clock signal and the signal under measurement will not be reversed and the malfunction will not occur.
（ｆ）実施例 第１図はこの発明の実施例である周波数差検出装置のブ
ロック図である。(F) Embodiment FIG. 1 is a block diagram of a frequency difference detecting device according to an embodiment of the present invention.
第１図において周波数差検出回路１は第５図に示した従
来の回路から構成されている。図において２は基準クロ
ック信号発生回路であり発振回路2aとＮ進カウンタ2bか
ら構成されている。このカウンタ2bはプリセットカウン
タでありORゲート４の出力信号Ｐの立ち上がりによって
レジスタ３に設定されている値θがプリセットされる。
これによりカウンタ2bはプリセットされた値からカウン
ト動作を開始する。In FIG. 1, the frequency difference detection circuit 1 is composed of the conventional circuit shown in FIG. In the figure, reference numeral 2 is a reference clock signal generating circuit, which comprises an oscillating circuit 2a and an N-ary counter 2b. The counter 2b is a preset counter, and the value θ set in the register 3 is preset by the rising edge of the output signal P of the OR gate 4.
As a result, the counter 2b starts the counting operation from the preset value.
以上の構成において、周波数差検出回路１はこの発明に
係る判定手段に対応している。In the above configuration, the frequency difference detection circuit 1 corresponds to the determination means according to the present invention.
第９図は第１図に示した周波数差検出回路１内の各部の
波形を表す図であり、この周波数差検出回路１に入力さ
れる被測定信号の例は従来例として示した第７図の場合
と同様である。第９図から明らかなように、周波数差検
出回路１のＯ出力から周波数差検出パルスが発生された
とき、第１図に示した基準クロック信号発生回路２の発
生する基準クロック信号の位相を180°シフトさせてい
る。このように、被測定信号（Ｂ入力）の平均周波数が
基準クロック信号の周波数に略等しくて、ジッタが含ま
れていても、基準クロック信号と被測定信号の立ち上が
りタイミングが十分に離れることになる。そのため、ジ
ッタの影響で基準クロック信号と被測定信号の立ち上が
りタイミングが前後頻繁に逆転するといった状態に陥ら
ず、（ニ）の三角波のピーク電圧はあまり変動せず、
（ヘ）の階段状波のステップも小さくなる。その結果、
（チ）および（リ）に示すように、微分波形のピーク電
圧はスレショルドレベル未満となって、周波数差検出パ
ルスは発生されない、このようにして、ジッタによる誤
動作を防止することができる。なお、基準クロック信号
（Ａ入力）の位相をシフトさせた直後は（ニ）および
（ヘ）の波形が多少乱れるため、基準クロック信号の位
相をシフトさせてから、たとえば基準クロック信号の1.
5倍の周期が経過するまでは、第１図におけるＯおよび
Ｏ′出力を禁止するようにしてもよい。FIG. 9 is a diagram showing the waveform of each part in the frequency difference detection circuit 1 shown in FIG. 1. An example of the signal under measurement input to the frequency difference detection circuit 1 is shown in FIG. It is similar to the case of. As is apparent from FIG. 9, when the frequency difference detection pulse is generated from the O output of the frequency difference detection circuit 1, the phase of the reference clock signal generated by the reference clock signal generation circuit 2 shown in FIG. ° shifted. Thus, even if the average frequency of the signal under measurement (B input) is substantially equal to the frequency of the reference clock signal and jitter is included, the rising timings of the reference clock signal and the signal under measurement are sufficiently separated. . Therefore, due to the influence of jitter, the rising timings of the reference clock signal and the signal under measurement are not frequently reversed back and forth, and the peak voltage of the triangular wave in (d) does not change much.
The step of the staircase wave in (f) also becomes smaller. as a result,
As shown in (H) and (L), the peak voltage of the differential waveform becomes less than the threshold level, and the frequency difference detection pulse is not generated. In this way, malfunction due to jitter can be prevented. Immediately after the phase of the reference clock signal (A input) is shifted, the waveforms (d) and (f) are slightly disturbed. Therefore, after shifting the phase of the reference clock signal, for example, 1.
The O and O ′ outputs in FIG. 1 may be prohibited until the period of 5 times has elapsed.
第２図は第１図に示した周波数差検出回路１内の主要部
の波形を表す図であり、同図（ａ），（ｂ）は第６図に
示した（ヘ），（ト）に対応し、第２図における
（ｃ），（ｄ）は第６図の（チ），（リ）に対応してい
る。これらの図から明らかなように、被測定信号の位相
が基準クロック信号の位相に一致したとき基準クロック
信号の位相がθ分進相されることにより被測定信号と基
準クロック信号との位相差が所定値に達するまでの時間
が短縮される。例えばθをN/2の値に設定することによ
り、N/2の値分位相の変化を早めたことになり、周波数
差検出応答が従来の２倍に早まる。なお、第２図におい
て（ｃ），（ｄ）に示したスレショルドレベルLsの値は
基準クロック信号の位相シフトにともなう微分波形の波
高値を検出しない値に設定する必要がある。第１図に示
した破線部分は検出信号O,O′に応じて被測定信号と基
準クロック信号の周波数差が小さくなる方向に基準クロ
ック信号の周波数を変化させて、その周波数差が０とな
ったときの基準クロック信号の周波数を被測定信号の周
波数として求めるための構成である。図において周波数
制御回路は検出信号O,O′に応じて基準クロック信号の
周波数が被測定信号の周波数に近づく方向に発振回路2a
の発振周波数を上昇または下降させる。このように構成
すれば、被測定信号がドップラシフトを受けた信号であ
る場合、基準クロック信号の周波数を被測定信号の周波
数、すなわちドップラ周波数として求めることができ
る。FIG. 2 is a diagram showing the waveform of the main part in the frequency difference detection circuit 1 shown in FIG. 1, and FIGS. 2 (a) and 2 (b) show (f) and (g) shown in FIG. (C) and (d) in FIG. 2 correspond to (h) and (ri) in FIG. As is clear from these figures, when the phase of the signal under measurement matches the phase of the reference clock signal, the phase of the reference clock signal is advanced by θ, so that the phase difference between the signal under measurement and the reference clock signal is The time required to reach the predetermined value is shortened. For example, by setting θ to a value of N / 2, the phase change is accelerated by the value of N / 2, and the frequency difference detection response is twice as fast as the conventional case. The value of the threshold level Ls shown in (c) and (d) in FIG. 2 must be set to a value that does not detect the peak value of the differential waveform due to the phase shift of the reference clock signal. The broken line portion shown in FIG. 1 changes the frequency of the reference clock signal so that the frequency difference between the signal under measurement and the reference clock signal becomes smaller according to the detection signals O and O ', and the frequency difference becomes zero. This is a configuration for obtaining the frequency of the reference clock signal at that time as the frequency of the signal under measurement. In the figure, the frequency control circuit oscillates 2a in the direction in which the frequency of the reference clock signal approaches the frequency of the signal under measurement according to the detection signals O and O '.
Increase or decrease the oscillation frequency of. According to this structure, when the signal under measurement is a signal subjected to Doppler shift, the frequency of the reference clock signal can be obtained as the frequency of the signal under measurement, that is, the Doppler frequency.
上記実施例はアナログ回路とディジタル回路の混成回路
であったが、次にディジタル回路のみによる周波数差検
出装置の例を示す。第３図はそのブロック図であり、第
４図はブロック図の主要部の状態および波形を示してい
る。The above embodiment was a hybrid circuit of an analog circuit and a digital circuit. Next, an example of a frequency difference detecting device using only a digital circuit will be shown. FIG. 3 is a block diagram thereof, and FIG. 4 shows states and waveforms of main parts of the block diagram.
第３図において５は被測定信号の立ち上がりのタイミン
グでプリセットカウンタ2bの上位所定bitをラッチする
回路である。また、６はラッチ回路５の値をデコード
し、予め定められた範囲を超えるとき周波数差検出パル
スを発生するデコーダである。In FIG. 3, reference numeral 5 is a circuit for latching the upper predetermined bits of the preset counter 2b at the rising timing of the signal under measurement. A decoder 6 decodes the value of the latch circuit 5 and generates a frequency difference detection pulse when the value exceeds a predetermined range.
周波数差を検出する範囲をカウンタ2bの取りうる範囲Ｎ
値をＭ等分する場合を考えると、N/M値をデコードでき
るbit数のラッチ回路が必要である。例えば、Ｍ＝４と
すると22より2bitが必要となる。デコーダ６は、ラッチ
回路５の出力をｌとすれば ｌ≦（N/M）・ｉと、 ｌ≧Ｎ−｛（N/M）・ｉ｝ をデコードし、各々周波数差検出信号として端子Ｏと
Ｏに出力する、ここでｉは検出幅を定める整数（Ｍ＝４
のときはｉ＝１）である。The range N in which the counter 2b can take the range for detecting the frequency difference
Considering the case where the value is divided into M equal parts, a latch circuit having a bit number capable of decoding the N / M value is required. For example, if M = 4, 2 bits are required rather than 2 2. The decoder 6 decodes 1 ≦ (N / M) · i and 1 ≧ N − {(N / M) · i}, where l is the output of the latch circuit 5, and outputs as a frequency difference detection signal to the terminal O. And O, where i is an integer (M = 4) that determines the detection width.
Then i = 1).
カウンタ2bの値は基準クロック信号の位相に相当する。
被測定信号の周波数が基準クロック信号の周波数と等し
ければ、ラッチ回路５にはカウンタ2bから常に同一の値
がラッチされる。被測定信号の周波数がクロック信号の
周波数と異なれば、ラッチ回路５にラッチされる値は周
波数差に応じて増大または減少する。デコーダ６はラッ
チ回路５の値をデコードすることによって周波数差の高
低を判定する。第３図に示した破線部分は検出信号O,
O′に応じて被測定信号と基準クロック信号の周波数差
が小さくなる方向に基準クロック信号の周波数を変化さ
せて、その周波数差が０となったときの基準クロック信
号の周波数を被測定信号の周波数として求めるための構
成である。図において周波数制御回路は検出信号O,O′
に応じて基準クロック信号の周波数が被測定信号の周波
数に近づく方向に発振回路2aの発振周波数を上昇または
下降させる。The value of the counter 2b corresponds to the phase of the reference clock signal.
If the frequency of the signal under measurement is equal to the frequency of the reference clock signal, the latch circuit 5 always latches the same value from the counter 2b. If the frequency of the signal under measurement differs from the frequency of the clock signal, the value latched by the latch circuit 5 increases or decreases according to the frequency difference. The decoder 6 determines the level of the frequency difference by decoding the value of the latch circuit 5. The broken line portion shown in FIG. 3 indicates the detection signal O,
The frequency of the reference clock signal is changed so that the frequency difference between the signal under measurement and the reference clock signal decreases according to O ', and the frequency of the reference clock signal when the frequency difference becomes 0 This is a configuration for obtaining the frequency. In the figure, the frequency control circuit shows the detection signals O, O ′.
In response to this, the oscillation frequency of the oscillation circuit 2a is increased or decreased in the direction in which the frequency of the reference clock signal approaches the frequency of the signal under measurement.
第４図において上部の波形は前記プリセットカウンタ2b
の値がラッチ回路５にラッチされたときの値の変化を示
している。（ここで、Ｍ＝4,i＝１である。）このよう
にプリセットカウンタ2bの値が（1/4）Ｎ〜（3/4）Ｎの
範囲内においては発振回路2aの信号をそのままカウント
するが、ORゲート４の出力Ｐが立ち上がったとき、すな
わちカウンタ2bの値が（3/4）Ｎを超えるときまたは（1
/4）Ｎの値を下回るとき、カウンタ2bにN/2の値がプリ
セットされる。カウンタ2bがプリセットされたのち、次
の被測定信号の立ち上がりによりラッチ回路５には略N/
2の値（の上位2bit）がラッチされるため、デコーダ６
の出力O,O′ともに出力されず、第４図に示した幅ｗの
周波数差検出パルスが発生する。The upper waveform in FIG. 4 is the preset counter 2b.
The change of the value when the value of is latched by the latch circuit 5 is shown. (Here, M = 4, i = 1.) Thus, when the value of the preset counter 2b is in the range of (1/4) N to (3/4) N, the signal of the oscillation circuit 2a is directly counted. However, when the output P of the OR gate 4 rises, that is, when the value of the counter 2b exceeds (3/4) N or (1
/ 4) When it falls below the value of N, the value of N / 2 is preset in the counter 2b. After the counter 2b is preset, the latch circuit 5 will receive approximately N /
Since the value of 2 (upper 2 bits of 2) is latched, the decoder 6
Neither of the outputs O and O'is output, and the frequency difference detection pulse having the width w shown in FIG. 4 is generated.
なお、第３図に示した基準クロック信号発生回路内のカ
ウンタ2bはＮ進カウンタであるため、仮に周波数差検出
パルスが発生されても、カウンタ2bに対し、N/2のプリ
セットを行わないとすれば（すなわちθ分の位相シフト
を行わないとすれば）、第４図の例ではラッチ回路５に
ラッチされる値はN/2から徐々に上昇し、Ｎに達した
後、０に戻り、（カウンタ2bはＮ進カウンタである。）
０から再び次第に上昇していくことになる。このＮから
０に変化したとき、周波数差検出パルスが発生されるこ
とになる。したがって、被測定信号の平均周波数が基準
クロック信号の周波数に殆ど等しく、ラッチ回路５にラ
ッチされる値が０またはＮ付近の値となれば、ジッタの
影響により、０とＮ間を頻繁に往復して（飛び越し
て）、第８図に示したように、そのつど周波数差検出パ
ルスが発生されることになる。第３図および第４図に示
した実施例では、ジッタによる位相変動分Δφを（N/
M）ｉ未満となるように条件を設定すれば、そのジッタ
による誤動作は防止することができる。第４図に示した
例では、Ｍ＝４、ｉ＝１であるから、ジッタによる位相
変動分Δφが第４図におけるR1またはR2の幅を超えない
限り誤動作はない。Since the counter 2b in the reference clock signal generating circuit shown in FIG. 3 is an N-ary counter, even if a frequency difference detection pulse is generated, the counter 2b must be preset to N / 2. If so (that is, if the phase shift by θ is not performed), the value latched by the latch circuit 5 gradually increases from N / 2 in the example of FIG. 4, and after reaching N, returns to 0. , (Counter 2b is an N-ary counter.)
It will gradually rise from 0 again. When this N changes to 0, a frequency difference detection pulse is generated. Therefore, if the average frequency of the signal under measurement is almost equal to the frequency of the reference clock signal and the value latched by the latch circuit 5 becomes a value near 0 or N, the effect of jitter causes frequent round trips between 0 and N. Then (jumping over), as shown in FIG. 8, the frequency difference detection pulse is generated each time. In the embodiment shown in FIGS. 3 and 4, the phase variation Δφ due to the jitter is (N /
If the condition is set to be less than M) i, malfunction due to the jitter can be prevented. In the example shown in FIG. 4, since M = 4 and i = 1, there is no malfunction unless the phase variation Δφ due to jitter exceeds the width of R1 or R2 in FIG.
以上の装置によれば、基準クロック信号に対する被測定
信号の周波数差が僅差であっても、誤動作をさけること
ができ、検出速度をさらに上げることができる。According to the above apparatus, even if the frequency difference between the signal under measurement and the reference clock signal is small, it is possible to avoid malfunction and further increase the detection speed.
前記Ｍとｉの値によって周波数差の検出範囲（第４図に
おけるR1,R2）を設定することができるが、この範囲を
広げることは被測定信号の周波数帯域の限界を狭くする
ことになる。したがって、被測定信号のドップラーシフ
トが小さい値であれば、検出範囲を広くとり応答を早
め、逆に、被測定信号の帯域が広い場合、周波数差検出
範囲を狭めることによって対応することができる。The detection range of the frequency difference (R1, R2 in FIG. 4) can be set by the values of M and i, but widening this range narrows the limit of the frequency band of the signal under measurement. Therefore, if the Doppler shift of the signal under measurement is a small value, the detection range can be widened to accelerate the response, and conversely, if the band of the signal under measurement is wide, the frequency difference detection range can be narrowed.
（ｇ）発明の効果 以上のようにこの発明によれば、被測定信号と基準クロ
ック信号との位相差を検出し、その位相差が所定値に達
したことを検出することによって周波数差の存在が判定
されるがその判定が行われたとき、基準クロック信号の
位相が被測定信号の位相と異なる他の位相にシフトされ
るため、基準クロック信号と被測定信号の位相差の僅差
による誤動作が防止される。また、これにともない基準
クロック信号と被測定信号の位相差の変化が早まり、周
波数差検出応答速度を高めることができる。(G) Effect of the Invention As described above, according to the present invention, the presence of the frequency difference is detected by detecting the phase difference between the signal under measurement and the reference clock signal and detecting that the phase difference reaches a predetermined value. However, when the determination is made, the phase of the reference clock signal is shifted to another phase different from the phase of the signal under measurement, so malfunction due to a small difference in the phase difference between the reference clock signal and the signal under measurement may occur. To be prevented. Further, along with this, the change in the phase difference between the reference clock signal and the signal under measurement is accelerated, and the frequency difference detection response speed can be increased.
第１図はこの発明の実施例である周波数差検出装置のブ
ロック図、第２図は第１図における周波数差検出回路内
の主要部の波形を表す図である。第３図は他の実施例に
係る周波数差検出装置のブロック図、第４図はその主要
部の状態および波形を表す図である。第５図は従来の周
波数差検出装置の回路図、第６図〜第８図はその主要部
の波形を表す図である。第９図は第１図における周波数
差検出回路内の各部の波形を表す図である。 2b…プリセットカウンタ、３…レジスタ、４…ORゲー
ト、2b,3,4…位相シフト手段。FIG. 1 is a block diagram of a frequency difference detecting device according to an embodiment of the present invention, and FIG. 2 is a diagram showing waveforms of main parts in the frequency difference detecting circuit in FIG. FIG. 3 is a block diagram of a frequency difference detecting device according to another embodiment, and FIG. 4 is a diagram showing a state and a waveform of its main part. FIG. 5 is a circuit diagram of a conventional frequency difference detecting device, and FIGS. 6 to 8 are diagrams showing waveforms of main parts thereof. FIG. 9 is a diagram showing the waveform of each part in the frequency difference detection circuit in FIG. 2b ... preset counter, 3 ... register, 4 ... OR gate, 2b, 3,4 ... phase shift means.
Claims (4)
波数差の存在することを検出したときにその判定信号を
出力する周波数差検出装置において、 一定周波数の発振信号を出力する発振回路と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間の予め定めたプリセット値がプリセットされ、そ
のプリセット値から前記発振信号をカウントして前記基
準クロック信号を発生するカウンタと、 被測定信号と基準クロック信号との位相差の量を検出し
て、該位相差が所定値に達したことを検出したとき、前
記判定信号を発生するとともに、前記カウンタに対し前
記プリセット信号を与えて前記基準クロック信号の位相
をシフトさせる判定手段とを備え、前記プリセット値
は、位相シフトした基準クロック信号の位相が前記被測
定信号の位相と一致しない位相となる値に設定されてい
ることを特徴とする周波数差検出装置。1. A frequency difference detecting device which outputs a determination signal when it detects that a frequency difference exists between a signal under measurement and a reference clock signal, and an oscillation circuit which outputs an oscillation signal of a constant frequency. When receiving a preset signal, a preset value between a minimum value and a maximum value of the count value is preset, a counter that counts the oscillation signal from the preset value and generates the reference clock signal, The amount of the phase difference between the signal and the reference clock signal is detected, and when it is detected that the phase difference reaches a predetermined value, the determination signal is generated, and the preset signal is given to the counter to output the preset signal. Determining means for shifting the phase of the reference clock signal, wherein the preset value is such that the phase of the phase-shifted reference clock signal is the signal under measurement. Frequency difference detection device, characterized in that it is set to the phase to become a value that does not match the phase of the.
波数差の存在することを検出したときにその判定信号を
出力する周波数差検出装置において、 一定周波数の発振信号を出力する発振回路と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間で且つ所定の下限値と上限値間の予め定めたプリ
セット値がプリセットされ、そのプリセット値から前記
発振信号をカウントして前記基準クロック信号の位相を
求めるカウンタと、 被測定信号の立ち上がりまたは立ち下がりで前記カウン
タの値をラッチするラッチ回路と、 該ラッチ回路の値が、前記上限値を超えるとき、または
下限値を下回るとき、前記判定信号を発生するととも
に、前記カウンタに対し前記プリセット信号を与える判
定手段とを備えてなる周波数差検出装置。2. An oscillating circuit for outputting an oscillating signal of a constant frequency in a frequency difference detecting device for outputting a judgment signal when it is detected that a frequency difference exists between a signal under measurement and a reference clock signal. When a preset signal is received, a preset value between the minimum value and the maximum value of the count value and between the predetermined lower limit value and the upper limit value is preset, and the oscillation signal is counted from the preset value to obtain the reference value. A counter that obtains the phase of the clock signal, a latch circuit that latches the value of the counter at the rising or falling edge of the signal under measurement, and when the value of the latch circuit exceeds the upper limit value or falls below the lower limit value, A frequency difference detection device comprising: a determination unit that generates the determination signal and applies the preset signal to the counter.
を受けた被測定信号と基準クロック信号との周波数差を
検出して、基準クロック信号に対する被測定信号の周波
数の高低に応じた判定信号を出力するとともに、その周
波数差が小さくなる方向に基準クロック信号の周波数を
変化させ、前記周波数差が０となったときの基準クロッ
ク信号の周波数をドップラ周波数として検出するドップ
ラ周波数検出装置において、 基準クロック信号に対する被測定信号の周波数の高低に
応じた前記判定信号によって発振周波数が昇降制御さ
れ、その昇降制御された発振信号を出力する発振回路
と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間の予め定めたプリセット値がプリセットされ、そ
のプリセット値から前記発振信号をカウントして前記基
準クロック信号を発生するカウンタと、 被測定信号と基準クロック信号との位相差の量を検出
し、該位相差が所定値に達したことを検出したとき、前
記判定信号を発生するとともに、前記カウンタに対し前
記プリセット信号を与えて前記基準クロック信号の位相
をシフトさせる判定手段とを備え、前記プリセット値
は、位相シフトした基準クロック信号の位相が前記被測
定信号の位相と一致しない位相となる値に設定されてい
ることを特徴とするドップラ周波数検出装置。3. A frequency difference between a signal under measurement subjected to Doppler shift with respect to a signal having a constant frequency and a reference clock signal is detected, and a determination signal corresponding to the level of the frequency of the signal under measurement with respect to the reference clock signal is detected. In the Doppler frequency detecting device for detecting the frequency of the reference clock signal when the frequency difference becomes 0 as the Doppler frequency while outputting the same, the frequency of the reference clock signal is changed so that the frequency difference becomes smaller. The oscillation frequency is controlled up and down by the judgment signal according to the frequency of the signal under measurement with respect to the signal, and the oscillation circuit that outputs the oscillation signal that is controlled up and down, and the minimum value of the count value when receiving the preset signal. A preset value between the maximum values is preset, and the oscillation signal is counted from the preset value. And a counter for generating the reference clock signal, and an amount of phase difference between the signal under measurement and the reference clock signal is detected, and when it is detected that the phase difference reaches a predetermined value, the determination signal is generated. And a determining unit for applying the preset signal to the counter to shift the phase of the reference clock signal, wherein the preset value is such that the phase of the phase-shifted reference clock signal does not match the phase of the signal under measurement. A Doppler frequency detecting device characterized in that the value is set to a phase.
を受けた被測定信号と基準クロック信号との周波数差を
検出して、基準クロック信号に対する被測定信号の周波
数の高低に応じた判定信号を出力するとともに、その周
波数差が小さくなる方向に基準クロック信号の周波数を
変化させ、前記周波数差が０となったときの基準クロッ
ク信号の周波数をドップラ周波数として検出するドップ
ラ周波数検出装置において、 基準クロック信号に対する被測定信号の周波数の高低に
応じた前記判定信号によって発振周波数が昇降制御さ
れ、その昇降制御された発振信号を出力する発振回路
と、 プリセット信号を受けたとき、カウント値の最小値と最
大値間で且つ所定の下限値と上限値間の予め定めたプリ
セット値がプリセットされ、そのプリセット値から前記
発振信号をカウントして前記基準クロック信号の位相を
求めるカウンタと、 被測定信号の立ち上がりまたは立ち下がりで前記カウン
タの値をラッチするラッチ回路と、 該ラッチ回路の値が、前記上限値を超えるとき、または
下限値を下回るとき、前記判定信号を発生するととも
に、前記カウンタに対し前記プリセット信号を与える判
定手段とを備えたことを特徴とするドップラ周波数検出
装置。4. A determination signal according to the level of the frequency of the signal under measurement with respect to the reference clock signal is detected by detecting the frequency difference between the signal under measurement subjected to Doppler shift with respect to the signal of a constant frequency and the reference clock signal. In the Doppler frequency detecting device for detecting the frequency of the reference clock signal when the frequency difference becomes 0 as the Doppler frequency while outputting the same, the frequency of the reference clock signal is changed so that the frequency difference becomes smaller. The oscillation frequency is controlled up and down by the judgment signal according to the frequency of the signal under measurement with respect to the signal, and the oscillation circuit that outputs the oscillation signal that is controlled up and down, and the minimum value of the count value when receiving the preset signal. A preset value between the maximum value and the predetermined lower and upper limit values is preset and the preset value is A counter that counts the oscillation signal from the value to obtain the phase of the reference clock signal, a latch circuit that latches the value of the counter at the rising or falling of the signal under measurement, and the value of the latch circuit is the upper limit value. The Doppler frequency detecting device further comprises: a determining unit that generates the determination signal and outputs the preset signal to the counter when the value exceeds the lower limit or the lower limit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280205A JPH077024B2 (en) | 1987-11-05 | 1987-11-05 | Frequency difference detector and Doppler frequency detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62280205A JPH077024B2 (en) | 1987-11-05 | 1987-11-05 | Frequency difference detector and Doppler frequency detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01121768A JPH01121768A (en) | 1989-05-15 |
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ID=17621778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
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Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495603A (en) * | 1980-07-31 | 1985-01-22 | Varshney Ramesh C | Test system for segmented memory |
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1987
- 1987-11-05 JP JP62280205A patent/JPH077024B2/en not_active Expired - Lifetime
Also Published As
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