JPH0770234B2 - Insulated gate type non-volatile semiconductor memory device - Google Patents
Insulated gate type non-volatile semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は遊離ゲート電極を有する絶縁ゲート型不揮発性
メモリトランジスタを備えた絶縁ゲート型不揮発性半導
体記憶装置に関する。The present invention relates to an insulated gate non-volatile semiconductor memory device including an insulated gate non-volatile memory transistor having a free gate electrode.
［従来の技術］ 浮遊ゲート電極を有する絶縁ゲート型不揮発性半導体記
憶装置は、製造方法が容易であり、保持特性が良好であ
る等の利点を有するため広く普及している。この種の不
揮発性半導体記憶装置として、近時、高集積度の紫外線
消去型不揮発性記憶装置（以下、EPROMという）が開発
されている。このEPROMは電気的に情報をプログラムす
ると共に読出すことができるものであり、そのメモリセ
ルアレイ及びデコード回路として種々のものが提案され
ている。[Prior Art] Insulated gate type non-volatile semiconductor memory devices having floating gate electrodes are widely used because they have advantages such as easy manufacturing method and good retention characteristics. As a nonvolatile semiconductor memory device of this type, recently, a highly integrated ultraviolet erasable nonvolatile memory device (hereinafter referred to as EPROM) has been developed. This EPROM can electrically program and read information, and various memory cell arrays and decoding circuits have been proposed.
第４図は従来のEPROMを示す回路図である。遊離ゲート
型不揮発性メモリトランジスタ（以下、メモリトランジ
スタという）Q21,Q23のゲートはワード線X4を介して行
デコーダ１に接続されており、メモリトランジスタQ22,
Q24のゲートはワード線X5を介して行デコーダ２に接続
されている。メモリトランジスタQ21,Q22のドレインは
ビット線Y1に接続され、メモリトランジスタQ23,Q24の
ドレインはビット線Y2接続されている。メモリトランジ
スタQ21乃至Q24のソースはソース配線Ｚに共通接続され
ており、このソース配線Ｚは通常接地電位に固定されて
いる。行デコーダ1,2には行アドレス選択信号が入力さ
れ、この選択信号に基き選択された方の行デコーダ１又
は２に接続されたワード線に所定の電圧を印加する。FIG. 4 is a circuit diagram showing a conventional EPROM. The gates of the free gate non-volatile memory transistors (hereinafter referred to as memory transistors) Q 21 and Q 23 are connected to the row decoder 1 via the word line X 4 , and the memory transistors Q 22 and
The gate of Q 24 is connected to the row decoder 2 via the word line X 5 . The drains of the memory transistors Q 21 and Q 22 are connected to the bit line Y 1, and the drains of the memory transistors Q 23 and Q 24 are connected to the bit line Y 2 . The sources of the memory transistors Q 21 to Q 24 are commonly connected to the source line Z, and the source line Z is normally fixed to the ground potential. A row address selection signal is input to the row decoders 1 and 2, and a predetermined voltage is applied to the word line connected to the row decoder 1 or 2 selected based on the selection signal.
次に、メモリトランジスタをプログラムする場合につい
て、第５図を参照して説明する。第５図の横軸はメモリ
トランジスタのソース・ドレイン間電圧（以下、VDSと
いう）であり、縦軸はメモリトランジスタのチャネル電
流IDSである。そして、メモリトランジスタのソース・
ゲート間電圧（以下、VGSという）として13Vを印加した
状態において、VDSを0Vから順次上昇させてチャネル電
流IDSの変化を求め、その軌跡を図示したものである。
第５図に示すように、VDSが比較的低電圧である場合
は、ホットエレクトロンの発生が充分ではないので、メ
モリトランジスタのプログラミングは生じない。そし
て、メモリトランジスタのVDSが上昇して電圧Viを超え
ると、ホットエレクトロンが充分発生し、フローティン
グゲートに電子が注入され始めてプログラミングが開始
される。この電圧Viをプログラム開始ソース・ドレイン
間電圧といい、VDSがViになると、電子がフローティン
グゲートに注入されるので、チャネル電流IDSは一旦減
少する。また、メモリトランジスタの閾値はフローティ
ングゲートへの電子の注入により上昇する。Next, the case of programming the memory transistor will be described with reference to FIG. The horizontal axis of FIG. 5 is the source-drain voltage (hereinafter, referred to as V DS ) of the memory transistor, and the vertical axis is the channel current I DS of the memory transistor. And the source of the memory transistor
In the state where 13V is applied as the gate-to-gate voltage (hereinafter referred to as V GS ), V DS is sequentially increased from 0 V to obtain the change in the channel current I DS , and the locus thereof is illustrated.
As shown in FIG. 5, when V DS is a relatively low voltage, programming of the memory transistor does not occur because hot electrons are not sufficiently generated. Then, when V DS of the memory transistor rises and exceeds the voltage V i , hot electrons are sufficiently generated, electrons are injected into the floating gate, and programming is started. This voltage V i is called a program start source-drain voltage, and when V DS becomes V i , electrons are injected into the floating gate, so that the channel current I DS once decreases. Further, the threshold value of the memory transistor rises due to injection of electrons into the floating gate.
いま、メモリトランジスタQ21を選択的にプログラミン
グする場合、例えば、行デコータ１が行アドレス選択信
号に基きワード線X4を13V等の高電圧にし、同様に行デ
コーダ２がワード線X5を0V等の低電圧にする。また、ビ
ット線Y1を例えば8V等の高電圧にし、ビット線Y2を0V等
の低電圧に固定する。そして、メモリトランジスタQ21
乃至Q24のV1は6Vであるとする。前記バイアス条件にお
いては、メモリトランジスタQ21のVDSは8Vであるので、
メモリトランジスタQ21はプログラミングされる。一
方、メモリトランジスタQ22乃至Q24は、VGSが0Vである
か又はVDSが0Vであるので、チャネル電流IDSは流れず、
そのフローティングゲートには電子が注入されない。Now, when selectively programming the memory transistor Q 21 , for example, the row decoder 1 sets the word line X 4 to a high voltage such as 13V based on the row address selection signal, and similarly the row decoder 2 sets the word line X 5 to 0V. Etc. to a low voltage. Further, the bit line Y 1 is set to a high voltage such as 8V and the bit line Y 2 is fixed to a low voltage such as 0V. And the memory transistor Q 21
It is assumed that V 1 of Q 24 is 6V. In the bias condition, V DS of the memory transistor Q 21 is 8V,
The memory transistor Q 21 is programmed. On the other hand, in the memory transistors Q 22 to Q 24 , since V GS is 0 V or V DS is 0 V, the channel current I DS does not flow,
No electrons are injected into the floating gate.
次に、メモリトランジスタQ21のデータを選択して読出
す場合には、行アドレス選択信号に基き行デコーダ1,2
が、例えば、ワード線X4を駆動してこれを5V等とし、ワ
ード線X5を駆動してこれを0V等とする。また、ビット線
Y1を1V等とし、ビット線Y2を例えば0V等の電圧にバイア
スする。なお、メモリトランジスタがプログラムされて
いない場合は、その閾値が5V未満であり、また、プログ
ラムされている場合は閾値が5Vよりも高い電圧に上昇し
ているものとする。メモリトランジスタQ21のVGSには5V
が印加されているので、メモリトランジスタQ21がプロ
グラムされていないときは、メモリトランジスタQ21は
オンとなり、ビット線Y1を介してソース配線Ｚに電流が
流れる。逆に、メモリトランジスタQ21がプログラム状
態にある場合は、閾値が5Vより高いので、メモリトラン
ジスタQ21はオフとなり電流はビット線Y1を介して流出
しない。このビット線Y1を流れる電流の有無をセンスア
ンプにより検知して、検知結果を“1",“0"に対応させ
る。なお、読出し時のVDSは1Vであり、V1に比して十分
低いので誤プログラムが発生することはない。Next, when the data of the memory transistor Q 21 is selected and read, the row decoders 1 and 2 are selected based on the row address selection signal.
However, for example, the word line X 4 is driven to 5V or the like, and the word line X 5 is driven to 0V or the like. Also bit lines
Y 1 is set to 1V or the like, and the bit line Y 2 is biased to a voltage such as 0V. It should be noted that when the memory transistor is not programmed, the threshold value is less than 5V, and when it is programmed, the threshold value is increased to a voltage higher than 5V. 5V for V GS of memory transistor Q 21
Since There has been applied, when the memory transistor Q 21 has not been programmed, the memory transistor Q 21 is turned on, current flows through the source line Z via the bit line Y 1. Conversely, when the memory transistor Q 21 is in the programmed state, the threshold value is higher than 5V, so the memory transistor Q 21 is turned off and no current flows out through the bit line Y 1 . The presence or absence of the current flowing through the bit line Y 1 is detected by the sense amplifier, and the detection result is made to correspond to “1” and “0”. Note that V DS at the time of reading is 1 V, which is sufficiently lower than V 1 , so that no erroneous program will occur.
［発明が解決しようとする問題点］ しかしながら、従来の不揮発性半導体記憶装置において
は、メモリトランジスタは、各ワード線に行デコーダを
接続して、行アドレス選択信号をこの行デコーダに与え
ることにより選択される。このため、各ワード線に対し
て１個の行デコーダが必要となる。従って、行デコーダ
を半導体基板に構成する場合、ビット線方向の行デコー
ダの幅はビット線方向のメモリトランジスタの幅と同一
か又はそれ以下である必要がある。[Problems to be Solved by the Invention] However, in a conventional nonvolatile semiconductor memory device, a memory transistor is selected by connecting a row decoder to each word line and applying a row address selection signal to the row decoder. To be done. Therefore, one row decoder is required for each word line. Therefore, when the row decoder is formed on the semiconductor substrate, the width of the row decoder in the bit line direction needs to be equal to or less than the width of the memory transistor in the bit line direction.
ところで、EPROMが高集積化されるにつれて単一メモリ
トランジスタで構成されるメモリセルのサイズは縮小さ
れている。一方、行デコーダは複数のトランジスタで構
成されるので、縮小化が困難であり、また十分なワード
線駆動能力が必要であることから、トランジスタ能力に
直結するトランジスタチャネル幅を小さくすることがで
きない。このため、行デコーダはメモリトランジスタほ
ど縮小することが困難であり、設計の自由度が少ない。
従って、実際の行デコーダのパターンは極めて横長のパ
ターンになり行デコーダが半導体装置全体に占める面積
占有率が大きい。このため、行デコーダの縮小が困難で
あることが、EPROMの高集積化を阻む要因になってい
る。By the way, as the EPROM is highly integrated, the size of the memory cell composed of a single memory transistor is reduced. On the other hand, since the row decoder is composed of a plurality of transistors, it is difficult to reduce the size, and sufficient word line driving capability is required. Therefore, the transistor channel width directly connected to the transistor capability cannot be reduced. Therefore, it is difficult to reduce the size of the row decoder as much as the memory transistor, and the degree of freedom in design is low.
Therefore, the pattern of the actual row decoder becomes an extremely long pattern, and the area occupation rate of the row decoder in the entire semiconductor device is large. Therefore, it is difficult to reduce the size of the row decoder, which is a factor that hinders the high integration of the EPROM.
本発明はかかる問題点に鑑みてなされたものであって、
行デコーダの面積占有率を低減することによりその面積
が縮小された絶縁ゲート型不揮発性半導体記憶装置を提
供することを目的とする。The present invention has been made in view of such problems,
An object of the present invention is to provide an insulated gate non-volatile semiconductor memory device in which the area occupied by the row decoder is reduced to reduce the area.
［問題点を解決するための手段］ 本発明に係る絶縁ゲート型不揮発性半導体記憶装置は、
遊離ゲート電極を有する絶縁ゲート型不揮発性メモリト
ランジスタが行列状に配置されたメモリセルマトリクス
と、このメモリセルマトリクスの各行毎にその行に属す
るメモリトランジスタ群のゲート電極の相互間を接続す
るワード線と、前記メモリセルマトリクスの各行毎にそ
の列に属するメモリトランジスタ群のドレイン電極の相
互間を接続するビット線と、行アドレス選択信号により
選択されて前記ワード線のうち２本づつを同時に駆動す
る複数個の行デコーダと、各行デコーダに接続された２
本のワード線のうちの一方のワード線に接続されたメモ
リトランジスタ群のソース電極の相互間を接続する第１
のソース配線と、前記２本のワード線のうちの他方のワ
ード線に接続されたメモリトランジスタ群のソース電極
の相互間を接続する第２のソース電極と、そのゲート電
極が前記一方のワード線に接続されそのドレイン電極が
前記第１のソース配線に接続された第１のMOS型トラン
ジスタと、この第１のMOS型トランジスタのソース電極
に接続された第３のソース配線と、そのゲート電極が前
記他方のワード線に接続されそのドレイン電極が前記第
２のソース配線に接続された第２のMOS型トランジスタ
と、この第２のMOS型トランジスタのソース電極に接続
された第４のソース配線と、を有することを特徴とす
る。[Means for Solving Problems] The insulated gate nonvolatile semiconductor memory device according to the present invention is
A memory cell matrix in which insulated gate non-volatile memory transistors having free gate electrodes are arranged in a matrix, and a word line that connects between the gate electrodes of the memory transistor groups belonging to each row of this memory cell matrix. A bit line connecting between the drain electrodes of the memory transistor groups belonging to that column for each row of the memory cell matrix, and two of the word lines selected by a row address selection signal are driven simultaneously. Multiple row decoders and 2 connected to each row decoder
First connecting the source electrodes of the memory transistor groups connected to one of the two word lines to each other
Source wiring, a second source electrode connecting between the source electrodes of the memory transistor group connected to the other word line of the two word lines, and the gate electrode thereof is the one word line. A first MOS transistor connected to the first source line and a drain electrode thereof connected to the first source line, a third source line connected to the source electrode of the first MOS transistor, and a gate electrode thereof. A second MOS type transistor connected to the other word line and having a drain electrode connected to the second source line; and a fourth source line connected to the source electrode of the second MOS type transistor. , Are included.
［作用］ 本発明においては、絶縁ゲート型不揮発性メモリトラン
ジスタを選択的にプログラムする場合は、行アドレス選
択信号に基き所定の行デコーダが２本のワード線を駆動
し、この２本のワード線に高電圧を印加する。また、他
のデコーダに接続されたワード線は、例えば、0Vに固定
される。そして、プログラムすべきメモリトランジスタ
が接続されているビット線にも高電圧を印加し、他のビ
ット線を、例えば、0Vに固定しておく。[Operation] In the present invention, when the insulated gate nonvolatile memory transistor is selectively programmed, a predetermined row decoder drives two word lines based on a row address selection signal, and the two word lines are driven. Apply a high voltage to. The word lines connected to other decoders are fixed at 0V, for example. Then, a high voltage is applied to the bit line to which the memory transistor to be programmed is connected, and the other bit lines are fixed at 0V, for example.
一方、プログラムすべきメモリトランジスタには第１間
は第２のソース配線のうち一方が接続されており、これ
を、例えば、0Vとする。そして、他方のソース配線を所
定の電圧としている。On the other hand, one of the second source lines is connected to the memory transistor to be programmed during the first period, and this is set to 0V, for example. Then, the other source wiring is set to a predetermined voltage.
メモリトランジスタをプログラムするためには、そのソ
ース・ゲート間電圧及びソース・ドレイン間電圧をある
電圧より高電圧にする必要がある。In order to program a memory transistor, its source-gate voltage and source-drain voltage must be higher than a certain voltage.
このため、プログラムすべきメモリトランジスタには、
そのゲート電圧はワード線を高電圧にすることにより高
電圧が印加されており、また、そのドレイン電極に接続
されたビット線を高電圧とし、ソース配線を0Vにするか
ら、ソース・ドレイン間電圧も高電圧である。従って、
上記条件を満たすから、このメモリトランジスタはプロ
グラムされている。Therefore, the memory transistor to be programmed
A high voltage is applied to the gate voltage by setting the word line to a high voltage, and the bit line connected to the drain electrode is set to a high voltage and the source wiring is set to 0V. Is also high voltage. Therefore,
This memory transistor is programmed because the above conditions are met.
一方、高電圧が印加された２本のワード線に接続された
他のトランジスタのうち、電圧が0Vの他のビット線に接
続されたものはプログラムされない。また、プログラム
すべきメモリトランジスタと、ビット線を共通にする
（つまり、高電圧のビット線に接続された）他のメモリ
トランジスタは所定の電圧（0Vよりも高い電圧）のソー
ス配線に接続されているから、ソース・ドレイン間電圧
は低い。従って、この他のメモリトランジスタもプログ
ラムされない。結局、プログラムされるべきメモリトラ
ンジスタのみがプログラムされる。この場合に、高電圧
が印加されたワード線に接続されているMOS型トランジ
スタはオン状態となり、それ以外のMOS型トランジスタ
はオフ状態となる。これにより、プログラムされるメモ
リトランジスタ以外のトランジスタに寄生電流が流れる
ことを防止できる。On the other hand, among the other transistors connected to the two word lines to which the high voltage is applied, those connected to the other bit line whose voltage is 0V are not programmed. In addition, the memory transistor to be programmed and the other memory transistor that shares the bit line (that is, is connected to the high voltage bit line) are connected to the source wiring of a predetermined voltage (voltage higher than 0V). Therefore, the source-drain voltage is low. Therefore, the other memory transistors are not programmed. Eventually, only the memory transistor to be programmed will be programmed. In this case, the MOS transistors connected to the word line to which the high voltage is applied are turned on, and the other MOS transistors are turned off. As a result, it is possible to prevent a parasitic current from flowing in transistors other than the memory transistor to be programmed.
そして、メモリトランジスタを選択的に読出す場合は、
行アドレス選択信号に基き所定の行デコーダが２本のワ
ード線を駆動し、この２本のワード線を所定のワード線
電圧にする。また、他のワード線を、例えば、0Vに固定
する。そして、読出すべきメモリトランジスタと接続さ
れているビット線を所定のビット線電圧とし、他のビッ
ト線を、例えば、0Vとする。また、第１又は第２のソー
ス配線のうち読出すべきメモリトランジスタに接続され
ている方のソース配線を、例えば、0Vとし、他方のソー
ス配線を、例えば、前記所定のビット線電圧と同一の電
圧とする。When selectively reading the memory transistor,
A predetermined row decoder drives two word lines based on the row address selection signal, and sets the two word lines to a predetermined word line voltage. Further, the other word lines are fixed to 0V, for example. Then, the bit line connected to the memory transistor to be read is set to a predetermined bit line voltage, and the other bit lines are set to 0V, for example. In addition, one of the first and second source wirings, which is connected to the memory transistor to be read, is set to, for example, 0V, and the other source wiring is set to, for example, the same bit line voltage as the predetermined bit line voltage. The voltage.
そうすると、選択された２本のワード線以外の他のワー
ド線は0Vであるので、これに接続されるメモリトランジ
スタはオフ状態である。また、ビット線と第１又は第２
のソース配線との間の電圧差によりオンとなるのは、前
記所定のビット線電圧のビット線と0Vに固定されたソー
ス配線とに接続された読出すべきメモリトランジスタの
みである。Then, since the other word lines other than the selected two word lines are at 0V, the memory transistors connected thereto are in the off state. Also, the bit line and the first or second
Only the memory transistor to be read, which is connected to the bit line having the predetermined bit line voltage and the source line fixed to 0V, is turned on by the voltage difference between the source line and the source line.
メモリトランジスタの閾値はプログラム状態とプログラ
ムされていない状態とでは変化しているので、前記バイ
アス条件において、選択された２本のワード線の所定の
ワード線電圧をこの２つの閾値の中間の電圧とすれば、
読出すべきメモリトランジスタに電流が流れるか否かを
検知することにより記憶された情報を判断することがで
きる。Since the threshold value of the memory transistor changes between the programmed state and the unprogrammed state, the predetermined word line voltage of the selected two word lines is set to a voltage intermediate between these two threshold values under the bias condition. if,
The stored information can be determined by detecting whether or not a current flows through the memory transistor to be read.
［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。第１図は絶縁ゲート型不揮発性半導体記憶装置
を示す回路図、第２図はその一部分を示す回路図であ
る。メモリトランジスタQ1乃至Q12は格子状に配設され
ており、メモリトランジスタQ1,Q7,Q4,Q10,Q5,Q11のソ
ースはソース配線Z1に共通接続され、メモリトランジス
タQ2,Q8,Q3,Q9,Q6,Q12のソースはソース配線Z2に共通接
続されている。メモリトランジスタQ1乃至Q6のドレイン
はビット線Y1に、メモリトランジスタQ7乃至Q12のドレ
インはビット線Y2に接続されている。Embodiments Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing an insulated gate nonvolatile semiconductor memory device, and FIG. 2 is a circuit diagram showing a part thereof. The memory transistors Q 1 to Q 12 are arranged in a grid, and the sources of the memory transistors Q 1 , Q 7 , Q 4 , Q 10 , Q 5 , Q 11 are commonly connected to the source wiring Z 1 , The sources of Q 2 , Q 8 , Q 3 , Q 9 , Q 6 , and Q 12 are commonly connected to the source wiring Z 2 . The drains of the memory transistors Q 1 to Q 6 are connected to the bit line Y 1 , and the drains of the memory transistors Q 7 to Q 12 are connected to the bit line Y 2 .
行デコーダ１は行アドレス選択信号に基き行デコーダ出
力線X1を駆動する。行デコーダ出力線X1はワード線X11,
X12に分岐され、ワード線X11はメモリトランジスタQ1,Q
7のゲートに接続され、ワード線X12はメモリトランジタ
Q2,Q8のゲートに接続されている。同様に、行デコーダ
2,3は行アドレス選択信号により夫々行デコーダ出力線X
2,X3を駆動する。そして、デコーダ出力線X2及び行デコ
ーダ出力線X3は夫々ワード線X22,X21及びワード線X31,X
32に分岐され、ワード線X22はメモリトランジスタQ3,Q9
のゲートに、ワード線X21はメモリトランジスタQ4,Q10
のゲートに、ワード線X31はメモリトランジスタQ5,Q11
のゲートに、ワード線X32はメモリトランジスタQ6,Q12
のゲートに夫々接続されている。The row decoder 1 drives the row decoder output line X 1 based on the row address selection signal. The row decoder output line X 1 is the word line X 11 ,
Branched to X 12 , word line X 11 is connected to memory transistors Q 1 , Q
Is connected to the seventh gate, the word line X 12 memory transient data
It is connected to the gates of Q 2 and Q 8 . Similarly, the row decoder
2 and 3 are row decoder output lines X respectively according to the row address selection signal
Drive 2 , X 3 . The decoder output line X 2 and the row decoder output line X 3 are respectively word lines X 22 , X 21 and word lines X 31 , X.
It is branched to 32 , and the word line X 22 has memory transistors Q 3 and Q 9
The word line X 21 is connected to the gates of the memory transistors Q 4 and Q 10.
The word line X 31 is connected to the gates of the memory transistors Q 5 and Q 11
The word line X 32 is connected to the gates of the memory transistors Q 6 and Q 12
Are connected to each gate.
また、メモリトランジスタQ1乃至Q12のViは、例えば、6
V等の電圧である。Further, V i of the memory transistors Q 1 to Q 12 is, for example, 6
It is a voltage such as V.
次に、このように構成された絶縁ゲート型不揮発性半導
体記憶装置の動作について説明する。Next, the operation of the insulated gate non-volatile semiconductor memory device configured as described above will be described.
先ず、メモリトランジスタQ1をプログラミングする場合
を例にとって説明する。行アドレス選択信号は行デコー
ダ１を選択し、この行デコーダ１は行デコーダ出力線X1
を駆動し、これを、例えば、13V等の高電圧にバイアス
する。この場合、他の行デコーダ出力線X2,X3は行デコ
ーダ2,3により、例えば0V等の低電圧にバイアスされ
る。また、メモリトランジスタQ1のドレイン電極に接続
されているビット線Y1のみを、例えば、8V等の高電圧に
し、他のビット線Y2を開放状態にする。そして、メモリ
トランジスタQ1のソース電極が接続されているソース配
線Z1を選択的に例えば0V等の接地電圧にし、ソース配線
Z2を例えば4V等の電圧にバイアスする。メモリトランジ
スタQ3乃至Q6及びメモリトランジスタQ9乃至Q12のゲー
トは電圧0Vのワード線X22,X21,X31,X32に接続されてい
るので、これらのメモリトランジスタはオフ状態であ
り、チャネル電流は流れず電子注入は発生しない。First, the case of programming the memory transistor Q 1 will be described as an example. The row address selection signal selects the row decoder 1, and the row decoder 1 outputs the row decoder output line X 1
And bias it to a high voltage, such as 13V. In this case, the other row decoder output lines X 2 and X 3 are biased by the row decoders 2 and 3 to a low voltage such as 0V. Further, only the bit line Y 1 connected to the drain electrode of the memory transistor Q 1 is set to a high voltage such as 8V, and the other bit lines Y 2 are opened. Then, the source wiring Z 1 to which the source electrode of the memory transistor Q 1 is connected is selectively set to a ground voltage such as 0 V, and the source wiring Z 1 is
Bias Z 2 to a voltage such as 4V. Since the gate of the memory transistor Q 3 to Q 6 and the memory transistor Q 9 to Q 12 is connected to a voltage 0V word line X 22, X 21, X 31 , X 32, these memory transistors is in the OFF state , The channel current does not flow and electron injection does not occur.
第２図は第１図に示すメモリトランジスタQ1,Q2,Q7,Q8
を抜き出して示す回路図である。第２図に示すように、
メモリトランジスタQ1のVDS（ビット線Y1−ソース配線Z
1間電圧）は8V、VGS（行デコーダ出力線X1−ソース配線
Z1間電圧）は13Vにバイアスされている。メモリトラン
ジスタQ1のプログラミング開始ソース・ドレイン間電圧
Viは6Vであるので、メモリトランジスタQ1にはチャネル
電流が流れプログラミングに十分なホットエレクトロン
が発生し、フローティングゲートへの電子注入が開始さ
れる。一方、メモリトランジスタQ2においてもそのVGS
はワード線X1とソース配線Z2との間の電圧差の9Vである
ので、メモリトランジスタQ2にもチャネル電流IDSは流
れる。ところが、メモリトランジスタQ2のVDSは4Vであ
り、これはVi（6V）より低いので、メモリトランジスタ
Q2はプログラミングされない。また、メモリトランジス
タQ7,Q8のVDSはソース配線Z1−Z2間電圧の4Vよりも低い
電圧であり、これらは、いずれもVi（6V）よりも低い電
圧であるので、メモリトランジスタQ2と同様にメモリト
ランジスタQ7,Q8もプログラミングされない。このよう
に、メモリトランジスタQ1乃至Q12のうち、メモリトラ
ンジスタQ1のみがプログラミングされる。FIG. 2 shows the memory transistors Q 1 , Q 2 , Q 7 , Q 8 shown in FIG.
It is a circuit diagram which extracts and shows. As shown in FIG.
V DS of memory transistor Q 1 (bit line Y 1 −source wiring Z
1 between voltage) 8V, V GS (row decoder output lines X 1 - a source wiring
The voltage across Z 1 ) is biased at 13V. Start programming of memory transistor Q 1 Source-drain voltage
Since V i is 6V, a channel current flows through the memory transistor Q 1 and hot electrons sufficient for programming are generated, so that electron injection into the floating gate is started. On the other hand, in the memory transistor Q 2 , its V GS
Is 9 V, which is the voltage difference between the word line X 1 and the source line Z 2 , the channel current I DS also flows through the memory transistor Q 2 . However, the memory transistor Q 2 has a V DS of 4V, which is lower than V i (6V).
Q 2 is not programmed. In addition, the V DS of the memory transistors Q 7 and Q 8 is lower than the source wiring Z 1 -Z 2 voltage of 4 V, and both are lower than V i (6 V). transistor Q 2 in the same manner as in the memory transistor Q 7, Q 8 is also not programmed. Thus, of the memory transistors Q 1 to Q 12 , only the memory transistor Q 1 is programmed.
メモリトランジスタQ2をプログラミングする場合は、前
記バイアス条件のうちソース配線Z1を4V、ソース配線Z2
を0Vに変化させる。また、メモリトランジスタQ7をプロ
グラミングする場合には、ビット線Y1を開放し、ビット
線Y2を8Vにし、ソース配線Z1を0V、ソース配線Z2を4Vに
バイアスする。また、メモリトランジスタQ3のプログラ
ミングは行アドレス選択信号に基き、行デコーダ２がワ
ード線X2を駆動してこれを13Vにし、同様に、行アドレ
ス選択信号に基き、行デコーダ1,3がワード線X1,X3を駆
動してこれを0Vにし、更に、ビット線Y1を8V、ビット線
Y2を開放、ソース配線Z1を4V、ソース配線Z2を0Vにすれ
ばよい。同様に代表的なメモリトランジスタのプログラ
ミングバイアス条件を下記第１表に示す。When programming the memory transistor Q 2 , among the bias conditions, the source wiring Z 1 is 4 V and the source wiring Z 2 is
Is changed to 0V. When programming the memory transistor Q 7 , the bit line Y 1 is opened, the bit line Y 2 is set to 8V, the source wiring Z 1 is biased to 0V, and the source wiring Z 2 is biased to 4V. In addition, the programming of the memory transistor Q 3 is based on the row address selection signal, and the row decoder 2 drives the word line X 2 to set it to 13V. Similarly, based on the row address selection signal, the row decoders 1 and 3 operate on the word basis. Drive lines X 1 and X 3 to set them to 0V, and further set bit line Y 1 to 8V and bit lines
Y 2 may be opened, the source wiring Z 1 may be set to 4V, and the source wiring Z 2 may be set to 0V. Similarly, programming bias conditions for typical memory transistors are shown in Table 1 below.
次に、メモリトランジスタQ1を選択して読出す場合の例
について説明する。行アドレス選択信号により、例え
ば、行デコーダ１乃至３がワード線X1乃至X3を夫々駆動
して、ワード線X1のみを、例えば、5V等の電圧に、ワー
ド線X2,X3を0V等の低電圧にバイアスする。ビット線Y1
には例えば1V等の電圧を印加し、ビット線Y2を開放状態
にする。ソース配線Z1を、例えば、0V等の低電圧に固定
し、ソース配線Z2にはビット線Y1と同じ電圧（1V）を印
加する。これにより、メモリトランジスタQ3乃至Q12は
全てオフである。そして、メモリトランジスタQ1のVGS
は5V,VDSは1Vとなり、メモリトランジスタQ1はその閾値
（プログラムされている場合の閾値は5Vより高く、プロ
グラムされていない場合は5Vより低い）に基きオン，オ
フする。このため、プログラムされていない場合には閾
値が5Vより低いので、メモリトランジスタはオンとな
り、ビット線Y1からメモリトランジスタQ1を介してソー
ス配線Z1に電流が流れ、プログラムされている場合には
閾値が5Vより高くなっているので、オフとなり電流は流
れない。メモリトランジスタQ2においてはVDSは0Vであ
るからビット線Y1からソース配線Z2には電流は流れな
い。従って、ビット線Y1からの電流の経路はメモリトラ
ンジスタQ1を通るものだけに限定される。そこで、ビッ
ト線Y1の電流値を検知することによりメモリトランジス
タQ1の情報を選択的に読出すことができる。なお、ソー
ス配線Z2からメモリトランジスタQ8,Q7を介してソース
配線Z1に至る電流経路が生じるが、このメモリトランジ
スタQ8,Q7はビット線Y2に接続されていて、この経路を
流れる電流は情報の読出しには無関係であるので、メモ
リトランジスタQ1の選択的読出しに影響を与えない。 Next, an example of selecting and reading the memory transistor Q 1 will be described. The row address selection signal, for example, the row decoder 1 to 3 and each driving a word line X 1 to X 3, only the word line X 1, for example, a voltage of 5V or the like, the word lines X 2, X 3 Bias to a low voltage such as 0V. Bit line Y 1
Is applied with a voltage such as 1 V to open the bit line Y 2 . The source wiring Z 1 is fixed at a low voltage such as 0 V, and the same voltage (1 V) as that of the bit line Y 1 is applied to the source wiring Z 2 . Thus, all the memory transistors Q 3 to Q 12 are off. And V GS of memory transistor Q 1
Is 5 V and V DS is 1 V, and the memory transistor Q 1 is turned on and off based on its threshold value (the threshold value is higher than 5 V when programmed and lower than 5 V when not programmed). Therefore, since the threshold value is lower than 5 V when not programmed, the memory transistor is turned on, and a current flows from the bit line Y 1 through the memory transistor Q 1 to the source wiring Z 1 and when programmed, Since the threshold voltage is higher than 5V, it turns off and no current flows. Since V DS is 0V in the memory transistor Q 2 , no current flows from the bit line Y 1 to the source line Z 2 . Therefore, the path of the current from the bit line Y 1 is limited to that through the memory transistor Q 1 . Therefore, the information of the memory transistor Q 1 can be selectively read by detecting the current value of the bit line Y 1 . Although a current path from the source line Z 2 to the source line Z 1 via the memory transistors Q 8 and Q 7 is generated, this memory transistor Q 8 and Q 7 is connected to the bit line Y 2 and Since it does not affect the reading of information, it does not affect the selective reading of the memory transistor Q 1 .
次に、メモリトランジスタQ2を読出す場合にはソース配
線Z2を0V、ソース配線Z1を1Vにし、他は前述と同一バイ
アスにすれば、同様にして、メモリトランジスタQ2の選
択的な読出しが可能である。代表的なメモリトランジス
タの読出しバイアス条件を下記２表に示す。Next, the case of reading the memory transistor Q 2 is then 0V and the source wiring Z 2, the source lines Z 1 to 1V, if the other above the same bias, similarly, selective memory transistor Q 2 It can be read. Table 2 below shows read bias conditions of typical memory transistors.
以上述べたように、この絶縁ゲート型不揮発性半導体記
憶装置は行アドレス選択信号に基き、行デコーダ１乃至
３が夫々ワード線X1乃至X3を駆動してワード線のバイア
スを決定し、また、ビット線及びソース配線のバイアス
条件を適宜決定することにより、選択的にプログラミン
グすることができ、またその選択的な読出しが可能であ
る。 As described above, in this insulated gate nonvolatile semiconductor memory device, the row decoders 1 to 3 respectively drive the word lines X 1 to X 3 based on the row address selection signal to determine the bias of the word line. By properly determining the bias conditions of the bit line and the source wiring, it is possible to selectively program and read them selectively.
第３図は本発明の実施例に係る絶縁ゲート型不揮発性半
導体記憶装置を示す回路図である。第３図において第１
図と同一物には同一符号を付して説明を省略する。第３
図に示す回路が、第１図に示す回路と異なる点は、ソー
ス配線Z1,Z2（第３及び第４のソース配線）と各メモリ
トランジスタのソース間を接続する配線（第１及び第２
のソース配線）との間にMOS型トランジスタQS1乃至QS4
を接続していることにある。つまり、トランジスタQS1,
QS2のゲートは夫々ワード線X11,X12に接続されており、
トランジスタQS3,QS4のゲートは夫々ワード線X22,X21に
接続されている。メモリトランジスタQ1,Q7のソースは
トランジスタQS1を介してソース配線Z1に接続され、メ
モリトランジスタQ2,Q8のソースはトランジスタQS2を介
してソース配線Z2に接続されている。同様に、メモリト
ランジスタQ3,Q9のソースはトランジスタQS3を介してソ
ース配線Z2に接続され、メモリトランジスタQ4,Q10のソ
ースはトランジスタQS4を介してソース配線Z2に接続さ
れている。FIG. 3 is a circuit diagram showing an insulated gate nonvolatile semiconductor memory device according to an embodiment of the present invention. First in FIG.
The same parts as those in the figure are designated by the same reference numerals and the description thereof will be omitted. Third
The circuit shown in figure differs from the circuit shown in FIG. 1, the source lines Z 1, Z 2 (third and fourth source wiring) and the wiring for connecting the source of each memory transistor (first and second Two
Source line) of the MOS transistors Q S1 to Q S4
Is connected. That is, the transistor Q S1 ,
The gates of Q S2 are connected to word lines X 11 and X 12 , respectively,
The gates of the transistors Q S3 and Q S4 are connected to the word lines X 22 and X 21 , respectively. The sources of the memory transistors Q 1 and Q 7 are connected to the source line Z 1 via the transistor Q S1 , and the sources of the memory transistors Q 2 and Q 8 are connected to the source line Z 2 via the transistor Q S2 . Similarly, the sources of the memory transistors Q 3 and Q 9 are connected to the source wiring Z 2 via the transistor Q S3 , and the sources of the memory transistors Q 4 and Q 10 are connected to the source wiring Z 2 via the transistor Q S4. ing.
この実施例においても、各メモリトランジスタへのプロ
グラミングは図１に示す絶縁ゲート型不揮発性半導体記
憶装置と同様のバイアス条件を付与すればよい。つま
り、メモリトランジスタQ1を選択的にプログラミングす
る場合は、例えば、行デコーダ出力線X1は13V、行デコ
ーダ出力線X2は0V、ビット線Y1は8V、ビット線Y2は開放
である。Also in this embodiment, programming to each memory transistor may be applied with a bias condition similar to that of the insulated gate non-volatile semiconductor memory device shown in FIG. That is, when selectively programming the memory transistor Q 1 , for example, the row decoder output line X 1 is 13V, the row decoder output line X 2 is 0V, the bit line Y 1 is 8V, and the bit line Y 2 is open. .
ところで、図１に示す絶縁ゲート型不揮発性半導体記憶
装置においては、メモリトランジスタQ4のゲートには0
V、ドレインには高電圧の8Vが印加されるので、この状
態でソース電圧が0Vになると、フローティングゲートと
ドレイン電極との容量結合により、フローティングゲー
ト電極の電位が上昇し、寄生チャネル電流が流れる。メ
モリセルアレイを構成するメモリトランジスタの数が増
加した場合、このようなプログラミングされないトラン
ジスタの寄生電流の総和は無視することができない大き
さとなる。Incidentally, the insulating gate type nonvolatile semiconductor memory device shown in Figure 1, to the gate of the memory transistor Q 4 0
Since a high voltage of 8V is applied to V and the drain, if the source voltage becomes 0V in this state, the potential of the floating gate electrode rises due to capacitive coupling between the floating gate and the drain electrode, and the parasitic channel current flows. . When the number of memory transistors forming the memory cell array is increased, the total parasitic current of such unprogrammed transistors becomes a non-negligible amount.
しかしながら、第３図に示す実施例回路においては、MO
S型トランジスタQS1,QS2,QS3,QS4をメモリトランジスタ
とソース配線Z1,Z2との間に接続してある。従って、例
えば、メモリトランジスタQ1をプログラミングする場
合、ソース配線Z1は、例えば、0V等の低電圧にバイアス
されるが、トランジスタQS4のゲートは行デコーダ２の
出力線X2により0Vに固定されているので、トランジスタ
QS4はオフ状態になる。このため、メモリトランジスタQ
4のソースはソース配線Z1から切り離されて開放状態と
なり、寄生チャネル電流は流れない。トランジスタQS1,
QS2はデコーダ出力線X1によりゲート電圧（VGS）に13V
等の高電圧が印加されているので、オン状態となり、結
局、図１に示す絶縁ゲート型不揮発性半導体記憶装置の
場合と同様に、メモリトランジスタQ1はプログラミング
される。However, in the embodiment circuit shown in FIG.
S-type transistors Q S1 , Q S2 , Q S3 , and Q S4 are connected between the memory transistor and the source wirings Z 1 and Z 2 . Therefore, for example, when programming the memory transistor Q 1 , the source line Z 1 is biased to a low voltage such as 0V, but the gate of the transistor Q S4 is fixed at 0V by the output line X 2 of the row decoder 2. So that the transistor
Q S4 goes off. Therefore, the memory transistor Q
The source of 4 is separated from the source wiring Z 1 and is in an open state, and no parasitic channel current flows. Transistor Q S1 ,
Q S2 has a gate voltage (V GS ) of 13V due to the decoder output line X 1.
Since the high voltage is applied to the memory transistor Q 1 , the memory transistor Q 1 is programmed as in the insulated gate nonvolatile semiconductor memory device shown in FIG.
また、読出し時も同様にメモリトランジスタとこれに対
応するMOS型トランジスタのゲート電極が同一の行デコ
ーダ出力線により印加されるので図１に示す絶縁ゲート
型不揮発性半導体記憶装置の場合と同様に選択的な読出
しが可能である。Further, at the time of reading, similarly, the gate electrodes of the memory transistor and the MOS type transistor corresponding to the memory transistor are applied by the same row decoder output line. Therefore, selection is performed in the same manner as in the insulated gate nonvolatile semiconductor memory device shown in FIG. Read-out is possible.
［発明の効果］ 以上説明したように、本発明によれば、２本のワード線
を１個の行デコーダにより駆動している。そして、第１
及び第２のソース配線を設けることにより選択的なプロ
グラミング及び選択的な読出し動作が可能である。この
ように、行デコーダのビット線方向の幅は各ワード線相
互間の間隔の２倍まで許容される。このため、行デコー
ダのパターン設計の自由度が増加し、行デコーダのワー
ド線方向の設計幅を短縮することができる。従って、不
必要な配線等を削除することができ、行デコーダの装置
に占める面積占有率を低減させることができる。このよ
うにして、絶縁ゲート型不揮発性半導体記憶装置の小型
化が可能となり、製造コストが低減する。[Effects of the Invention] As described above, according to the present invention, two word lines are driven by one row decoder. And the first
Further, by providing the second source wiring, selective programming and selective reading operation are possible. In this way, the width of the row decoder in the bit line direction is allowed up to twice the interval between the word lines. Therefore, the degree of freedom in the pattern design of the row decoder is increased, and the design width of the row decoder in the word line direction can be shortened. Therefore, unnecessary wiring and the like can be deleted, and the area occupation rate of the row decoder device can be reduced. In this way, the insulated gate nonvolatile semiconductor memory device can be miniaturized, and the manufacturing cost can be reduced.
第１図は絶縁ゲート型不揮発性半導体記憶装置を示す回
路図、第２図は第１図に示す回路の一部を抜き出して示
す回路図、第３図は本発明の実施例に係る絶縁ゲート型
不揮発性半導体記憶装置を示す回路図、第４図は従来の
絶縁ゲート型不揮発性半導体記憶装置を示す回路図、第
５図はメモリトランジスタの動作を示すグラフ図であ
る。 １〜3;行デコーダ、Q1〜Q12,Q21〜Q24;メモリトランジ
スタ、QS1〜QS4;MOS型トランジスタ、X11,X12,X21,X22,
X31,X32,X4,X5;ワード線、Y1,Y2;ビット線、Z,Z1,Z2;ソ
ース配線、X1〜X3;行デコーダ出力線FIG. 1 is a circuit diagram showing an insulated gate nonvolatile semiconductor memory device, FIG. 2 is a circuit diagram showing a part of the circuit shown in FIG. 1, and FIG. 3 is an insulated gate according to an embodiment of the present invention. Type non-volatile semiconductor memory device, FIG. 4 is a circuit diagram showing a conventional insulated gate non-volatile semiconductor memory device, and FIG. 5 is a graph showing the operation of a memory transistor. 1 to 3; row decoder, Q 1 to Q 12 , Q 21 to Q 24 ; memory transistor, Q S1 to Q S4 ; MOS transistor, X 11 , X 12 , X 21 , X 22 ,
X 31 , X 32 , X 4 , X 5 ; Word line, Y 1 , Y 2 ; Bit line, Z, Z 1 , Z 2 ; Source wiring, X 1 to X 3 ; Row decoder output line
Claims (1)
発性メモリトランジスタが行列状に配置されたメモリセ
ルマトリクスと、このメモリセルマトリクスの各行毎に
その行に属するメモリトランジスタ群のゲート電極の相
互間を接続するワード線と、前記メモリセルマトリクス
の各列毎にその列に属するメモリトランジスタ群のドレ
イン電極の相互間を接続するビット線と、行アドレス選
択信号により選択されて前記ワード線のうち２本づつを
同時に駆動する複数個の行デコーダと、各行デコーダに
接続された２本のワード線のうちの一方のワード線に接
続されたメモリトランジスタ群のソース電極の相互間を
接続する第１のソース配線と、前記２本のワード線のう
ちの他方のワード線に接続されたメモリトランジスタ群
のソース電極の相互間を接続する第２のソース配線と、
そのゲート電極が前記一方のワード線に接続されたその
ドレイン電極が前記第１のソース配線に接続された第１
のMOS型トランジスタと、この第１のMOS型トランジスタ
のソース電極に接続された第３のソース配線と、そのゲ
ート電極が前記他方のワード線に接続されそのドレイン
電極が前記第２のソース配線に接続された第２のMOS型
トランジスタと、この第２のMOS型トランジスタのソー
ス電極に接続された第４のソース配線とを有することを
特徴とする絶縁ゲート型不揮発性半導体記憶装置。1. A memory cell matrix in which insulated gate non-volatile memory transistors having floating gate electrodes are arranged in a matrix and gate electrodes of a memory transistor group belonging to each row of the memory cell matrix. For connecting each of the columns of the memory cell matrix to each other of the drain electrodes of the memory transistor groups belonging to the column, and 2 of the word lines selected by the row address selection signal. A plurality of row decoders that simultaneously drive each row and a source electrode of a memory transistor group that is connected to one of two word lines connected to each row decoder are connected to each other. The phase of the source wiring and the source electrode of the memory transistor group connected to the other word line of the two word lines A second source interconnection that connects,
The gate electrode is connected to the one word line, and the drain electrode is connected to the first source line.
MOS transistor, a third source wiring connected to the source electrode of the first MOS transistor, its gate electrode connected to the other word line, and its drain electrode connected to the second source wiring. An insulated gate non-volatile semiconductor memory device comprising: a connected second MOS transistor and a fourth source wiring connected to the source electrode of the second MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27699087A JPH0770234B2 (en) | 1987-10-31 | 1987-10-31 | Insulated gate type non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27699087A JPH0770234B2 (en) | 1987-10-31 | 1987-10-31 | Insulated gate type non-volatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119992A JPH01119992A (en) | 1989-05-12 |
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Family
ID=17577231
Family Applications (1)
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| JP27699087A Expired - Lifetime JPH0770234B2 (en) | 1987-10-31 | 1987-10-31 | Insulated gate type non-volatile semiconductor memory device |
Country Status (1)
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|---|---|
| JP (1) | JPH0770234B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008722B1 (en) * | 1991-12-04 | 1994-09-26 | 삼성전자 주식회사 | Word line driver arrangement method of the semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771571A (en) * | 1980-10-20 | 1982-05-04 | Seiko Epson Corp | Semiconductor storage device |
-
1987
- 1987-10-31 JP JP27699087A patent/JPH0770234B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH01119992A (en) | 1989-05-12 |
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