JPH0769872B2 - Memory monitoring device - Google Patents
Memory monitoring deviceInfo
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- JPH0769872B2 JPH0769872B2 JP61315738A JP31573886A JPH0769872B2 JP H0769872 B2 JPH0769872 B2 JP H0769872B2 JP 61315738 A JP61315738 A JP 61315738A JP 31573886 A JP31573886 A JP 31573886A JP H0769872 B2 JPH0769872 B2 JP H0769872B2
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- pattern
- data
- temporary storage
- circuit
- storage circuit
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はメモリ監視装置に関し、特にタイムスロット順
序の時間的入替えを行うタイムスロット入替え装置にお
ける一時記憶回路のメモリ監視に用いて好適なメモリ監
視装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory monitoring device, and more particularly to a memory monitoring device suitable for memory monitoring of a temporary storage circuit in a time slot swapping device that swaps time slot sequences in time.
従来技術 従来、一時記憶回路の監視を行う方法としては、第３図
に示すようなパリティ検査方式が広く用いられており、
これはデータ入力ａ−１〜ａ−ｎ（有効情報）以外にパ
リティ発生回路７からのパリティビットpiを１ビット付
加し、書込み側でマーク数（例えば、論理「１」の数）
の合計が奇数個か偶数個かになるように規則を定めて、
一時記憶回路３から読出したデータ出力ｂ−１〜ｂ−ｎ
とパリティビットpoとにより読出し側のマーク数がその
規則通りになっているかをパリティ検査回路８で調べる
ことにより一時記憶回路３の監視を行っていた。2. Description of the Related Art Conventionally, a parity check method as shown in FIG. 3 has been widely used as a method for monitoring a temporary storage circuit.
In addition to the data inputs a-1 to a-n (valid information), 1 bit of the parity bit pi from the parity generation circuit 7 is added, and the number of marks on the writing side (for example, the number of logic "1").
Establish a rule so that the sum of is an odd number or an even number,
Data outputs b-1 to b-n read from the temporary storage circuit 3
The parity check circuit 8 checks whether the number of marks on the reading side conforms to the rule by using the parity bit po and the parity bit po to monitor the temporary storage circuit 3.
このような従来のパリティ検査方式では、一時記憶回路
３から読出したデータ出力ｂ−１〜ｂ−ｎとパリティビ
ットpoとにより読出し側のマーク数がその規則通りにな
っているかをパリティ検査回路８で調べることにより一
時記憶回路３の監視を行っていたので、一時記憶回路３
のデータ出力ｂ−１〜ｂ−ｎにより読出し側のマーク数
が正しい状態で固定されてしまったときは一時記憶回路
３の障害を検出することができないというい欠点があっ
た。In such a conventional parity check method, the parity check circuit 8 determines whether the number of marks on the read side is in accordance with the rule by the data outputs b-1 to b-n read from the temporary storage circuit 3 and the parity bit po. Since the temporary storage circuit 3 was monitored by investigating in 1.
However, when the number of marks on the reading side is fixed in the correct state by the data outputs b-1 to b-n, the failure of the temporary storage circuit 3 cannot be detected.
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、記憶回路の全セルの試験を行うことがで
き、記憶回路の出力が固定されるような障害に対しても
監視を行うことができるメモリ監視装置の提供を目的と
する。The object of the present invention is to eliminate the above-mentioned drawbacks of the conventional ones, and it is possible to test all cells of a memory circuit, and to prevent a failure such that the output of the memory circuit is fixed. It is also an object of the present invention to provide a memory monitoring device capable of monitoring.
発明の構成 本発明によりメモリ監視装置は、構成するビット各々が
記憶手段に並列に書込まれる書込みデータに付加した前
記記憶手段の監視用パターンの付加ビット位置を順次入
替える入替え手段と、前記記憶手段から読出されたデー
タを前記書込みデータと前記監視用パターンとに復元す
る復元手段と、前記監視用パターンと前記復元手段によ
り復元された監視用パターンとを照合して前記記憶手段
の障害を検出する手段とを有することを特徴とする。Configuration of the Invention According to the present invention, a memory monitoring device includes a switching means for sequentially switching the additional bit positions of the monitoring pattern of the storage means in which each of the constituent bits is added to the write data written in parallel to the storage means, and the storage means. Restoring means for restoring the data read from the means into the write data and the monitoring pattern, and the monitoring pattern and the monitoring pattern restored by the restoring means are collated to detect a failure in the storage means. And means for doing so.
実施例 次に、本発明の一実施例について図面を参照して説明す
る。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、監視用のパターン発生
回路１と、空間スイッチ2,4と、一時記憶回路（RAM）３
と、パターン照合回路５と、パターン発生回路１と空間
スイッチ2,4とパターン照合回路５とを制御する制御回
路６とにより構成されている。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, one embodiment of the present invention shows a pattern generating circuit 1 for monitoring, space switches 2 and 4, and a temporary storage circuit (RAM) 3
And a pattern matching circuit 5, a pattern generating circuit 1, space switches 2 and 4, and a control circuit 6 for controlling the pattern matching circuit 5.
第２図は第１図の装置をタイムスロット入替え装置とし
て動作させた場合の動作を示すタイミングチャートであ
る。図において、タイムスロット入替え時の一時記憶回
路３への書込み動作は、アドレスA1〜A14の順番にデー
タD1〜D14を書込むように行われる。FIG. 2 is a timing chart showing the operation when the device of FIG. 1 is operated as a time slot interchange device. In the figure, the write operation to the temporary storage circuit 3 at the time of time slot replacement is performed so as to write the data D1 to D14 in the order of the addresses A1 to A14.
この書込まれたデータD1〜D14の一時記憶回路３からの
読出し動作はアドレスA1〜A14を、図に示すように、ア
ドレスA13,A10,A3,A1,A5,……,A11の順序に変化させ
て、データD13,D10,D3,D1,D5,……,D11の順序で読出す
ように行われる。すなわち、（D1,D2,D3,D4,……,D14）
を（D13,D10,D3,D1,D5,……,D11）というタイムスロッ
トの時間的入替えを行うものである。The read operation of the written data D1 to D14 from the temporary storage circuit 3 changes the addresses A1 to A14 in the order of addresses A13, A10, A3, A1, A5, ..., A11 as shown in the figure. Then, the data D13, D10, D3, D1, D5, ..., D11 are read in this order. That is, (D1, D2, D3, D4, ..., D14)
(D13, D10, D3, D1, D5, ..., D11) is a time slot replacement.
ここで、上記のタイムスロットの時間的入替えにおける
データD1〜D14の一時記憶回路３からの読出しは毎回同
じ順序で行われており、またデータD1〜D14各々はデー
タ入力ａ−１〜ａ−ｎの各ビットから構成されている。Here, the reading of the data D1 to D14 from the temporary storage circuit 3 in the above time slot replacement is performed in the same order every time, and the data D1 to D14 are respectively input to the data inputs a-1 to a-n. Of each bit.
次に、上述の動作を行うタイムスロット入替え装置にお
ける一時記憶回路３の障害の検出の動作について説明す
る。Next, an operation of detecting a failure of the temporary storage circuit 3 in the time slot switching device that performs the above operation will be described.
データ入力ａ−１〜ａ−ｎとパターン発生回路１からの
パターン入力ａ−ｐとの（ｎ＋１）本のデータ入力線は
（ｎ＋１）×（ｎ＋１）の空間スイッチ２に入力され、
空間スイッチ２では（ｎ＋１）本の出力線の任意の１本
にパターン発生回路１の出力を接続する。このとき、任
意の１本にパターン発生回路１の出力を接続しても、デ
ータ入力ａ−１〜ａ−ｎはｎ本であるのでデータD1〜D1
4に影響を与えることはない。The (n + 1) data input lines of the data inputs a-1 to a-n and the pattern input ap from the pattern generation circuit 1 are input to the (n + 1) × (n + 1) space switch 2.
In the space switch 2, the output of the pattern generating circuit 1 is connected to any one of (n + 1) output lines. At this time, even if the output of the pattern generating circuit 1 is connected to an arbitrary one, since the data inputs a-1 to a-n are n, the data D1 to D1
It does not affect 4.
このあと、一時記憶回路３では書込みアドレス11と読出
しアドレス12とにより、空間スイッチ２からのデータを
（ｎ＋１）ビットとして書込み、（ｎ＋１）ビットのデ
ータとして読出してタイムスロットの入替えを行う。こ
の一時記憶回路３からの出力は（ｎ＋１）×（ｎ＋１）
の空間スイッチ４に入力され、空間スイッチ４では一時
記憶回路３からの出力をｎ本のデータ出力ｂ−１〜ｂ−
ｎと１本のパターン出力ｂ−ｐとに逆変換する。After that, in the temporary storage circuit 3, the data from the space switch 2 is written as (n + 1) -bit data and read as (n + 1) -bit data by the write address 11 and the read address 12 to exchange the time slots. The output from the temporary storage circuit 3 is (n + 1) × (n + 1)
To the space switch 4, and the space switch 4 outputs the output from the temporary storage circuit 3 to the n data outputs b-1 to b-.
Invert to n and one pattern output b-p.
空間スイッチ４からのｎ本のデータ出力ｂ−１〜ｂ−ｎ
はそのまま出力され、１本のパターン出力ｂ−ｐはパタ
ーン照合回路５に入力される。このパターン照合回路５
ではパターン入力ａ−ｐとパターン出力ｂ−ｐとの照合
が行われ、一時記憶回路３の障害の検出が行われる。こ
のパターン入力ａ−ｐをデータ入力ａ−１〜ａ−ｎの間
で順次移しながら挿入して、その毎にパターン入力ａ−
ｐとパターン出力ｂ−ｐとの照合を行い、一時記憶回路
３の全セルに対してこの照合が行われる。これらの動作
は制御回路６により制御される。すなわち、本動作は空
間スイッチ2,4で実現され、空間スイッチ２で行った入
替と逆の動作を空間スイッチ４で実行するように制御回
路６で制御を行う。N data outputs b-1 to b-n from the space switch 4
Is output as it is, and one pattern output b-p is input to the pattern matching circuit 5. This pattern matching circuit 5
Then, the pattern input a-p and the pattern output b-p are collated, and the failure of the temporary storage circuit 3 is detected. This pattern input a-p is inserted while sequentially moving between the data inputs a-1 to a-n, and the pattern input a-
p and the pattern output b-p are collated, and all the cells of the temporary storage circuit 3 are collated. These operations are controlled by the control circuit 6. That is, this operation is realized by the space switches 2 and 4, and the control circuit 6 controls so that the space switch 4 performs the reverse operation of the replacement performed by the space switch 2.
このように、一時記憶回路３へのデータ入力ａ−１〜ａ
−ｎにパターン入力ａ−ｐを付加し、これら全ビットを
空間スイッチ２で順次入換えて一時記憶回路３に書込
み、一時記憶回路３に書込まれたデータを読出して、空
間スイッチ４でデータ出力ｂ−１〜ｂ−ｎとパターン出
力ｂ−ｐとに復元し、パターン入力ａ−ｐとパターン出
力ｂ−ｐとを照合して一時記憶回路３の障害を検出する
ようにすることによって、データD1〜D14のタイムスロ
ット入替え動作に影響を及ぼすことなく、一時記憶回路
３内の全セルの試験が可能となる。In this way, the data inputs a-1 to a-a to the temporary storage circuit 3 are input.
The pattern input ap is added to -n, all these bits are sequentially replaced by the space switch 2 and written into the temporary storage circuit 3, the data written in the temporary storage circuit 3 is read out, and the space switch 4 reads the data. By restoring the outputs b-1 to b-n and the pattern output b-p and comparing the pattern input a-p with the pattern output b-p to detect the failure of the temporary storage circuit 3, All cells in the temporary storage circuit 3 can be tested without affecting the time slot switching operation of the data D1 to D14.
また、一時記憶回路３の同一セルに書込むパターンを変
化させる（たとえば、「１」と「０」とを交互に書込
む）ことにより、一時記憶回路３の出力が固定されるよ
うな障害に対しても監視が可能となる。In addition, by changing the pattern to be written in the same cell of the temporary storage circuit 3 (for example, writing “1” and “0” alternately), the output of the temporary storage circuit 3 may be fixed. It is also possible to monitor it.
ここで、一時記憶回路３は単にデータのタイムスロット
入替えを行うためのものにすぎない。また、空間スイッ
チ２は１タイムスロットであるデータD1の各ビットａ−
１〜ａ−ｎにパターン入力ａ−ｐを付加して一時記憶回
路３に格納するときのビット順序の入替えに用いられも
のであり、空間スイッチ４は一時記憶回路３から読出し
た各ビットのパターンを復元するのに用いられるもので
ある。よって、タイムスロット入替えに用いられる書込
みアドレス11及び読出しアドレス12は１タイムスロット
であるデータD1の各ビットの順序の入替え及びビットパ
ターンの復元の制御に直接用いられるものでない。Here, the temporary storage circuit 3 is merely for exchanging time slots of data. In addition, the space switch 2 uses each bit a- of the data D1 which is one time slot.
1 to a-n are used to change the bit order when the pattern input ap is added to the temporary storage circuit 3 and stored in the temporary storage circuit 3, and the space switch 4 is a pattern of each bit read from the temporary storage circuit 3. Is used to restore the. Therefore, the write address 11 and the read address 12 used for the time slot interchange are not directly used for the interchange of the order of each bit of the data D1 which is one time slot and the control of the bit pattern restoration.
尚、上記実施例では、タイムスロット入替え装置におけ
る一時記憶装置の監視に適用した場合を説明したが、他
の一時記憶装置の監視に適用可能であることは明白であ
る。In addition, in the above embodiment, the case where the present invention is applied to the monitoring of the temporary storage device in the time slot switching device has been described, but it is obvious that the present invention can be applied to the monitoring of other temporary storage devices.
発明の効果 以上説明したように本発明によれば、記憶手段への書込
みデータにこの記憶手段の監視用パターンを付加し、こ
れら全ビットを順次入換えて記憶手段に書込み、この記
憶手段に書込まれたデータを読出して、書込みデータと
監視用パターンとに復元して、監視用パターンと復元さ
れた監視用パターンとを照合してこの記憶手段の障害を
検出するようにすることによって、記憶手段の全セルの
試験を行うことができ、記憶手段の出力が固定されるよ
うな障害に対しても監視を行うことができるという効果
がある。As described above, according to the present invention, the monitoring pattern of this storage means is added to the write data to the storage means, all of these bits are sequentially replaced and written in the storage means, and written in this storage means. By storing the data by reading the embedded data, restoring the written data and the monitoring pattern, and comparing the monitoring pattern with the restored monitoring pattern to detect the failure of the storage means. All the cells of the means can be tested, and it is possible to monitor for a failure in which the output of the storage means is fixed.
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例をタイムスロット入替え装置として動
作させた場合の動作を示すタイミングチャート、第３図
は従来例のパリティ検査方式を示すブロック図である。 主要部分の符号の説明 １……パターン発生回路（PTN GEN） 2,4……空間スイッチ（SSW） ３……一時記憶回路（RAM） ５……パターン照合回路（PTN CHK） ６……制御回路（CONT）FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a timing chart showing the operation when one embodiment of the present invention is operated as a time slot switching device, and FIG. 3 is a parity of a conventional example. It is a block diagram showing an inspection method. Description of main part code 1 …… Pattern generation circuit (PTN GEN) 2,4 …… Space switch (SSW) 3 …… Temporary storage circuit (RAM) 5 …… Pattern matching circuit (PTN CHK) 6 …… Control circuit (CONT)
Claims (1)
込まれる書込みデータに付加した前記記憶手段の監視用
パターンの付加ビット位置を順次入替える入替え手段
と、前記記憶手段から読出されたデータを前記書込みデ
ータと前記監視用パターンとに復元する復元手段と、前
記監視用パターンと前記復元手段により復元された監視
用パターンとを照合して前記記憶手段の障害を検出する
手段とを有することを特徴とするメモリ監視装置。1. A replacement unit that sequentially replaces additional bit positions of a monitoring pattern of the storage unit in which each of the constituent bits is added to write data written in parallel to the storage unit, and data read from the storage unit. A restoring means for restoring the write data and the monitoring pattern, and a means for comparing the monitoring pattern with the monitoring pattern restored by the restoring means to detect a failure in the storage means. Memory monitoring device characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (en) | 1986-12-24 | 1986-12-24 | Memory monitoring device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315738A JPH0769872B2 (en) | 1986-12-24 | 1986-12-24 | Memory monitoring device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163556A JPS63163556A (en) | 1988-07-07 |
| JPH0769872B2 true JPH0769872B2 (en) | 1995-07-31 |
Family
ID=18068942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315738A Expired - Lifetime JPH0769872B2 (en) | 1986-12-24 | 1986-12-24 | Memory monitoring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769872B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4241469A1 (en) * | 1992-12-09 | 1994-06-16 | Emitec Emissionstechnologie | Catalytic converter with two or more honeycomb bodies in a tubular casing and process for its production |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573293A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Delay circuit |
-
1986
- 1986-12-24 JP JP61315738A patent/JPH0769872B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163556A (en) | 1988-07-07 |
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