JPH0769439B2 - Pointer type electronic clock - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は指針式電子時計に関するものである。The present invention relates to a pointer type electronic timepiece.

［従来の技術］ 従来、指針式電子時計は第１図のように構成されてい
た。１は水晶振動子、２は発振回路、３は分周回路、４
は駆動信号形成回路、5,6はステップモータ駆動バツフ
ア、７はステップモータである。[Prior Art] Conventionally, a pointer type electronic timepiece has been constructed as shown in FIG. 1 is a crystal oscillator, 2 is an oscillation circuit, 3 is a frequency dividing circuit, 4
Is a drive signal forming circuit, 5 and 6 are step motor drive buffers, and 7 is a step motor.

第１図の４〜７の部分の詳細を第２図に示す。８はデー
タ信号、９はクロック信号、11は保持回路となるディレ
イ型フリップフロップ、12はインバータ、13,14はNAND
ゲート、15,16はインバータ、17,18は駆動バッファ、19
はステップモータである。11のフリップフロップ、12の
インバータ、13,14のNANDゲート、15,16のインバータよ
りなる駆動信号形成回路よりステップモータの駆動信号
が出力される。11のフリップフロップは、CLがHiレベル
の期間にデータ信号が書き込まれＤ＝Ｑとなる。CLがLo
レベルの期間にはホールド状態となり、Q,は変化しな
い機能を持つ。The details of the parts 4 to 7 in FIG. 1 are shown in FIG. 8 is a data signal, 9 is a clock signal, 11 is a delay type flip-flop that serves as a holding circuit, 12 is an inverter, and 13 and 14 are NAND.
Gates, 15 and 16 are inverters, 17 and 18 are drive buffers, 19
Is a step motor. A drive signal for the step motor is output from a drive signal forming circuit including 11 flip-flops, 12 inverters, 13 and 14 NAND gates, and 15 and 16 inverters. A data signal is written to the flip-flop 11 at D = Q while CL is at the high level. CL is Lo
It is in the hold state during the level period, and Q, has the function of not changing.

第２図の回路のタイムチャートを第３図に示す。NANDゲ
ート13,14はデータ信号８とフリップフロップ11の出力
を入力してなり、入力信号を共にHiレベルに一致したと
きに駆動パルスを出力する。NANDゲート13,14の入力信
号の位相が一致するときは、データ信号Ｄが位相変化
し、この位相変化したデータ信号Ｄをフリップフロップ
11が書き込んで出力Q,が位相変化するまでのホールド
状態の期間である。従って、NANDゲート13,14からは、
クロック信号の周期の1/2のパルス幅を持つ駆動パルス
が交互に現れる。A time chart of the circuit of FIG. 2 is shown in FIG. The NAND gates 13 and 14 receive the data signal 8 and the output of the flip-flop 11, and output a drive pulse when both input signals match the Hi level. When the phases of the input signals of the NAND gates 13 and 14 coincide with each other, the phase of the data signal D changes, and the phase-changed data signal D is flip-flopped.
11 is the period in the hold state from writing to output Q, changing the phase. Therefore, from the NAND gates 13 and 14,
Driving pulses having a pulse width of ½ of the cycle of the clock signal appear alternately.

［発明が解決しようとする課題］ 第２図の８のデータ信号及び９のクロック信号はそれぞ
れ第１図の３の分周回路から供給されるのであるが、電
源投入時においては、分周回路の状態が定まらないの
で、Ｄ及びCLの電位レベルも確定することができない。
また、フリップフロップ11のホールドする信号の電位レ
ベルも不定であり、Ｑ及びの電位レベルも確定するこ
とができない。したがって、電源投入時にＤがHiレベ
ル、ＱがLoレベル、がHiレベルになってしまった場合
NANDゲート14の入力が共にHiレベルとなり、また、Ｄが
Loレベル、ＱがHiレベル、がLoレベルになってしまっ
た場合NANDゲート13の入力が共にHiレベルとなり、NAND
ゲートの一方からLoレベルが出力されて17から18に向か
って、また18から17に向かってモータ駆動電流が流れ続
けることになる。この現象は水晶振動子が発振開始し、
CLがLoレベルからHiレベルへ反転してプリッププロップ
11にデータ信号が書込まれてQ,が反転し、Ｄ＝Ｑとな
ることによって解除される。すなわち、第３図に見られ
るようにフリップフロップ11が書き込み状態となればＤ
＝Ｑであり、NANDゲート13,14の入力は位相が不一致と
なるので、出力は共にHiレベルとなる。しかし、一度、
この現象が起こると、モータ駆動電流が流れ、電池の内
部抵抗により、電池両端電圧を低下させることになる。
これが、もし、発振開始電圧を下回った場合には、永久
に発振開始できないので、CLの電位レベルもLoレベルの
まま変化せず、フリップフロップ11が書き込み状態とな
らないため、モータ駆動電流が連続的に流れて、短時間
の間に電池を放電してしまうという、きわめて重大な欠
陥をもたらすことになる。[Problems to be Solved by the Invention] The data signal 8 and the clock signal 9 in FIG. 2 are supplied from the frequency divider circuit 3 in FIG. 1, respectively. Since the state of is not determined, the potential levels of D and CL cannot be determined.
Further, the potential level of the signal held by the flip-flop 11 is also indefinite, and the potential levels of Q and can not be determined. Therefore, if D becomes Hi level and Q becomes Lo level when power is turned on,
Both inputs of NAND gate 14 become Hi level, and D is
If Lo level, Q level are Hi level, and both become Lo level, both inputs of NAND gate 13 become Hi level, and NAND
The Lo level is output from one of the gates, and the motor drive current continues to flow from 17 to 18 and from 18 to 17. This phenomenon occurs when the crystal unit starts oscillating,
CL inverts from Lo level to Hi level to prep prop
The data signal is written in 11 and Q, is inverted, and is released when D = Q. That is, as shown in FIG. 3, when the flip-flop 11 is in the write state, D
= Q and the inputs of the NAND gates 13 and 14 are out of phase with each other, so that both outputs are at the Hi level. But once
When this phenomenon occurs, a motor drive current flows, and the internal resistance of the battery reduces the voltage across the battery.
If this falls below the oscillation start voltage, oscillation cannot be started forever, so the CL potential level does not change to Lo level, and the flip-flop 11 does not enter the write state, so the motor drive current is continuous. It will cause a very serious defect that it will discharge into the battery and discharge the battery in a short time.

この現象は電子時計用集積回路の駆動信号形成回路の時
定数の関係により発生の有無が決まるが、特に消費電流
低減のために発振回路のゲインを抑制している集積回路
に関しては特に危険である。従来の指針時計の回路に
は、このような現象に対する防止対策は実施されていな
かった。Whether or not this phenomenon occurs depends on the time constant of the drive signal forming circuit of the electronic timepiece integrated circuit, but it is particularly dangerous for the integrated circuit in which the gain of the oscillation circuit is suppressed in order to reduce current consumption. . The circuit of the conventional hand-held timepiece has not taken any preventive measures against such a phenomenon.

本発明は上記欠点を除去したものであり、電源投入時に
電池電圧が急激に低下するのを防ぐことを目的としてい
る。The present invention eliminates the above-mentioned drawbacks, and an object of the present invention is to prevent the battery voltage from dropping sharply when the power is turned on.

［課題を解決するための手段］ 本発明の指針式電子時計は、発振回路と、該発振回路の
出力を分周してクロック信号及びデータ信号を出力する
分周回路と、駆動コイルを備えたステップモータと、前
記コイル両端の各々に接続される第１の駆動バッファと
第２の駆動バッファと、前記第１の駆動バッファと第２
の駆動バッファに各々接続される第１ゲート回路と第２
ゲート回路を有し前記クロック信号と前記データ信号に
基づいて前記第１の駆動バッファと前記第２の駆動バッ
ファに交互に間欠的な駆動信号を供給する駆動信号形成
回路と、電源に接続された抵抗及びコンデンサよりなる
時定数回路とNANDゲートからなり該時定数回路の時定数
に基づき所定期間前記クロック信号を所定電位レベルに
固定する手段とを備え、 前記駆動信号形成回路は前記クロック信号が前記所定電
位レベルの期間に前記データ信号を書き込んで前記第１
ゲート回路と前記第２ゲート回路の出力を同電位にする
ことを特徴とする。[Means for Solving the Problem] A pointer type electronic timepiece of the present invention includes an oscillator circuit, a divider circuit that divides an output of the oscillator circuit to output a clock signal and a data signal, and a drive coil. A step motor, a first drive buffer and a second drive buffer connected to both ends of the coil, the first drive buffer and the second drive buffer, respectively.
A first gate circuit and a second gate circuit which are respectively connected to the drive buffers of
A drive signal forming circuit, which has a gate circuit and alternately supplies an intermittent drive signal to the first drive buffer and the second drive buffer based on the clock signal and the data signal, and is connected to a power supply. And a means for fixing the clock signal to a predetermined potential level for a predetermined period based on the time constant of the time constant circuit and a NAND gate, which comprises a resistor and a capacitor. The data signal is written during the period of a predetermined potential level to write the first signal.
The output of the gate circuit and the output of the second gate circuit are set to the same potential.

［実施例］ 第４図は本発明の実施例である。第４図は第２図の回路
構成に時定数回路の一例である20の抵抗と21のコンデン
サから構成される時定数回路と22のNANDゲートを追加し
たしたものである。時定数回路において、電源投入する
と抵抗とコンデンサの接続点の電位はVSS＝Loレベルか
らVDD＝Hiレベルと遷移する。[Embodiment] FIG. 4 shows an embodiment of the present invention. FIG. 4 shows a circuit configuration of FIG. 2 in which a time constant circuit composed of 20 resistors and 21 capacitors, which is an example of the time constant circuit, and 22 NAND gates are added. In the time constant circuit, when the power is turned on, the potential at the connection point between the resistor and the capacitor changes from VSS = Lo level to VDD = Hi level.

この遷移期間は抵抗とコンデンサの時定数に基づいて決
定される。電源投入後のCRの時定数に基づく所定期間
は、NANDゲート22の片方の入力がLoレベルであるため、
クロツク信号９の有無にかかわらず、出力はHiレベルと
なり、フリップフロップ11に供給されるCLの電位レベル
は所定時間Hiレベルに固定される。This transition period is determined based on the time constants of the resistor and the capacitor. For a predetermined period based on the CR time constant after power-on, one input of NAND gate 22 is at Lo level,
The output becomes Hi level regardless of the presence or absence of the clock signal 9, and the potential level of CL supplied to the flip-flop 11 is fixed at Hi level for a predetermined time.

このフリップフロップ11はCLがHiレベルのときデータ信
号の書込み状態であり、書込まれたデータ信号をそのま
ま出力する。従つて、上記所定期間には入力されたデー
タ信号がそのままＱ出力となり、Ｄ＝Ｑである。すなわ
ち、電源投入時にはフリップフロップ11はホールド状態
がなく、書込み出力状態が維持されてフリップフロップ
内部の電位レベルが確定される。この期間中はデータ信
号とＱ及びの間に位相変化の遅延が生じることなくＤ
＝Ｑである。NANDゲート13,14は入力が共にHiレベルに
一致したときLoレベルの駆動パルスを出力する。しか
し、フリップフロップ11が書込み状態でＤ＝Ｑの状態に
於いては、NANDゲート13,14の入力の一方がHiレベルの
とき他方は必ずLoレベルされるため出力はLoレベルとは
ならない。NANDゲート13,14の出力がHiレベルのままで
あれば、バツフア17,18の出力は共にHiレベルであり、
ステップモータ19に電流が流れることはなく、電池電圧
が急激に低下して発振開始電圧を下回り、発振開始でき
なくなるようなことは起こらない。This flip-flop 11 is in the state of writing the data signal when CL is at the Hi level, and outputs the written data signal as it is. Therefore, during the above-mentioned predetermined period, the input data signal becomes Q output as it is, and D = Q. That is, when the power is turned on, the flip-flop 11 has no hold state, the write output state is maintained, and the potential level inside the flip-flop is fixed. During this period, there is no phase change delay between the data signal and Q and D
= Q. The NAND gates 13 and 14 output Lo-level drive pulses when their inputs both match Hi-level. However, when the flip-flop 11 is in the written state and D = Q, when one of the inputs of the NAND gates 13 and 14 is at the Hi level, the other is always at the Lo level, so that the output does not become the Lo level. If the outputs of the NAND gates 13 and 14 remain at the Hi level, the outputs of the buffers 17 and 18 are both at the Hi level,
No current flows through the step motor 19, and the battery voltage does not drop sharply below the oscillation start voltage and the oscillation cannot be started.

第５図は本発明による第２の実施例であり、以下第５図
を用いて説明する。第５図は第４図の回路構成に、23〜
32の回路素子からなる別系統の時定数回路とNANDゲート
と保持回路を追加したものである。この別系統の回路は
モータ駆動用ではなく、電子時計の歩度測定信号を出力
するために設けられている。論理緩急機能を持つ２針表
示式（運針周期10〜20秒）の電子時計には、歩度測定時
間の短縮のため設けられることが多い。駆動バッファ18
の電位レベルをHiレベルに初期化するためには29のNAND
ゲートの２本の入力の両方がHiレベルとなることが必要
となる。このため、26のフリップフロップのCLにも、32
のNANDゲート、30,31の時定数回路が追加され、23のク
ロック信号の電源投入時における不確実性が取り除かれ
ているのである。FIG. 5 shows a second embodiment according to the present invention, which will be described below with reference to FIG. FIG. 5 shows the circuit configuration of FIG.
A time constant circuit of another system consisting of 32 circuit elements, a NAND gate, and a holding circuit are added. The circuit of this separate system is provided not for driving the motor but for outputting the rate measurement signal of the electronic timepiece. Electronic timepieces of the two-hand display type (hand movement cycle of 10 to 20 seconds) that have a logical slowdown function are often provided in order to shorten the time for measuring the rate. Drive buffer 18
29 NAND to initialize the potential level of Hi to Hi level
Both of the two inputs of the gate need to be at the Hi level. For this reason, the CL of 26 flip-flops also has 32
The NAND gates and the time constant circuits of 30 and 31 are added to remove the uncertainties at the time of turning on the clock signals of 23.

［発明の効果］ 本発明による指針式電子時計は、発振回路と、該発振回
路の出力を分周してクロック信号及びデータ信号を出力
する分周回路と、駆動コイルを備えたステップモータ
と、前記コイル両端の各々に接続される第１の駆動バッ
ファと第２の駆動バッファと、前記第１の駆動バッファ
と第２の駆動バッファに各々接続される第１ゲート回路
と第２ゲート回路を有し前記クロック信号と前記データ
信号に基づいて前記第１の駆動バッファと前記第２の駆
動バッファに交互に間欠的な駆動信号を供給する駆動信
号形成回路と、電源に接続された抵抗及びコンデンサよ
りなる時定数回路とNANDゲートからなり該時定数回路の
時定数に基づき所定期間前記クロック信号を所定電位レ
ベルに固定する手段とを備え、 前記駆動信号形成回路は前記クロック信号が前記所定電
位レベルの期間に前記データ信号を書き込んで前記第１
ゲート回路と前記第２ゲート回路の出力を同電位にする
ことにより、電源投入時の電源が不安定の期間、ステッ
プモータに電流が流れることがないため、電池電圧が急
激に低下して発振開始電圧を下回り発振開始ができなく
なることを防止するものである。[Effects of the Invention] The pointer type electronic timepiece according to the present invention includes an oscillator circuit, a divider circuit that divides an output of the oscillator circuit to output a clock signal and a data signal, a step motor having a drive coil, A first drive buffer and a second drive buffer connected to both ends of the coil, and a first gate circuit and a second gate circuit connected to the first drive buffer and the second drive buffer, respectively. A drive signal forming circuit that alternately supplies an intermittent drive signal to the first drive buffer and the second drive buffer based on the clock signal and the data signal; and a resistor and a capacitor connected to a power supply. And a means for fixing the clock signal at a predetermined potential level for a predetermined period based on the time constant of the time constant circuit and a NAND gate, and the drive signal forming circuit is The lock signal by writing said data signal during a period of the predetermined potential level first
By setting the outputs of the gate circuit and the second gate circuit to the same potential, current does not flow to the step motor during the period of unstable power supply when the power is turned on, so the battery voltage drops sharply and oscillation starts. This is to prevent the voltage from falling below the level where oscillation cannot be started.

【図面の簡単な説明】[Brief description of drawings]

第１図は従来の指針式電子時計の回路構成を示すブロッ
ク図である。 第２図は従来の指針式電子時計の駆動信号形成回路の回
路図である。 第３図は第２図の駆動信号形成回路の動作を示すタイム
チャートである。 第４図は本発明による電源投入初期設定回路の第１の実
施例を示す回路図である。 第５図は本発明による電源投入初期設定回路の第２の実
施例を示す回路図である。 １……水晶振動子 ２……発振回路 ３……分周回路 ４……駆動信号形成回路 5,6……ステツプモータ駆動バッファ ７……ステップモータ ８……データ信号 ９……クロック信号 10……インバータ 11……ディレイ型フリップフロップ 12……インバータ． 13,14……NANDゲート 15,16……インバータ 17,18……ステップモータ駆動バッファ 19……ステップモータ 20……抵抗 21……コンデンサ 22……NANDゲート 23……クロック信号（別系統） 24……データ信号（別系統） 25……インバータ 26……デイレイ型フリップフロップ 27……NORゲート 28……インバータ 29……NANDゲート 30……抵抗 31……コンデンサ 32……NANDゲートFIG. 1 is a block diagram showing a circuit configuration of a conventional pointer type electronic timepiece. FIG. 2 is a circuit diagram of a drive signal forming circuit of a conventional pointer type electronic timepiece. FIG. 3 is a time chart showing the operation of the drive signal forming circuit of FIG. FIG. 4 is a circuit diagram showing a first embodiment of the power-on initialization circuit according to the present invention. FIG. 5 is a circuit diagram showing a second embodiment of the power-on initialization circuit according to the present invention. 1 ... Crystal oscillator 2 ... Oscillation circuit 3 ... Dividing circuit 4 ... Drive signal forming circuit 5,6 ... Step motor drive buffer 7 ... Step motor 8 ... Data signal 9 ... Clock signal 10 ... … Inverter 11 …… Delay type flip-flop 12 …… Inverter. 13,14 …… NAND gate 15,16 …… Inverter 17,18 …… Step motor drive buffer 19 …… Step motor 20 …… Resistance 21 …… Capacitor 22 …… NAND gate 23 …… Clock signal (separate system) 24 ...... Data signal (separate system) 25 …… Inverter 26 …… Delay type flip-flop 27 …… NOR gate 28 …… Inverter 29 …… NAND gate 30 …… Resistor 31 …… Capacitor 32 …… NAND gate

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】発振回路と、該発振回路の出力を分周して
クロック信号及びデータ信号を出力する分周回路と、駆
動コイルを備えたステップモータと、前記コイル両端の
各々に接続される第１の駆動バッファと第２の駆動バッ
ファと、前記第１の駆動バッファと第２の駆動バッファ
に各々接続される第１ゲート回路と第２ゲート回路を有
し前記クロック信号と前記データ信号に基づいて前記第
１の駆動バッファと前記第２の駆動バッファに交互に間
欠的な駆動信号を供給する駆動信号形成回路と、電源に
接続された抵抗及びコンデンサよりなる時定数回路とNA
NDゲートからなり該時定数回路の時定数に基づき所定期
間前記クロック信号を所定電位レベルに固定する手段と
を備え、 前記駆動信号形成回路は前記クロック信号が前記所定電
位レベルの期間に前記データ信号を書き込んで前記第１
ゲート回路と前記第２ゲート回路の出力を同電位にする
ことを特徴とする指針式電子時計。1. An oscillating circuit, a frequency dividing circuit for dividing an output of the oscillating circuit to output a clock signal and a data signal, a step motor having a driving coil, and a step motor connected to each of both ends of the coil. A first driving buffer, a second driving buffer, a first gate circuit and a second gate circuit connected to the first driving buffer and the second driving buffer, respectively, and having the clock signal and the data signal. A drive signal forming circuit that alternately supplies an intermittent drive signal to the first drive buffer and the second drive buffer based on the above, a time constant circuit including a resistor and a capacitor connected to a power supply, and an NA.
Means for fixing the clock signal to a predetermined potential level for a predetermined period based on the time constant of the time constant circuit, wherein the drive signal forming circuit includes the data signal during the period when the clock signal is at the predetermined potential level. Write the first
A pointer type electronic timepiece characterized in that the outputs of the gate circuit and the second gate circuit are set to the same potential.