JPH0767315B2 - Pulse motor drive system - Google Patents
Pulse motor drive systemInfo
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- JPH0767315B2 JPH0767315B2 JP61254294A JP25429486A JPH0767315B2 JP H0767315 B2 JPH0767315 B2 JP H0767315B2 JP 61254294 A JP61254294 A JP 61254294A JP 25429486 A JP25429486 A JP 25429486A JP H0767315 B2 JPH0767315 B2 JP H0767315B2
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Description
【発明の詳細な説明】 〔概要〕 パルス・モータの巻線の上端に第２のトランジスタを直
列接続し、パルス・モータの下端に第１のトランジスタ
を直列接続した定電流駆動型のパルス・モータ駆動方式
において、定電流制御を行う第２のトランジスタのベー
スに印加するクロックをマイクプロセッサによって直接
制御するようにしたものである。DETAILED DESCRIPTION OF THE INVENTION [Outline] A constant current drive type pulse motor in which a second transistor is connected in series to the upper end of a winding of the pulse motor and a first transistor is connected in series to the lower end of the pulse motor. In the driving method, the clock applied to the base of the second transistor that performs constant current control is directly controlled by the microphone processor.
本発明は、定電流駆動型のパルス・モータ駆動方式の改
良に関するものである。The present invention relates to an improvement of a constant current drive type pulse motor drive system.
第５図は従来のパルス・モータ駆動方式の１例を示す図
である。同図において、１はROM、２はマイクロプロセ
ッサ、３は出力ポート、４はベース駆動回路、５はトラ
ンジスタ、６はパルス・モータの巻線、７はダイオード
をそれぞれ示している。マイクロプロセッサ１は、出力
ポート３を介してクロックCLK1をトランジスタ５に送出
する。クロックCLK1はベース駆動回路４によって増幅さ
れ、トランジスタ５のベースに印加される。トランジス
タ５は、クロックCLK1が高レベルになるとオンし、低レ
ベルになるとオフする。トランジスタ５がオンすると、
巻線６に電流が流れ、トランジスタ５がオフすると、巻
線６とダイオード７とより成る閉ループに電流が流れ
る。第６図は第５図の装置におけるクロックCLK1と巻線
電流を示す図である。クロックCLK1の周波数はパルス・
モータの速度によって定められるが、第５図の装置では
低速度状態では巻線５に流れる電流が大きくなり、余分
なトルクが発生すると言う欠点を有している。FIG. 5 is a diagram showing an example of a conventional pulse motor drive system. In the figure, 1 is a ROM, 2 is a microprocessor, 3 is an output port, 4 is a base drive circuit, 5 is a transistor, 6 is a pulse motor winding, and 7 is a diode. The microprocessor 1 sends the clock CLK1 to the transistor 5 via the output port 3. The clock CLK1 is amplified by the base drive circuit 4 and applied to the base of the transistor 5. The transistor 5 turns on when the clock CLK1 goes high and turns off when the clock CLK1 goes low. When the transistor 5 turns on,
When a current flows through the winding 6 and the transistor 5 is turned off, a current flows through a closed loop including the winding 6 and the diode 7. FIG. 6 is a diagram showing the clock CLK1 and winding current in the device of FIG. The frequency of clock CLK1 is pulse
Although it is determined by the speed of the motor, the device shown in FIG. 5 has a drawback in that the current flowing through the winding 5 becomes large in the low speed state, and extra torque is generated.
第７図は従来のパルス・モータ駆動方式の他例を示す図
である。同図において、８は電流検出用抵抗、９は比較
器、10はトランジスタ、11はベース駆動回路、12はAND
回路、13はダイオードをそれぞれ示している。比較器９
は、抵抗８の両端電圧と基準電圧Vrefとを比較し、前者
が後者より大なる時に低レベル信号を出力する。比較器
９の出力がクロックCLK2となる。AND回路12には、クロ
ックCLK1とCLK2とが入力される。AND回路12の出力はベ
ース駆動回路11を介してトランジスタ10のベースに印加
される。ベース駆動回路11は、反転機能を有するもので
ある。トランジスタ10がオフされると、巻線６とトラン
ジスタ５とダイオード７等より成る閉ループに電流が流
れる。トランジスタ５とトランジスタ10が共にオフする
と、ダイオード７と巻線６とダイオード13を通して電流
が流れ、電源に還流される。第８図は第７図の装置にお
けるクロックと巻線電流を示す図である。クロックCLK1
が立上がると、巻線電流が急激に増大する。巻線電流が
設定値を越えると、比較器９の出力（クロックCLK2）が
低レベルになり、AND回路12の出力も低レベル（論理
０）になる。AND回路12の出力が論理０になると、トラ
ンジスタ10はオフし、巻線電流は低下する。巻線電流が
低下すると、比較器９は高レベルを出力し、これにより
トランジスタ10は再びオンする。以下、同様な動作が繰
り返される。第７図の装置は、電流検出用抵抗８や比較
器９、基準電圧源Vrefを必要とするため、装置のコスト
が増加すると言う欠点を有している。また、クロックCL
K2の周波数が低いとパルス・モータの騒音が増加するの
でクロックCLK2の周波数は大きい方が好ましいが、第７
図の装置ではクロックCLK2の周波数を任意に決定するこ
とは困難である。FIG. 7 is a diagram showing another example of a conventional pulse motor drive system. In the figure, 8 is a current detection resistor, 9 is a comparator, 10 is a transistor, 11 is a base drive circuit, and 12 is an AND.
Circuits and 13 are diodes respectively. Comparator 9
Compares the voltage across the resistor 8 with the reference voltage V ref, and outputs a low level signal when the former is larger than the latter. The output of the comparator 9 becomes the clock CLK2. Clocks CLK1 and CLK2 are input to the AND circuit 12. The output of the AND circuit 12 is applied to the base of the transistor 10 via the base drive circuit 11. The base drive circuit 11 has an inversion function. When the transistor 10 is turned off, a current flows in a closed loop composed of the winding 6, the transistor 5, the diode 7, and the like. When both the transistor 5 and the transistor 10 are turned off, a current flows through the diode 7, the winding 6 and the diode 13 and is returned to the power supply. FIG. 8 is a diagram showing clocks and winding currents in the apparatus of FIG. Clock CLK1
Rises, the winding current increases rapidly. When the winding current exceeds the set value, the output of the comparator 9 (clock CLK2) becomes low level, and the output of the AND circuit 12 also becomes low level (logic 0). When the output of the AND circuit 12 becomes logic 0, the transistor 10 turns off and the winding current decreases. When the winding current drops, the comparator 9 outputs a high level, which turns on the transistor 10 again. Hereinafter, the same operation is repeated. The device of FIG. 7 has a drawback that the cost of the device increases because it requires the current detecting resistor 8, the comparator 9 and the reference voltage source V ref . Also, the clock CL
Since the noise of the pulse motor increases when the frequency of K2 is low, it is preferable that the frequency of the clock CLK2 is high.
In the device shown in the figure, it is difficult to arbitrarily determine the frequency of the clock CLK2.
上述のように、第５図の従来装置は低速時に余分なトル
クが発生すると言う欠点を有し、第７図の従来装置は物
理的構成が大きくなること及びパルス・モータの騒音が
大きくなること等を欠点を有している。As described above, the conventional device shown in FIG. 5 has a drawback that extra torque is generated at a low speed, and the conventional device shown in FIG. 7 has a large physical structure and a large noise of the pulse motor. Etc. have drawbacks.
本発明は、この点に鑑みて創作されたものであって、物
理的な構成を小さく出来ると共に、パルス・モータの騒
音を小さく出来るようになったパルス・モータ駆動方式
を提供することを目的としている。The present invention was created in view of this point, and an object of the present invention is to provide a pulse motor drive system capable of reducing physical noise and noise of the pulse motor. There is.
第１図は本発明の原理図である。本発明のパルス・モー
タ駆動方式は、 電源電圧を検出する電源電圧検出回路（14）と、 パルス・モータの巻線（６）と、 巻線（６）の一端に直列接続された第２のトランジスタ
（10）と、 巻線（６）の他端に直列接続された第１のトランジスタ
（５）と、 第２のトランジスタ（10）のベースを駆動するための第
２のベース駆動回路（11）と、 第１のトランジスタ（５）のベースを駆動するための第
１のベース駆動回路（４）と、 オン時間T1,オフ時間T2,オン時間T3の組の複数個を記憶
する速度テーブルの複数個（17,18）と、 制御回路（16）と を備え、 第２のベース駆動回路（11）は、制御回路（16）からの
第２のクロックCLK2がオンのときは第２のトランジスタ
（10）をオンし、第２のクロックCLK2がオフのときには
第２のトランジスタ（10）をオフし、 第１のベース駆動回路（４）は、制御回路（16）からの
第１のクロックCLK1がオンのときは第１のトランジスタ
（５）をオンし、第１のクロックCLK1がオフのときには
第１のトランジスタ（５）をオフし、 制御回路（16）は、 電源電圧検出回路（14）によって検出された電源電圧を
読み込み、 パルス・モータの速度に応じて１個の速度テーブル（17
or18）を選択し、 選択した速度テーブル（17or18）から、読み込んだ電源
電圧に対応するオン時間T1,オフ時間T2,オン時間T3の組
を読み出し、 読み出したオン時間T1,オフ時間T2,オン時間T3の組を参
照して、第１のクロックCLK1を所定時間T0だけオンにす
る際、第１のクロックCLK1の立上がりに同期して第２の
クロックCLK2をT1時間だけオンし、それ以後は第１のク
ロックCLK1がオンであることを条件として、T2時間のオ
フ,T3時間のオンを繰り返すための処理を行う ことを特徴とするものである。FIG. 1 is a principle diagram of the present invention. The pulse motor drive system of the present invention comprises a power supply voltage detection circuit (14) for detecting a power supply voltage, a winding (6) of a pulse motor, and a second winding connected in series to one end of the winding (6). A transistor (10), a first transistor (5) connected in series to the other end of the winding (6), and a second base drive circuit (11) for driving the base of the second transistor (10). ), A first base drive circuit (4) for driving the base of the first transistor (5), and a speed table storing a plurality of pairs of ON time T1, OFF time T2, ON time T3. The second base drive circuit (11) includes a plurality of (17, 18) and a control circuit (16), and a second transistor when the second clock CLK2 from the control circuit (16) is on. (10) is turned on and the second transistor (10) is turned on when the second clock CLK2 is off. The first base drive circuit (4) turns on the first transistor (5) when the first clock CLK1 from the control circuit (16) is on, and turns off the first clock CLK1. Sometimes the first transistor (5) is turned off, the control circuit (16) reads the power supply voltage detected by the power supply voltage detection circuit (14), and one speed table (17) is read according to the speed of the pulse motor.
or18) and read the set of ON time T1, OFF time T2, ON time T3 corresponding to the read power supply voltage from the selected speed table (17 or 18), and read the read ON time T1, OFF time T2, ON time Referring to the set of T3, when the first clock CLK1 is turned on for a predetermined time T0, the second clock CLK2 is turned on for T1 time in synchronization with the rising edge of the first clock CLK1, and thereafter the first clock CLK1 is turned on. It is characterized by performing processing for repeating turning off for T2 time and turning on for T3 time under the condition that one clock CLK1 is on.
第２図は本発明の１実施例構成を示す図である。同図に
おいて、14は電源電圧検出回路、15は入力ポートをそれ
ぞれ示している。ベース駆動回路11は出力ポート３に接
続されている。クロックCLK2は、出力ポート３の中の所
定のラッチ（図示せず）をオン／オフすることにより、
オン／オフされる。電源電圧Vccは電源電圧検出回路14
に入力され、電源電圧検出回路14によって測定された電
源電圧値は入力ポート15の中の所定のレジスタ（図示せ
ず）にセットされる。マイクロプロセッサ２は、このレ
ジスタの内容を読み取ることにより、電源電圧Vccの値
を知ることが出来る。第３図は第２図の装置におけるク
ロックと巻線電流とを示す図である。クロックCLK1が高
レベルになると、トランジスタ５はオンする。クロック
CLK1はT0時間だけ高レベル状態を保持し、その後に低レ
ベルになる。そして、所定時間経過後に再び高レベルに
なる。以下、同様な動作を繰り返す。クロックCLK2は、
クロックCLK1と同時に立上がり、T1時間だけ高レベル状
態を保持し、その後に低レベル状態になり、T2時間経過
後に再び高レベルになり、T3時間後に再び低レベルにな
る。以下、T2の状態、T3の状態が繰り返される。巻線６
を流れる電流Ｉは図示のようになり、略ぼ一定値を保
つ。FIG. 2 is a diagram showing the configuration of an embodiment of the present invention. In the figure, 14 is a power supply voltage detection circuit, and 15 is an input port. The base drive circuit 11 is connected to the output port 3. The clock CLK2 turns on / off a predetermined latch (not shown) in the output port 3,
It is turned on / off. Power supply voltage V cc is the power supply voltage detection circuit 14
The power supply voltage value input to the power supply voltage detection circuit 14 and measured by the power supply voltage detection circuit 14 is set in a predetermined register (not shown) in the input port 15. The microprocessor 2 can know the value of the power supply voltage Vcc by reading the contents of this register. FIG. 3 is a diagram showing clocks and winding currents in the apparatus of FIG. When the clock CLK1 goes high, the transistor 5 turns on. clock
CLK1 remains high for T 0 time and then goes low. Then, after a predetermined time has passed, the level becomes high again. Hereinafter, the same operation is repeated. The clock CLK2 is
It rises at the same time as the clock CLK1, maintains the high level state for T 1 time, then becomes the low level state, becomes the high level again after the elapse of T 2 hours, and becomes the low level again after the T 3 time. Hereinafter, the state of T 2 and the state of T 3 are repeated. Winding 6
The current I flowing through is as shown in the figure, and maintains a substantially constant value.
第４図は第３図のマイクロプロセッサの処理を示す図で
ある。なお、この例ではパルス・モータはプリンタの印
字ヘッドのキャリアを駆動するためのものと仮定してい
る。先ず、電源電圧の値を検出する。次にANK（英数仮
名）印字か、或いは漢字印字かを調べる。英数仮名印字
の場合には、ANK速度テーブルより電源電圧に応じてオ
ン期間T1，オフ期間T2，オン期間T3を決定する。また、
漢字印字の場合には、漢字速度テーブルより電源電圧に
応じてオン期間T1，オフ期間T2，オン期間T3を決定す
る。FIG. 4 is a diagram showing the processing of the microprocessor of FIG. In this example, it is assumed that the pulse motor is for driving the carrier of the print head of the printer. First, the value of the power supply voltage is detected. Next, check whether it is ANK (alphanumeric characters) printing or kanji printing. In the case of alphanumeric printing, the on period T 1 , off period T 2 , and on period T 3 are determined from the ANK speed table according to the power supply voltage. Also,
In the case of kanji printing, the on period T 1 , the off period T 2 , and the on period T 3 are determined from the kanji speed table according to the power supply voltage.
以上の説明から明らかなように、本発明によれば、第７
図に示した従来例よりも物理的構成を簡単化出来ると共
にパルス・モータの騒音を少なくすることが出来る。ま
た、第２図ないし第４図に示した実施例によれば、電源
電圧が変化しても常に安定したトルクを発生させること
が出来る。As is apparent from the above description, according to the present invention, the seventh
The physical structure can be simplified and the noise of the pulse motor can be reduced as compared with the conventional example shown in the figure. Further, according to the embodiment shown in FIGS. 2 to 4, it is possible to always generate a stable torque even if the power supply voltage changes.
さらに、本発明では、電流立上げ時間（T1）と、一定デ
ューティのチョッピング時間（T2,T3）とを区別して設
定可能であるため、巻線電流の速い立上げが可能とな
り、高速回転の場合においても、パルス・モータの性能
を十分に引き出すことが出来る。Further, in the present invention, since the current start-up time (T1) and the constant duty chopping time (T2, T3) can be set separately, it is possible to quickly start the winding current, and in the case of high speed rotation. In this case, the performance of the pulse motor can be fully brought out.
第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は第２図の実施例におけるクロック
と巻線電流を示す図、第４図は第３図のマイクロプロセ
ッサの処理を示す図、第５図は従来のパルス・モータ駆
動方式の１例を示す図、第６図は第５図の装置における
クロックと巻線電流を示す図、第７図は従来のパルス・
モータ駆動方式の他例を示す図、第８図は第７図の装置
におけるクロックと巻線電流を示す図である。 １……ROM、２……マイクロプロセッサ、３……出力ポ
ート、４……ベース駆動回路、５……トランジスタ、６
……パルス・モータの巻線、７……ダイオード、10……
トランジスタ、11……ベース駆動回路、13……ダイオー
ド、14……電源電圧検出回路、15……入力ポート。1 is a principle diagram of the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, FIG. 3 is a diagram showing clocks and winding currents in the embodiment of FIG. 2, and FIG. FIG. 5 is a diagram showing the processing of the microprocessor shown in FIG. 5, FIG. 5 is a diagram showing an example of a conventional pulse motor drive system, FIG. 6 is a diagram showing clocks and winding currents in the apparatus of FIG. 5, and FIG. Is a conventional pulse
FIG. 8 is a diagram showing another example of the motor drive system, and FIG. 8 is a diagram showing clocks and winding currents in the apparatus of FIG. 1 ... ROM, 2 ... Microprocessor, 3 ... Output port, 4 ... Base drive circuit, 5 ... Transistor, 6
...... Pulse motor windings, 7 ... Diodes, 10 ...
Transistor, 11 …… Base drive circuit, 13 …… Diode, 14 …… Power supply voltage detection circuit, 15 …… Input port.
Claims (1)
4）と、 パルス・モータの巻線（６）と、 巻線（６）の一端に直列接続された第２のトランジスタ
（10）と、 巻線（６）の他端に直列接続された第１のトランジスタ
（５）と、 第２のトランジスタ（10）のベースを駆動するための第
２のベース駆動回路（11）と、 第１のトランジスタ（５）のベースを駆動するための第
１のベース駆動回路（４）と、 オン時間T1,オフ時間T2,オン時間T3の組の複数個を記憶
する速度テーブルの複数個（17,18）と、 制御回路（16）と を備え、 第２のベース駆動回路（11）は、制御回路（16）からの
第２のクロックCLK2がオンのときは第２のトランジスタ
（10）をオンし、第２のクロックCLK2がオフのときには
第２のトランジスタ（10）をオフし、 第１のベース駆動回路（４）は、制御回路（16）からの
第１のクロックCLK1がオンのときは第１のトランジスタ
（５）をオンし、第１のクロックCLK1がオフのときには
第１のトランジスタ（５）をオフし、 制御回路（16）は、 電源電圧検出回路（14）によって検出された電源電圧を
読み込み、 パルス・モータの速度に応じて１個の速度テーブル（17
or18）を選択し、 選択した速度テーブル（17or18）から、読み込んだ電源
電圧に対応するオン時間T1,オフ時間T2,オン時間T3の組
を読み出し、 読み出したオン時間T1,オフ時間T2,オン時間T3の組を参
照して、第１のクロックCLK1を所定時間T0だけオンにす
る際、第１のクロックCLK1の立上がりに同期して第２の
クロックCLK2をT1時間だけオンし、それ以後は第１のク
ロックCLK1がオンであることを条件として、T2時間のオ
フ,T3時間のオンを繰り返すための処理を行う ことを特徴とするパルス・モータ駆動方式。1. A power supply voltage detection circuit (1) for detecting a power supply voltage.
4), the winding (6) of the pulse motor, the second transistor (10) connected in series to one end of the winding (6), and the second transistor (10) connected in series to the other end of the winding (6) A first transistor (5), a second base driving circuit (11) for driving the base of the second transistor (10), and a first base for driving the base of the first transistor (5). A base drive circuit (4), a plurality of speed tables (17, 18) for storing a plurality of pairs of ON time T1, OFF time T2, ON time T3, and a control circuit (16), The base drive circuit (11) turns on the second transistor (10) when the second clock CLK2 from the control circuit (16) is on, and turns on the second transistor (10) when the second clock CLK2 is off. (10) is turned off, and the first base drive circuit (4) receives the first clock CL from the control circuit (16). The first transistor (5) is turned on when K1 is on, the first transistor (5) is turned off when the first clock CLK1 is off, and the control circuit (16) controls the power supply voltage detection circuit (14). ) To read the power supply voltage, and one speed table (17
or18) and read the set of ON time T1, OFF time T2, ON time T3 corresponding to the read power supply voltage from the selected speed table (17 or 18), and read the read ON time T1, OFF time T2, ON time Referring to the set of T3, when the first clock CLK1 is turned on for a predetermined time T0, the second clock CLK2 is turned on for T1 time in synchronization with the rising edge of the first clock CLK1, and thereafter the first clock CLK1 is turned on. The pulse motor drive method is characterized by performing processing for repeating turning off for T2 time and turning on for T3 time, provided that the first clock CLK1 is on.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254294A JPH0767315B2 (en) | 1986-10-25 | 1986-10-25 | Pulse motor drive system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254294A JPH0767315B2 (en) | 1986-10-25 | 1986-10-25 | Pulse motor drive system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63110994A JPS63110994A (en) | 1988-05-16 |
| JPH0767315B2 true JPH0767315B2 (en) | 1995-07-19 |
Family
ID=17262973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP61254294A Expired - Fee Related JPH0767315B2 (en) | 1986-10-25 | 1986-10-25 | Pulse motor drive system |
Country Status (1)
| Country | Link |
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| JP (1) | JPH0767315B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0429598A (en) * | 1990-05-22 | 1992-01-31 | Oki Electric Ind Co Ltd | Controlling method for drive of stepping motor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180498A (en) * | 1984-02-27 | 1985-09-14 | Fujitsu Ltd | Pulse motor drive system |
-
1986
- 1986-10-25 JP JP61254294A patent/JPH0767315B2/en not_active Expired - Fee Related
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| JPS63110994A (en) | 1988-05-16 |
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