JPH0766708A - Input buffer gate - Google Patents
Input buffer gateInfo
- Publication number
- JPH0766708A JPH0766708A JP5214603A JP21460393A JPH0766708A JP H0766708 A JPH0766708 A JP H0766708A JP 5214603 A JP5214603 A JP 5214603A JP 21460393 A JP21460393 A JP 21460393A JP H0766708 A JPH0766708 A JP H0766708A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- switch circuit
- power supply
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に用い
られ、Ｂｉ−ＣＭＯＳ回路又はバイポーラ回路で構成さ
れ、ＰＮＰトランジスタのエミッタにプルアップ抵抗が
接続された入力段回路を備えた入力バッファゲートに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in a semiconductor integrated circuit, is composed of a Bi-CMOS circuit or a bipolar circuit, and has an input stage circuit having an input stage circuit in which a pull-up resistor is connected to the emitter of a PNP transistor. Regarding
【０００２】[0002]
【従来の技術】図７は、半導体集積回路に用いられる従
来の入力バッファゲートを示す。このＢｉ−ＣＭＯＳ入
力バッファゲート１０は、Ｂｉ−ＣＭＯＳ回路で構成さ
れ、入力段回路２０と、残部回路３０とからなる。入力
段回路２０は、プルアップ抵抗２１と、ＰＮＰ型トラン
ジスタ２２とからなる。残部回路３０は、ｐＭＯＳトラ
ンジスタ３１Ｐ及び３２Ｐと、ｎＭＯＳトランジスタ３
１Ｎ〜３４Ｎと、ＮＰＮ型ツェナトランジスタ３５、３
６及び３７と、抵抗３８及び３９と、ツェナダイオード
３Ａ〜３Ｄとからなる。ｐＭＯＳトランジスタ３１Ｐと
ｎＭＯＳトランジスタ３１ＮとからなるＣＭＯＳインバ
ータは、ｎＭＯＳトランジスタ３３Ｎをオン／オフ制御
するためのものである。ｐＭＯＳトランジスタ３２Ｐと
ｎＭＯＳトランジスタ３２ＮとからなるＣＭＯＳインバ
ータは、ｎＭＯＳトランジスタ３４Ｎとダーリントン接
続されたＮＰＮ型トランジスタ３５及び３６とをオフ／
オン制御するためのものである。ｎＭＯＳトランジスタ
３３Ｎ及び３４Ｎは、ＮＰＮ型トランジスタ３７をオン
／オフ制御するためのものである。また、ダイオード３
Ｃは出力信号ＶＯＵＴの立ち下がり時点を早めるための
ものであり、ダイオード３Ａ、３Ｂ及び３Ｄは入力バッ
ファゲート１０の出力端からの逆流電流防止用である。2. Description of the Related Art FIG. 7 shows a conventional input buffer gate used in a semiconductor integrated circuit. The Bi-CMOS input buffer gate 10 is composed of a Bi-CMOS circuit, and includes an input stage circuit 20 and a balance circuit 30. The input stage circuit 20 includes a pull-up resistor 21 and a PNP type transistor 22. The remaining circuit 30 includes pMOS transistors 31P and 32P and an nMOS transistor 3
1N to 34N and NPN Zener transistors 35, 3
6 and 37, resistors 38 and 39, and Zener diodes 3A to 3D. The CMOS inverter composed of the pMOS transistor 31P and the nMOS transistor 31N is for controlling on / off of the nMOS transistor 33N. The CMOS inverter composed of the pMOS transistor 32P and the nMOS transistor 32N turns on / off the nMOS transistor 34N and the Darlington-connected NPN transistors 35 and 36.
It is for on-control. The nMOS transistors 33N and 34N are for controlling ON / OFF of the NPN type transistor 37. Also, the diode 3
C is for accelerating the falling time of the output signal VOUT, and the diodes 3A, 3B and 3D are for preventing a reverse current from the output terminal of the input buffer gate 10.
【０００３】ＰＮＰ型トランジスタ２２のベースには、
ＴＴＬレベルの入力信号ＶＩＮが供給され、ＮＰＮ型ト
ランジスタ３６のエミッタとＮＰＮ型トランジスタ３７
のコレクタとの接続点から、入力信号ＶＩＮと同一論理
値でＴＴＬレベルの出力信号ＶＯＵＴが取り出される。At the base of the PNP type transistor 22,
The input signal VIN at the TTL level is supplied to the emitter of the NPN transistor 36 and the NPN transistor 37.
An output signal VOUT of the TTL level having the same logical value as the input signal VIN is taken out from the connection point with the collector of the.
【０００４】[0004]
【発明が解決しようとする課題】入力段回路２０におい
て、例えば、 ＶＣＣ＝５．０Ｖ、ＶＳＳ＝０Ｖ、抵抗２１の値Ｒ１＝
８ｋΩ ＰＮＰ型トランジスタ２２のエミッタ・ベース間電圧Ｖ
ＢＥ＝０．８Ｖ ＰＮＰ型トランジスタ２２の電流増幅率ｈｆｅ＝１．３ 低レベルの時、ＶＩＮ＝０．０Ｖ である。このとき、ＰＮＰ型トランジスタ２２のエミッ
タからベースを介し不図示の素子へ流れる電流は０．２
３ｍＡとなり、８ビット入力に対しＢｉ−ＣＭＯＳ入力
バッファゲート１０を８個備えた場合には、全体で１．
８ｍＡという比較的大きな電流が流れる。In the input stage circuit 20, for example, VCC = 5.0V, VSS = 0V, the value R1 of the resistor 21 =
Emitter-base voltage V of 8kΩ PNP transistor 22
BE = 0.8V The current amplification factor hfe = 1.3 of the PNP transistor 22 is VIN = 0.0V at a low level. At this time, the current flowing from the emitter of the PNP type transistor 22 to the element (not shown) via the base is 0.2.
3 mA, and when 8 Bi-CMOS input buffer gates 10 are provided for 8-bit input, the total is 1.
A relatively large current of 8 mA flows.
【０００５】この電流を低減するために、抵抗値Ｒ１を
高くすると、ＰＮＰ型トランジスタ２２のベースへの入
力信号ＶＩＮが低レベルから高レベルへ遷移するとき
の、ＰＮＰ型トランジスタ２２のエミッタへの伝播遅延
時間が長くなる。本発明の目的は、このような問題点に
鑑み、ＰＮＰ型トランジスタのベースへの入力信号が低
レベルから高レベルへ遷移するときの、該ＰＮＰ型トラ
ンジスタのエミッタへの伝播遅延時間を長くすることな
く、プルアップ抵抗の消費電力を低減することができる
入力バッファゲートを提供することにある。When the resistance value R1 is increased in order to reduce this current, the propagation to the emitter of the PNP type transistor 22 when the input signal VIN to the base of the PNP type transistor 22 transits from low level to high level. Delay time becomes long. In view of such problems, an object of the present invention is to prolong the propagation delay time to the emitter of the PNP transistor when the input signal to the base of the PNP transistor transits from low level to high level. Another object is to provide an input buffer gate capable of reducing the power consumption of the pull-up resistor.
【０００６】[0006]
【課題を解決するための手段及びその作用】本発明に係
る入力バッファゲートを、実施例図中の対応する構成要
素の符号を引用して説明する。本発明では、例えば図１
に示す如く、一端が第１電源電圧供給線ＶＣＣに接続さ
れたプルアップ抵抗２１Ａと、プルアップ抵抗２１Ａの
他端にエミッタが接続され、第１電源電圧供給線ＶＣＣ
より電位が低い第２電源電圧供給線ＶＳＳにコレクタが
接続され、ベースが論理信号入力端とされたＰＮＰ型ト
ランジスタ２２と、を有する入力段回路２０Ａと、入力
端が該エミッタに接続され、該論理信号入力端への入力
に応じた論理信号を出力する残部回路３０と、を有する
入力バッファゲートにおいて、入力端が入力段回路２０
Ａの該論理信号入力端に接続され、該論理信号入力端へ
の入力の立ち上がり時に出力端からパルスを出力する立
ち上がり検出回路４０と、制御入力端が立ち上がり検出
回路４０の出力端に接続され、該制御入力端への該パル
スが存在する間のみ導通される電流路の一端及び他端が
それぞれ第１電源電圧供給線ＶＣＣ及び該エミッタに接
続されたスイッチ回路５０と、を有する。The input buffer gate according to the present invention will be described with reference to the reference numerals of the corresponding constituent elements in the embodiments. In the present invention, for example, FIG.
As shown in, the pull-up resistor 21A having one end connected to the first power supply voltage supply line VCC, and the emitter connected to the other end of the pull-up resistor 21A, the first power supply voltage supply line VCC
An input stage circuit 20A having a PNP transistor 22 having a collector connected to a second power supply voltage supply line VSS having a lower potential and a base serving as a logic signal input terminal, and an input terminal connected to the emitter, In the input buffer gate having the remaining circuit 30 that outputs a logic signal according to the input to the logic signal input end, the input end has the input stage circuit 20.
A rising edge detection circuit 40 connected to the logical signal input terminal of A and outputting a pulse from the output terminal at the rising edge of the input to the logical signal input terminal, and a control input terminal connected to the output terminal of the rising edge detection circuit 40, One end and the other end of the current path that is conducted only while the pulse to the control input end is present have a first power supply voltage supply line VCC and a switch circuit 50 connected to the emitter, respectively.
【０００７】本発明では、プルアップ抵抗２１Ａを高抵
抗値としてその消費電力を低減することができる。一
方、ＰＮＰ型トランジスタ２２のベースに立ち上がり検
出回路４０の入力端を接続し、立ち上がり検出回路４０
の出力端を、スイッチ回路５０を介してＰＮＰ型トラン
ジスタ２２のエミッタに接続しているので、プルアップ
抵抗２１Ａの高抵抗化により入力信号ＶＩＮが低レベル
から高レベルへ遷移するときのＰＮＰ型トランジスタ２
２のエミッタへの伝播遅延時間が長くなるのを、防止す
ることができる。立ち上がり検出回路４０の消費電力も
生ずるが、立ち上がり検出の際の比較的短い時間である
ので、この消費電力はプルアップ抵抗２１Ａの消費電力
に比し無視できる。According to the present invention, the pull-up resistor 21A can have a high resistance value to reduce its power consumption. On the other hand, the input end of the rising edge detection circuit 40 is connected to the base of the PNP transistor 22 and the rising edge detection circuit 40 is connected.
Since the output terminal of the PNP transistor 22 is connected to the emitter of the PNP transistor 22 via the switch circuit 50, the PNP transistor when the input signal VIN changes from the low level to the high level due to the high resistance of the pull-up resistor 21A. Two
It is possible to prevent the propagation delay time of the second emitter from increasing. Although power consumption of the rising edge detection circuit 40 also occurs, this power consumption can be ignored compared to the power consumption of the pull-up resistor 21A because it is a relatively short time at the time of rising edge detection.
【０００８】本発明の第１態様では、例えば図１又は図
６（Ａ）に示す如く、立ち上がり検出回路はＣＲ微分回
路４０又は４０Ｂである。この場合、構成が簡単とな
る。本発明の第２態様では、例えば図４（Ａ）に示す如
く、立ち上がり検出回路はプリエンファシス回路４０Ａ
である。この構成の場合、第１態様よりも上記伝播遅延
時間を短くすることができる。In the first aspect of the present invention, the rising edge detection circuit is a CR differentiating circuit 40 or 40B, as shown in FIG. 1 or 6A, for example. In this case, the structure is simple. In the second aspect of the present invention, for example, as shown in FIG. 4A, the rising edge detection circuit is a pre-emphasis circuit 40A.
Is. In the case of this configuration, the propagation delay time can be made shorter than in the first mode.
【０００９】本発明の第３態様では、例えば図１に示す
如く、スイッチ回路５０は、ソースが第１電源電圧供給
線ＶＣＣに接続された第１ｐＭＯＳトランジスタ５１Ｐ
と、ドレインが第１ｐＭＯＳトランジスタ５１Ｐのドレ
インに接続されて出力端とされ、ソースが第２電源電圧
供給線ＶＳＳに接続され、ゲートが第１ｐＭＯＳトラン
ジスタ５１Ｐのゲートと共通に接続されてスイッチ回路
５０の入力端とされた第１ｎＭＯＳトランジスタ５１Ｎ
と、からなる第１ＣＭＯＳインバータ５１と、ソースが
第１電源電圧供給線ＶＣＣに接続された第２ｐＭＯＳト
ランジスタ５２Ｐと、ドレインが第２ｐＭＯＳトランジ
スタ５２Ｐのドレインに接続されてスイッチ回路５０の
出力端とされ、ゲートが第２ｐＭＯＳトランジスタ５２
Ｐのゲートと共通に接続され且つ第１ＣＭＯＳインバー
タ５１の該出力端に接続された第２ｎＭＯＳトランジス
タ５２Ｎと、カソードが第２ｎＭＯＳトランジスタ５２
Ｎのソースに接続されアノードが第２電源電圧供給線Ｖ
ＳＳに接続されたツェナダイオード５２Ｄと、からなる
第２ＣＭＯＳインバータ５２と、を有する。In the third aspect of the present invention, for example, as shown in FIG. 1, the switch circuit 50 includes a first pMOS transistor 51P whose source is connected to the first power supply voltage supply line VCC.
The drain is connected to the drain of the first pMOS transistor 51P to be an output terminal, the source is connected to the second power supply voltage supply line VSS, the gate is commonly connected to the gate of the first pMOS transistor 51P, and First nMOS transistor 51N used as an input terminal
A first CMOS inverter 51, a second pMOS transistor 52P having a source connected to the first power supply voltage supply line VCC, and a drain connected to the drain of the second pMOS transistor 52P to serve as an output terminal of the switch circuit 50, The gate is the second pMOS transistor 52.
A second nMOS transistor 52N commonly connected to the gate of P and connected to the output terminal of the first CMOS inverter 51, and a cathode of the second nMOS transistor 52.
N is connected to the source and the anode is the second power supply voltage supply line V
A Zener diode 52D connected to SS and a second CMOS inverter 52 including the Zener diode 52D.
【００１０】本発明の第４態様では、例えば図５（Ａ）
又は図６（Ａ）に示す如く、スイッチ回路５０Ａ又は５
０Ｄは、ソースが第１電源電圧供給線ＶＣＣに接続され
た第１ｐＭＯＳトランジスタ５１Ｐと、ドレインが第１
ｐＭＯＳトランジスタ５１Ｐのドレインに接続されて出
力端とされ、ソースが第２電源電圧供給線ＶＳＳに接続
され、ゲートが第１ｐＭＯＳトランジスタ５１Ｐのゲー
トと共通に接続されてスイッチ回路５０Ａの入力端とさ
れた第１ｎＭＯＳトランジスタ５１Ｎと、からなる第１
ＣＭＯＳインバータ５１と、ソースが第１電源電圧供給
線ＶＣＣに接続され、ドレインがスイッチ回路５０Ａの
出力端とされ、ゲートが第１ＣＭＯＳインバータ５１の
該出力端に３接続された第２ＭＯＳトランジスタ５２Ｐ
と、を有する。In the fourth aspect of the present invention, for example, FIG.
Alternatively, as shown in FIG. 6A, the switch circuit 50A or 5
OD is a first pMOS transistor 51P whose source is connected to the first power supply voltage supply line VCC and whose drain is the first
It was connected to the drain of the pMOS transistor 51P to be an output terminal, the source was connected to the second power supply voltage supply line VSS, and the gate was commonly connected to the gate of the first pMOS transistor 51P to be an input terminal of the switch circuit 50A. A first nMOS transistor 51N
A CMOS inverter 51 and a second MOS transistor 52P whose source is connected to the first power supply voltage supply line VCC, whose drain is the output terminal of the switch circuit 50A, and whose gate is three-connected to the output terminal of the first CMOS inverter 51.
And.
【００１１】この場合、上記第３態様よりも構成が簡単
になり、かつ、ツェナダイオード５２Ｄが無いので、ス
イッチ回路５０Ａ又は５０Ｄの出力電圧ＶＡが立ち上が
った直後の負荷が軽くなり、ＰＮＰ型トランジスタ２２
のエミッタ電位がより安定する。本発明の第５態様で
は、例えば図５（Ｂ）に示す如く、スイッチ回路５０Ｂ
は、ドレインが第１電源電圧供給線ＶＣＣに接続され、
ゲートがスイッチ回路５０Ｂの入力端とされ、ソースが
スイッチ回路５０Ｂの出力端とされたｎＭＯＳトランジ
スタである。この場合、上記第４態様よりもさらに構成
が簡単になり、かつ、スイッチ回路５０Ｂが１段構成で
あるので、上記伝播遅延時間を第３態様及び第４態様よ
りも短くすることができる。In this case, the configuration is simpler than that of the third mode, and since the Zener diode 52D is not provided, the load immediately after the output voltage VA of the switch circuit 50A or 50D rises and the PNP transistor 22 is lightened.
The emitter potential of is more stable. In the fifth aspect of the present invention, for example, as shown in FIG.
Has a drain connected to the first power supply voltage supply line VCC,
The nMOS transistor has a gate as an input end of the switch circuit 50B and a source as an output end of the switch circuit 50B. In this case, the configuration is simpler than that of the fourth aspect, and the switch circuit 50B has a single-stage configuration, so that the propagation delay time can be made shorter than that of the third and fourth aspects.
【００１２】本発明の第６態様では、例えば図５（Ｃ）
に示す如く、スイッチ回路５０Ｃは、コレクタが第１電
源電圧供給線ＶＣＣに接続され、ベースがスイッチ回路
５０Ｃの入力端とされ、エミッタがスイッチ回路５０Ｃ
の出力端とされたＮＰＮ型トランジスタである。この場
合、上記第４態様よりもさらに構成が簡単になり、ま
た、ＭＯＳトランジスタよりもバイポーラトランジスタ
の方が動作が高速であるので、第５態様よりも上記伝播
遅延時間を短くすることができる。また、入力バッファ
ゲートをバイポーラ回路で構成することができる。In the sixth aspect of the present invention, for example, FIG.
As shown in FIG. 5, the switch circuit 50C has a collector connected to the first power supply voltage supply line VCC, a base serving as an input end of the switch circuit 50C, and an emitter connected to the switch circuit 50C.
Is an NPN-type transistor that is an output terminal of the. In this case, the structure is simpler than that of the fourth aspect, and the operation of the bipolar transistor is faster than that of the MOS transistor. Therefore, the propagation delay time can be made shorter than that of the fifth aspect. Further, the input buffer gate can be composed of a bipolar circuit.
【００１３】[0013]
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、半導体集積回路に用いられる第
１実施例のＢｉ−ＣＭＯＳ入力バッファゲート１０Ａを
示す。このＢｉ−ＣＭＯＳ入力バッファゲート１０Ａ
は、Ｂｉ−ＣＭＯＳ回路で構成され、入力段回路２０Ａ
と、残部回路３０とからなる。Embodiments of the present invention will be described below with reference to the drawings. [First Embodiment] FIG. 1 shows a Bi-CMOS input buffer gate 10A of a first embodiment used in a semiconductor integrated circuit. This Bi-CMOS input buffer gate 10A
Is composed of a Bi-CMOS circuit and has an input stage circuit 20A.
And the balance circuit 30.
【００１４】入力段回路２０Ａは、プルアップ抵抗２１
Ａと、ＰＮＰ型トランジスタ２２とからなる。プルアッ
プ抵抗２１Ａは、その一端が電源電圧供給線ＶＣＣに接
続されている。ＰＮＰ型トランジスタ２２は、そのエミ
ッタがプルアップ抵抗２１Ａの他端に接続され且つ残部
回路３０の入力端に接続され、電源電圧供給線ＶＣＣよ
り電位が低い電源電圧供給線（グランド線）ＶＳＳにコ
レクタが接続されている。入力段回路２０Ａの入出力端
はそれぞれＰＮＰ型トランジスタ２２のベース及びエミ
ッタであり、この入力端に入力信号ＶＩＮが供給され、
出力端から信号ＶＯが取り出される。The input stage circuit 20A includes a pull-up resistor 21.
A and a PNP transistor 22. One end of the pull-up resistor 21A is connected to the power supply voltage supply line VCC. The PNP transistor 22 has an emitter connected to the other end of the pull-up resistor 21A and an input end of the remaining circuit 30, and has a collector connected to a power supply voltage supply line (ground line) VSS whose potential is lower than that of the power supply voltage supply line VCC. Are connected. The input and output ends of the input stage circuit 20A are the base and emitter of the PNP transistor 22, respectively, and the input signal VIN is supplied to these input ends.
The signal VO is taken out from the output end.
【００１５】入力段回路２０Ａの消費電力を低減するた
めに、プルアップ抵抗２１Ａをプルアップ抵抗２１より
も高抵抗値としている。この高抵抗化により、入力信号
ＶＩＮが低レベルから高レベルへ遷移するときの、ＰＮ
Ｐ型トランジスタ２２のエミッタへの伝播遅延時間が長
くなる。そこで、この遅延を防止するために、ＰＮＰ型
トランジスタ２２のベースにＣＲ微分回路４０の入力端
を接続し、ＣＲ微分回路４０の出力端を、スイッチ回路
５０を介してＰＮＰ型トランジスタ２２のエミッタに接
続している。In order to reduce the power consumption of the input stage circuit 20A, the pull-up resistor 21A has a higher resistance value than the pull-up resistor 21. Due to this increase in resistance, PN when the input signal VIN changes from low level to high level
Propagation delay time to the emitter of the P-type transistor 22 becomes long. Therefore, in order to prevent this delay, the input end of the CR differentiating circuit 40 is connected to the base of the PNP type transistor 22, and the output end of the CR differentiating circuit 40 is connected to the emitter of the PNP type transistor 22 via the switch circuit 50. Connected.
【００１６】ＣＲ微分回路４０は、コンデンサ４１と抵
抗４２とからなり、コンデンサ４１の一端及び他端がそ
れぞれＣＲ微分回路４０の入力端及び出力端とされ、こ
の出力端に抵抗４２の一端が接続され、抵抗４２の他端
が電源電圧供給線ＶＳＳに接続されている。入力信号Ｖ
ＩＮに対するＣＲ微分回路４０の出力信号ＶＡは、図２
（Ａ）及び（Ｂ）に示す如く、入力信号ＶＩＮの立ち上
がりで出力信号ＶＡが正パルスとなり、入力信号ＶＩＮ
の立ち下がりで出力信号ＶＡが負パルスとなる。The CR differentiating circuit 40 comprises a capacitor 41 and a resistor 42. One end and the other end of the capacitor 41 serve as the input end and the output end of the CR differentiating circuit 40, and one end of the resistor 42 is connected to this output end. The other end of the resistor 42 is connected to the power supply voltage supply line VSS. Input signal V
The output signal VA of the CR differentiating circuit 40 with respect to IN is shown in FIG.
As shown in (A) and (B), the output signal VA becomes a positive pulse at the rising edge of the input signal VIN, and the input signal VIN
The output signal VA becomes a negative pulse at the falling edge of.
【００１７】スイッチ回路５０は、ＣＭＯＳインバータ
５１と、これに後続されたＣＭＯＳインバータ５２とか
らなる。ＣＭＯＳインバータ５１は、ｐＭＯＳトランジ
スタ５１ＰとｎＭＯＳトランジスタ５１Ｎとからなる。
ＣＭＯＳインバータ５２は、ｐＭＯＳトランジスタ５２
ＰとｎＭＯＳトランジスタ５２Ｎとからなる通常の構成
と、ツェナダイオード５２Ｄとからなり、ツェナダイオ
ード５２Ｄは、カソードがｎＭＯＳトランジスタ５２Ｎ
のソースに接続され、アノードが電源電圧供給線ＶＳＳ
に接続されている。スイッチ回路５０の入出力端はそれ
ぞれ、ＣＭＯＳインバータ５１の入力端及びＣＭＯＳイ
ンバータ５２の出力端となっている。The switch circuit 50 comprises a CMOS inverter 51 and a CMOS inverter 52 following the CMOS inverter 51. The CMOS inverter 51 includes a pMOS transistor 51P and an nMOS transistor 51N.
The CMOS inverter 52 is a pMOS transistor 52.
The zener diode 52D has a normal configuration including P and an nMOS transistor 52N, and the zener diode 52D has a cathode whose nMOS transistor 52N.
Of the power supply voltage supply line VSS
It is connected to the. The input and output ends of the switch circuit 50 are the input end of the CMOS inverter 51 and the output end of the CMOS inverter 52, respectively.
【００１８】上記構成において、入力信号ＶＩＮが低レ
ベルのとき、電圧ＶＡがＶＳＳ、ｐＭＯＳトランジスタ
５１Ｐがオン、ｎＭＯＳトランジスタ５１Ｎがオフ、Ｃ
ＭＯＳインバータ５１の出力電圧ＶＢがＶＣＣ、ｐＭＯ
Ｓトランジスタ５２Ｐがオフ、ｎＭＯＳトランジスタ５
２Ｎがオンとなっている。入力信号ＶＩＮの立ち上がり
に応答して電圧ＶＡがＣＭＯＳインバータ５１のしきい
電圧以上になると、ｐＭＯＳトランジスタ５１Ｐがオ
フ、ｎＭＯＳトランジスタ５１Ｎがオンになって、電圧
ＶＢがＶＳＳとなり、これにより、ｐＭＯＳトランジス
タ５２Ｐがオン、ｎＭＯＳトランジスタ５２Ｎがオフと
なって、電圧ＶＯが立ち上がる。In the above structure, when the input signal VIN is at a low level, the voltage VA is VSS, the pMOS transistor 51P is on, the nMOS transistor 51N is off, and C
The output voltage VB of the MOS inverter 51 is VCC, pMO
S-transistor 52P is off, nMOS transistor 5
2N is on. When the voltage VA becomes equal to or higher than the threshold voltage of the CMOS inverter 51 in response to the rising of the input signal VIN, the pMOS transistor 51P is turned off and the nMOS transistor 51N is turned on, and the voltage VB becomes VSS, whereby the pMOS transistor 52P. Is turned on, the nMOS transistor 52N is turned off, and the voltage VO rises.
【００１９】ｎＭＯＳトランジスタ５１Ｎ及びｐＭＯＳ
トランジスタ５２Ｐのオン抵抗はプルアップ抵抗２１Ａ
よりも充分小さいので、電圧ＶＯは、電源電圧供給線Ｖ
ＣＣからｐＭＯＳトランジスタ５２Ｐを通って立ち上が
る方が、電源電圧供給線ＶＣＣからプルアップ抵抗２１
Ａを通って立ち上がるよりも早い。したがって、電圧Ｖ
Ｏは、図２（Ｄ）に示す如くなり、その立ち上がり時点
が従来よりも早くなる。NMOS transistor 51N and pMOS
The on-resistance of the transistor 52P is the pull-up resistor 21A.
Since the voltage VO is much smaller than
The one that rises from CC through the pMOS transistor 52P is pulled up from the power supply voltage supply line VCC by the pull-up resistor 21.
It is faster than getting up through A. Therefore, the voltage V
O becomes as shown in FIG. 2D, and the rising time thereof is earlier than in the conventional case.
【００２０】次に、電圧ＶＡがＣＭＯＳインバータ５１
のしきい電圧以下になると、ｐＭＯＳトランジスタ５１
Ｐがオン、ｎＭＯＳトランジスタ５１Ｎがオフとなっ
て、電圧ＶＢがＶＣＣに戻り、ｐＭＯＳトランジスタ５
２Ｐがオフ、ｎＭＯＳトランジスタ５２Ｎがオンとな
る。ここで、ＣＲ微分回路４０の時定数は、この状態で
既に電源電圧供給線ＶＣＣがプルアップ抵抗２１Ａを通
ってＰＮＰ型トランジスタ２２のエミッタに伝達してい
るように、選択されている。また、ツェナダイオード５
２Ｄは、その降伏電圧が高レベルの電圧ＶＯよりも少し
高いものを用いており、このため、プルアップ抵抗２１
Ａを通ってＣＭＯＳインバータ５２側へ電流が漏れるこ
とがない。Next, the voltage VA is the CMOS inverter 51.
When the voltage becomes lower than the threshold voltage, the pMOS transistor 51
P is turned on, the nMOS transistor 51N is turned off, the voltage VB returns to VCC, and the pMOS transistor 5
2P is turned off and nMOS transistor 52N is turned on. Here, the time constant of the CR differentiating circuit 40 is selected so that the power supply voltage supply line VCC has already been transmitted to the emitter of the PNP transistor 22 through the pull-up resistor 21A in this state. In addition, Zener diode 5
The 2D has a breakdown voltage that is slightly higher than the high level voltage VO, and therefore the pull-up resistor 21 is used.
No current leaks to the CMOS inverter 52 side through A.
【００２１】図３は、図１の回路において、 （１）ＣＲ微分回路４０及びスイッチ回路５０を用いな
かった場合 （２）ＣＲ微分回路４０及びスイッチ回路５０を用いた
場合 について、シミュレーションを行った結果を示す波形図
である。このシミュレーションの条件は、次の通りであ
る。FIG. 3 shows a simulation of (1) the case where the CR differentiating circuit 40 and the switch circuit 50 are not used in the circuit of FIG. 1 and (2) the case where the CR differentiating circuit 40 and the switch circuit 50 are used. It is a wave form diagram which shows a result. The conditions of this simulation are as follows.
【００２２】ＶＣＣ＝５．０Ｖ、ＶＳＳ＝０Ｖ、抵抗２
１Ａの値Ｒ１＝５０ｋΩ 抵抗４２の値Ｒ２＝１．０ｋΩ、コンデンサ４１の容量
Ｃ＝１０ｐＦ ＰＮＰ型トランジスタ２２のエミッタ・ベース間電圧Ｖ
ＢＥ＝０．８Ｖ ＰＮＰ型トランジスタ２２の電流増幅率ｈｆｅ＝１．３ 低レベルの時、ＶＩＮ＝０．０Ｖ 以下、入力信号ＶＩＮが低レベルのときにＰＮＰ型トラ
ンジスタ２２のエミッタからベースを介し不図示の素子
へ流れる電流をＩＩＬ、入力信号ＶＩＮが低レベルから
高レベルへ遷移した後、残部回路３０の出力ＶＯＵＴが
低レベルから高レベルへ遷移するまでの信号伝播遅延時
間をｔｐＬＨ、入力信号ＶＩＮが高レベルから低レベル
へ遷移した後、残部回路３０の出力ＶＯＵＴが高レベル
から低レベルへ遷移するまでの信号伝播遅延時間をｔｐ
ＨＬと表す。VCC = 5.0V, VSS = 0V, resistance 2
Value of 1 A R1 = 50 kΩ Value of resistor 42 R2 = 1.0 kΩ, capacitance of capacitor 41 C = 10 pF PNP transistor 22 emitter-base voltage V
BE = 0.8V Current amplification factor of the PNP transistor 22 hfe = 1.3 At low level, VIN = 0.0V or less, and when the input signal VIN is at low level, the PNP transistor 22 does not pass from the emitter through the base. The current flowing to the illustrated element is IIL, the signal propagation delay time until the output VOUT of the remaining circuit 30 transits from low level to high level after the input signal VIN transits from low level to high level is tpLH, and the input signal VIN is After the transition from the high level to the low level, the signal propagation delay time until the output VOUT of the remaining circuit 30 transits from the high level to the low level is tp.
Expressed as HL.
【００２３】上記（１）及び（２）の場合にさらに、
（３）Ｒ１＝８ｋΩ以外は上記条件とし、ＣＲ微分回路
４０及びスイッチ回路５０を用いなかった場合（図７の
従来例の場合）も含め、シミュレーションで得られた結
果は、次の通りである。 （１）の場合、IIL = 0.04, tpLH = 10.67ns, tpHL =
4.49ns （２）の場合、IIL = 0.04, tpLH = 6.57ns, tpHL =
4.49ns （３）の場合、IIL = 0.23, tpLH = 4.89ns, tpHL =
4.52ns この結果から、本実施例によれば、入力段回路２０のＰ
ＮＰ型トランジスタ２２のベースへの入力信号が低レベ
ルから高レベルへ遷移するときの、ＰＮＰ型トランジス
タ２２のエミッタへの伝播遅延時間をあまり長くするこ
となく、プルアップ抵抗２１Ａの消費電力を大幅に低減
することができことが分かる。（２）の場合、抵抗４２
の消費電力も生ずるが、図２に示す如く、抵抗４２に加
えられる電圧ＶＡの印加時間が一般に抵抗２１Ａに加え
られる電圧ＶＣＣ−ＶＯの印加時間よりも充分短いの
で、抵抗４２の消費電力は無視できる。 ［第２実施例］図４は、立ち上がり検出回路としてのプ
リエンファシス回路４０Ａを示しており、図１に示すＣ
Ｒ微分回路４０の代わりに用いられる。In the above cases (1) and (2),
(3) With the above conditions other than R1 = 8 kΩ, including the case where the CR differentiating circuit 40 and the switch circuit 50 are not used (the case of the conventional example of FIG. 7), the results obtained by the simulation are as follows. . In case of (1), IIL = 0.04, tpLH = 10.67ns, tpHL =
In case of 4.49ns (2), IIL = 0.04, tpLH = 6.57ns, tpHL =
In case of 4.49ns (3), IIL = 0.23, tpLH = 4.89ns, tpHL =
4.52 ns From this result, according to the present embodiment, P of the input stage circuit 20 is
The power consumption of the pull-up resistor 21A is significantly increased without prolonging the propagation delay time to the emitter of the PNP type transistor 22 when the input signal to the base of the NP type transistor 22 transits from low level to high level. It can be seen that it can be reduced. In the case of (2), the resistance 42
2, the power consumption of the resistor 42 is neglected because the application time of the voltage VA applied to the resistor 42 is generally shorter than the application time of the voltage VCC-VO applied to the resistor 21A as shown in FIG. it can. [Second Embodiment] FIG. 4 shows a pre-emphasis circuit 40A as a rising edge detection circuit.
It is used instead of the R differentiating circuit 40.
【００２４】プリエンファシス回路４０Ａは、周知の構
成であり、図１のＣＲ微分回路４０と同様のコンデンサ
４１及び抵抗４２と、コンデンサ４１に並列接続された
抵抗４３と、抵抗４２の端子間電圧ＶＡの立ち上がりの
ピーク電圧を高めるためのコンデンサ４４、ツェナダイ
オード４５及び４６とからなる。上記構成において、図
４（Ｂ）に示すような入力信号ＶＩＮに対し、電圧ＶＡ
は図４（Ｃ）に示す如くなり、上記第１実施例よりも電
圧ＶＡの立ち上がり速度が向上し、上記伝播遅延時間を
さらに短くすることができる。The pre-emphasis circuit 40A has a well-known structure, and has a capacitor 41 and a resistor 42 similar to the CR differentiating circuit 40 of FIG. 1, a resistor 43 connected in parallel to the capacitor 41, and a terminal voltage VA of the resistor 42. The capacitor 44 and Zener diodes 45 and 46 for increasing the peak voltage of the rising edge of In the above structure, the voltage VA is applied to the input signal VIN as shown in FIG.
As shown in FIG. 4C, the rising speed of the voltage VA is improved and the propagation delay time can be further shortened as compared with the first embodiment.
【００２５】抵抗４２に加えて抵抗４３の消費電力も生
ずるが、コンデンサ４１及び４４との関係でそれぞれ抵
抗４３及び４２の抵抗値を選定できるので、プリエンフ
ァシス回路４０Ａによる消費電力を図１のＣＲ微分回路
４０のそれと同程度にすることができる。 ［第３実施例］図５（Ａ）は、図１のスイッチ回路５０
の代わりに用いられるスイッチ回路５０Ａを示す。この
スイッチ回路５０Ａは、図１のスイッチ回路５０におい
て、ｎＭＯＳトランジスタ５２Ｎ及びツェナダイオード
５２Ｄを省略した構成となっている。Although power consumption of the resistor 43 is generated in addition to the resistance 42, the resistance values of the resistors 43 and 42 can be selected in relation to the capacitors 41 and 44, so that the power consumption by the pre-emphasis circuit 40A is set to the CR of FIG. It can be approximately the same as that of the differentiating circuit 40. [Third Embodiment] FIG. 5A shows a switching circuit 50 of FIG.
A switch circuit 50A used in place of is shown. This switch circuit 50A has a configuration in which the nMOS transistor 52N and the Zener diode 52D are omitted from the switch circuit 50 of FIG.
【００２６】この構成の場合、ツェナダイオード５２Ｄ
が無いので、電圧ＶＡが立ち上がった直後の負荷が軽く
なり、ＰＮＰ型トランジスタ２２のエミッタ電位がより
安定する。 ［第４実施例］図５（Ｂ）は、図１の２段構成のスイッ
チ回路５０の代わりに用いられる１段構成のスイッチ回
路５０Ｂを示す。このスイッチ回路５０Ｂは、１つのｎ
ＭＯＳトランジスタからなり、そのドレインが電源電圧
供給線ＶＣＣに接続され、ゲート及びソースがそれぞれ
スイッチ回路５０Ｂの入力端及び出力端になっている。In the case of this configuration, the Zener diode 52D
Since there is no load, the load immediately after the voltage VA rises becomes lighter, and the emitter potential of the PNP transistor 22 becomes more stable. [Fourth Embodiment] FIG. 5B shows a switch circuit 50B having a one-stage structure which is used in place of the switch circuit 50 having a two-stage structure shown in FIG. This switch circuit 50B has one n
It is composed of a MOS transistor, its drain is connected to the power supply voltage supply line VCC, and its gate and source are the input end and output end of the switch circuit 50B, respectively.
【００２７】この構成の場合、スイッチ回路５０Ｂが１
段構成であるので、上記伝播遅延時間を第１実施例の場
合よりも短くすることができる。 ［第５実施例］図５（Ｃ）は、図１のスイッチ回路５０
の代わりに用いられるスイッチ回路５０Ｃを示す。この
スイッチ回路５０Ｃは、１つのＮＰＮトランジスタから
なり、そのコレクタが電源電圧供給線ＶＣＣに接続さ
れ、ベース及びエミッタがそれぞれスイッチ回路５０Ｃ
の入力端及び出力端になっている。In the case of this configuration, the switch circuit 50B is set to 1
Since it has a stage configuration, the propagation delay time can be made shorter than that of the first embodiment. [Fifth Embodiment] FIG. 5C shows the switch circuit 50 of FIG.
The switch circuit 50C used instead of is shown. This switch circuit 50C is composed of one NPN transistor, its collector is connected to the power supply voltage supply line VCC, and its base and emitter are each a switch circuit 50C.
Are the input and output ends of.
【００２８】この構成の場合、ＭＯＳトランジスタより
もバイポーラトランジスタの方が動作が高速であるの
で、上記上記伝播遅延時間を第４実施例の場合よりも短
くすることができる。消費電力は、第４実施例の場合と
同程度である。また、ＭＯＳトランジスタを用いていな
いので、入力バッファゲートをバイポーラ回路で構成す
ることができる。In this structure, the bipolar transistor operates faster than the MOS transistor, so that the propagation delay time can be made shorter than that in the fourth embodiment. The power consumption is about the same as in the fourth embodiment. Further, since the MOS transistor is not used, the input buffer gate can be composed of a bipolar circuit.
【００２９】［第６実施例］図６（Ａ）は、立ち上がり
時点高速化のための図１のＣＲ微分回路４０及びスイッ
チ回路５０の代わりに用いられるＣＲ微分回路４０Ｂ及
びスイッチ回路５０Ｄを示す。このＣＲ微分回路４０Ｂ
は、抵抗４２の他端を電源電圧供給線ＶＣＣに接続して
いる点で図１のＣＲ微分回路４０と相違し、また、スイ
ッチ回路５０Ｄは、図５（Ａ）のｐＭＯＳトランジスタ
５２Ｐの代わりにｎＭＯＳトランジスタ５２Ｎを用いて
いる点でスイッチ回路５０Ａと相違している。[Sixth Embodiment] FIG. 6A shows a CR differentiating circuit 40B and a switch circuit 50D which are used in place of the CR differentiating circuit 40 and the switch circuit 50 of FIG. This CR differentiating circuit 40B
Differs from the CR differentiating circuit 40 of FIG. 1 in that the other end of the resistor 42 is connected to the power supply voltage supply line VCC, and the switch circuit 50D is replaced with the pMOS transistor 52P of FIG. 5A. It is different from the switch circuit 50A in that an nMOS transistor 52N is used.
【００３０】上記構成において、図６（Ｂ）に示すよう
な入力信号ＶＩＮに対し、ＣＲ微分回路４０Ｂの出力電
圧ＶＡは図６（Ｃ）に示す如くなり、上記第３実施例の
場合と論理が逆になる。すなわち、入力信号ＶＩＮが低
レベルのとき、電圧ＶＡがＶＣＣ、ｐＭＯＳトランジス
タ５１Ｐがオフ、ｎＭＯＳトランジスタ５１Ｎがオン、
ＣＭＯＳインバータ５１の出力電圧ＶＢがＶＳＳ、ｎＭ
ＯＳトランジスタ５２Ｎがオフとなっている。入力信号
ＶＩＮの立ち上がりに応答して電圧ＶＡがＣＭＯＳイン
バータ５１のしきい電圧以下になると、ｐＭＯＳトラン
ジスタ５１Ｐがオン、ｎＭＯＳトランジスタ５１Ｎがオ
フになって、電圧ＶＢがＶＣＣとなり、これにより、ｎ
ＭＯＳトランジスタ５２Ｎがオンとなって、電圧ＶＯが
立ち上がる。次に、電圧ＶＡがＣＭＯＳインバータ５１
のしきい電圧以上になると、ｐＭＯＳトランジスタ５１
Ｐがオフ、ｎＭＯＳトランジスタ５１Ｎがオンとなっ
て、電圧ＶＢがＶＳＳに戻り、ｎＭＯＳトランジスタ５
２Ｎがオフとなる。In the above structure, the output voltage VA of the CR differentiating circuit 40B becomes as shown in FIG. 6C with respect to the input signal VIN as shown in FIG. 6B, which is the same as the case of the third embodiment. Is reversed. That is, when the input signal VIN is at the low level, the voltage VA is VCC, the pMOS transistor 51P is off, and the nMOS transistor 51N is on.
Output voltage VB of CMOS inverter 51 is VSS, nM
The OS transistor 52N is off. When the voltage VA becomes equal to or lower than the threshold voltage of the CMOS inverter 51 in response to the rising of the input signal VIN, the pMOS transistor 51P is turned on and the nMOS transistor 51N is turned off, and the voltage VB becomes VCC.
The MOS transistor 52N is turned on and the voltage VO rises. Next, the voltage VA changes to the CMOS inverter 51.
When the threshold voltage is exceeded, the pMOS transistor 51
P is turned off, the nMOS transistor 51N is turned on, the voltage VB returns to VSS, and the nMOS transistor 5
2N is off.
【００３１】この構成の場合、上記第３実施例の場合と
同一の効果が得られる。なお、本発明には他にも種々の
変形例が含まれる。例えば、本発明の入力バッファゲー
ト回路は、上記第１〜５実施例を任意に組み合わせた構
成であってもよい。また、図１に示す残部回路３０が図
７に示すものに限定されないことは、勿論である。With this structure, the same effect as in the case of the third embodiment can be obtained. In addition, the present invention includes various modifications. For example, the input buffer gate circuit of the present invention may have a configuration in which the above first to fifth embodiments are arbitrarily combined. Further, it goes without saying that the remaining circuit 30 shown in FIG. 1 is not limited to that shown in FIG.
【００３２】[0032]
【発明の効果】本発明では、プルアップ抵抗を高抵抗値
としてその消費電力を低減することができ、しかも、Ｐ
ＮＰ型トランジスタのベースに立ち上がり検出回路の入
力端を接続し、立ち上がり検出回路の出力端を、スイッ
チ回路を介して該ＰＮＰ型トランジスタのエミッタに接
続しているので、プルアップ抵抗の高抵抗化により入力
信号が低レベルから高レベルへ遷移するときの該ＰＮＰ
型トランジスタのエミッタへの伝播遅延時間が長くなる
のを、防止することができるという優れた効果を奏し、
半導体集積回路の低消費電力化に寄与するところが大き
い。According to the present invention, the pull-up resistor can be made to have a high resistance value to reduce its power consumption, and moreover, P
Since the input terminal of the rising edge detection circuit is connected to the base of the NP type transistor and the output terminal of the rising edge detection circuit is connected to the emitter of the PNP type transistor via the switch circuit, the pull-up resistor has a high resistance. The PNP when the input signal transits from low level to high level
It has an excellent effect of preventing the propagation delay time to the emitter of the type transistor from becoming long,
It greatly contributes to the reduction of power consumption of semiconductor integrated circuits.
【図１】本発明の第１実施例のＢｉ−ＣＭＯＳ入力バッ
ファゲート回路を示す図である。FIG. 1 is a diagram showing a Bi-CMOS input buffer gate circuit according to a first embodiment of the present invention.
【図２】（Ａ）〜（Ｄ）は図１の回路の動作を示す波形
図である。2A to 2D are waveform charts showing the operation of the circuit of FIG.
【図３】図１の回路と、図１においてＣＲ微分回路及び
スイッチ回路を省略した回路とのシミュレーション結果
を示す波形図である。FIG. 3 is a waveform diagram showing a simulation result of the circuit of FIG. 1 and a circuit in which the CR differentiating circuit and the switch circuit are omitted in FIG.
【図４】（Ａ）は本発明の第２実施例のプリエンファシ
ス回路を示す図であり、（Ｂ）及び（Ｃ）はこの回路の
動作を示す波形図である。FIG. 4A is a diagram showing a pre-emphasis circuit of a second embodiment of the present invention, and FIGS. 4B and 4C are waveform diagrams showing the operation of this circuit.
【図５】（Ａ）〜（Ｃ）はそれぞれ本発明の第３〜５実
施例のスイッチ回路を示す図である。5A to 5C are diagrams showing switch circuits according to third to fifth embodiments of the present invention, respectively.
【図６】（Ａ）は本発明の第６実施例の立ち上がり時点
高速化回路を示す図であり、（Ｂ）及び（Ｃ）はこの回
路の動作を示す波形図である。FIG. 6A is a diagram showing a rise time accelerating circuit according to a sixth embodiment of the present invention, and FIGS. 6B and 6C are waveform diagrams showing the operation of this circuit.
【図７】従来のＢｉ−ＣＭＯＳ入力バッファゲート回路
を示す図である。FIG. 7 is a diagram showing a conventional Bi-CMOS input buffer gate circuit.
１０、１０Ａ Ｂｉ−ＣＭＯＳ入力バッファゲート ２０、２０Ａ 入力段回路 ３０ 残部回路 ４０ ＣＲ微分回路 ４０Ａ プリエンファシス回路 ５０、５０Ａ〜５０Ｃ スイッチ回路 ５１、５２ ＣＭＯＳインバータ 10, 10A Bi-CMOS input buffer gate 20, 20A input stage circuit 30 residual circuit 40 CR differentiating circuit 40A pre-emphasis circuit 50, 50A-50C switch circuit 51, 52 CMOS inverter
Claims (7)
接続されたプルアップ抵抗（２１Ａ）と、該プルアップ
抵抗の他端にエミッタが接続され、該第１電源電圧供給
線より電位が低い第２電源電圧供給線（ＶＳＳ）にコレ
クタが接続され、ベースが論理信号入力端とされたＰＮ
Ｐ型トランジスタ（２２）と、を有する入力段回路（２
０Ａ）と、 入力端が該エミッタに接続され、該論理信号入力端への
入力に応じた論理信号を出力する残部回路（３０）と、 を有する入力バッファゲートにおいて、 入力端が該入力段回路の該論理信号入力端に接続され、
該論理信号入力端への入力の立ち上がり時に出力端から
パルスを出力する立ち上がり検出回路（４０）と、 制御入力端が該立ち上がり検出回路の出力端に接続さ
れ、該制御入力端への該パルスが存在する間のみ導通さ
れる電流路の一端及び他端がそれぞれ該第１電源電圧供
給線及び該エミッタに接続されたスイッチ回路（５０）
と、 を有することを特徴とする入力バッファゲート。1. A pull-up resistor (21A) having one end connected to a first power supply voltage supply line (VCC), and an emitter connected to the other end of the pull-up resistor, and a potential from the first power supply voltage supply line. PN whose collector is connected to the second power supply voltage supply line (VSS) having a low
An input stage circuit (2) having a P-type transistor (22)
0A), and a remainder circuit (30) whose input end is connected to the emitter and which outputs a logic signal according to the input to the logic signal input end. Connected to the logic signal input terminal of
A rising edge detection circuit (40) that outputs a pulse from the output terminal when the input to the logic signal input terminal rises, and a control input terminal is connected to the output terminal of the rising edge detection circuit, and the pulse to the control input terminal is A switch circuit (50) in which one end and the other end of a current path that is conducted only while existing are connected to the first power supply voltage supply line and the emitter, respectively.
And an input buffer gate.
路（４０）であることを特徴とする請求項１記載の入力
バッファゲート。2. The input buffer gate according to claim 1, wherein the rising edge detection circuit is a CR differentiating circuit (40).
ァシス回路（４０Ａ）であることを特徴とする請求項１
記載の入力バッファゲート。3. The rising edge detection circuit is a pre-emphasis circuit (40A).
Input buffer gate as described.
た第１ｐＭＯＳトランジスタ（５１Ｐ）と、ドレインが
該第１ｐＭＯＳトランジスタのドレインに接続されて出
力端とされ、ソースが前記第２電源電圧供給線（ＶＳ
Ｓ）に接続され、ゲートが該第１ｐＭＯＳトランジスタ
のゲートと共通に接続されて該スイッチ回路の入力端と
された第１ｎＭＯＳトランジスタ（５１Ｎ）と、からな
る第１ＣＭＯＳインバータ（５１）と、 ソースが該第１電源電圧供給線に接続された第２ｐＭＯ
Ｓトランジスタ（５２Ｐ）と、ドレインが該第２ｐＭＯ
Ｓトランジスタのドレインに接続されて該スイッチ回路
の出力端とされ、ゲートが該第２ｐＭＯＳトランジスタ
のゲートと共通に接続され且つ該第１ＣＭＯＳインバー
タの該出力端に接続された第２ｎＭＯＳトランジスタ
（５２Ｎ）と、カソードが該第２ｎＭＯＳトランジスタ
のソースに接続されアノードが該第２電源電圧供給線に
接続されたツェナダイオード（５２Ｄ）と、からなる第
２ＣＭＯＳインバータ（５２）と、 を有することを特徴とする請求項１乃至３のいずれか１
つに記載の入力バッファゲート。4. The switch circuit (50) outputs a first pMOS transistor (51P) whose source is connected to the first power supply voltage supply line (VCC), and a drain which is connected to the drain of the first pMOS transistor. And the source is the second power supply voltage supply line (VS
A first nMOS transistor (51N) connected to S) and having a gate commonly connected to the gate of the first pMOS transistor and serving as an input terminal of the switch circuit; Second pMO connected to the first power supply voltage supply line
The S transistor (52P) and the drain are the second pMO
A second nMOS transistor (52N) connected to the drain of the S-transistor to serve as an output end of the switch circuit, having a gate commonly connected to the gate of the second pMOS transistor and connected to the output end of the first CMOS inverter; A second CMOS inverter (52) comprising a Zener diode (52D) having a cathode connected to the source of the second nMOS transistor and an anode connected to the second power supply voltage supply line. Any one of items 1 to 3
Input buffer gate as described in section 3.
た第１ｐＭＯＳトランジスタ（５１Ｐ）と、ドレインが
該第１ｐＭＯＳトランジスタのドレインに接続されて出
力端とされ、ソースが前記第２電源電圧供給線（ＶＳ
Ｓ）に接続され、ゲートが該第１ｐＭＯＳトランジスタ
のゲートと共通に接続されて該スイッチ回路の入力端と
された第１ｎＭＯＳトランジスタ（５１Ｎ）と、からな
る第１ＣＭＯＳインバータ（５１）と、 ソースが該第１電源電圧供給線に接続され、ドレインが
該スイッチ回路の出力端とされ、ゲートが該第１ＣＭＯ
Ｓインバータの該出力端に接続された第２ＭＯＳトラン
ジスタ（５２Ｐ）と、 を有することを特徴とする請求項１乃至３のいずれか１
つに記載の入力バッファゲート。5. The switch circuit (50A) has a source connected to the first power supply voltage supply line (VCC), a first pMOS transistor (51P), and a drain connected to the drain of the first pMOS transistor to output the first pMOS transistor. And the source is the second power supply voltage supply line (VS
A first nMOS transistor (51N) connected to S) and having a gate commonly connected to the gate of the first pMOS transistor and serving as an input terminal of the switch circuit; It is connected to the first power supply voltage supply line, the drain is the output terminal of the switch circuit, and the gate is the first CMO.
The second MOS transistor (52P) connected to the output terminal of the S inverter, and a second MOS transistor (52P) according to any one of claims 1 to 3.
Input buffer gate as described in section 1.
れ、ゲートが該スイッチ回路の入力端とされ、ソースが
該スイッチ回路の出力端とされたｎＭＯＳトランジスタ
であることを特徴とする請求項１乃至３のいずれか１つ
に記載の入力バッファゲート。6. The switch circuit (50B) has a drain connected to the first power supply voltage supply line (VCC), a gate serving as an input end of the switch circuit, and a source serving as an output end of the switch circuit. The input buffer gate according to claim 1, wherein the input buffer gate is an nMOS transistor.
れ、ベースが該スイッチ回路の入力端とされ、エミッタ
が該スイッチ回路の出力端とされたＮＰＮ型トランジス
タであることを特徴とする請求項１乃至３のいずれか１
つに記載の入力バッファゲート。7. The switch circuit (50C) has a collector connected to the first power supply voltage supply line (VCC), a base serving as an input end of the switch circuit, and an emitter serving as an output end of the switch circuit. 4. An NPN transistor according to claim 1, wherein the transistor is an NPN transistor.
Input buffer gate as described in section 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214603A JPH0766708A (en) | 1993-08-30 | 1993-08-30 | Input buffer gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214603A JPH0766708A (en) | 1993-08-30 | 1993-08-30 | Input buffer gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766708A true JPH0766708A (en) | 1995-03-10 |
Family
ID=16658451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214603A Withdrawn JPH0766708A (en) | 1993-08-30 | 1993-08-30 | Input buffer gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766708A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147512A (en) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | Pre-emphasis circuit |
| CN111740679A (en) * | 2019-02-06 | 2020-10-02 | 通用汽车环球科技运作有限责任公司 | Dynamic grid driving system and control method |
-
1993
- 1993-08-30 JP JP5214603A patent/JPH0766708A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147512A (en) * | 2007-12-12 | 2009-07-02 | Yokogawa Electric Corp | Pre-emphasis circuit |
| CN111740679A (en) * | 2019-02-06 | 2020-10-02 | 通用汽车环球科技运作有限责任公司 | Dynamic grid driving system and control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4845386A (en) | Bi-MOS logic circuit having a totem pole type output buffer section | |
| KR20010049227A (en) | Level adjustment circuit and data output circuit thereof | |
| JPS63202126A (en) | Logic circuit | |
| JP2647014B2 (en) | BiCMOS logic circuit | |
| US5173624A (en) | Level-shifter circuit for high-speed low-power bicmos ecl to cmos input buffers | |
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| JP2699823B2 (en) | Semiconductor integrated circuit | |
| JPH0766708A (en) | Input buffer gate | |
| JPH0629829A (en) | Improved bicmos exciter provided with low output level | |
| US4607175A (en) | Non-inverting high speed low level gate to Schottky transistor-transistor logic translator | |
| US5097153A (en) | TTL compatible BICMOS input circuit | |
| US5023478A (en) | Complementary emitter follower drivers | |
| JP2682786B2 (en) | BiCMOS circuit | |
| JPH03123220A (en) | Output circuit | |
| US10644699B2 (en) | Lower voltage switching of current mode logic circuits | |
| JP4004151B2 (en) | Output circuit | |
| EP0397398B1 (en) | A TTL compatible bicmos input circuit | |
| JPH0497616A (en) | Level shifter circuit | |
| JPH0832421A (en) | Delay logic circuit element | |
| JPH0661436A (en) | Ttl-cmos output stage | |
| JPH02264519A (en) | Semiconductor device | |
| JPH0766709A (en) | Ecl/cmos level conversion circuit and semiconductor integrated circuit including the circuit | |
| JP2897531B2 (en) | Semiconductor integrated circuit | |
| JP2770453B2 (en) | Level conversion circuit | |
| JPH01105613A (en) | Bridge type base control circuit for power switch |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |