JPH0766292A - Ｌｓｉ配線構造 - Google Patents
Ｌｓｉ配線構造Info
- Publication number
- JPH0766292A JPH0766292A JP20748993A JP20748993A JPH0766292A JP H0766292 A JPH0766292 A JP H0766292A JP 20748993 A JP20748993 A JP 20748993A JP 20748993 A JP20748993 A JP 20748993A JP H0766292 A JPH0766292 A JP H0766292A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- block
- input terminal
- wiring
- signal source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Mounting Of Printed Circuit Boards And The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 信号源と各論理ゲートとの幾何学的距離が異
なっていても、配線による信号伝搬遅延が同じになる半
導体集積回路を提供する。 【構成】 アレイ状に配置された複数個の論理ゲートを
ブロック化してグループに分け、論理信号源１３と各ブ
ロックの論理信号入力端子５，６，７，８との幾何学的
距離に逆比例した位相定数を有する伝送線路により、論
理信号源と各ブロックとを接続する、また各ブロック内
にアレイ状に配置された論理ゲートと入力端子とを、幾
何学的距離に逆比例した位相定数を有する伝送線路によ
り接続する。
なっていても、配線による信号伝搬遅延が同じになる半
導体集積回路を提供する。 【構成】 アレイ状に配置された複数個の論理ゲートを
ブロック化してグループに分け、論理信号源１３と各ブ
ロックの論理信号入力端子５，６，７，８との幾何学的
距離に逆比例した位相定数を有する伝送線路により、論
理信号源と各ブロックとを接続する、また各ブロック内
にアレイ状に配置された論理ゲートと入力端子とを、幾
何学的距離に逆比例した位相定数を有する伝送線路によ
り接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、大規模半導体集積回路の配線構造に関する。
し、特に、大規模半導体集積回路の配線構造に関する。
【０００２】
【従来の技術】従来の大規模半導体集積回路（ＬＳＩ）
においては、図３に示される様に、信号源７８からの信
号を６１〜７６で示されるアレイ状に配置された論理ゲ
ートに分配するために配線７９を用いている。この配線
７９の単位長あたりの対地容量Ｃ及び単位長あたりのイ
ンダクタンスＬは至る所同じ値となる。これは同一の配
線構造を用いるためである。配線のもつ位相定数βは、
ωを角周波数とすると、 β＝ω√（ＬＣ） （１） と表され、配線上の至る所で同じ値となる。このため、
信号源７８から発せられた信号は、信号源からの幾何学
的距離の遠い論理ゲート程、遅く伝達される。このた
め、各論理ゲートにおいて、新たな信号処理を同時に行
うことは不可能である。このため、信号処理を行う時刻
を各ゲートでずらしたり、クロックを十分に遅くして位
相遅れが無視できるようにした、低速度の信号処理を行
う等の対応がされていた。このため、各論理ゲートが、
超高速の信号処理能力をもっていたとしても、集積回路
チップ全体としての信号処理能力は、かなり低いものと
なっていた。
においては、図３に示される様に、信号源７８からの信
号を６１〜７６で示されるアレイ状に配置された論理ゲ
ートに分配するために配線７９を用いている。この配線
７９の単位長あたりの対地容量Ｃ及び単位長あたりのイ
ンダクタンスＬは至る所同じ値となる。これは同一の配
線構造を用いるためである。配線のもつ位相定数βは、
ωを角周波数とすると、 β＝ω√（ＬＣ） （１） と表され、配線上の至る所で同じ値となる。このため、
信号源７８から発せられた信号は、信号源からの幾何学
的距離の遠い論理ゲート程、遅く伝達される。このた
め、各論理ゲートにおいて、新たな信号処理を同時に行
うことは不可能である。このため、信号処理を行う時刻
を各ゲートでずらしたり、クロックを十分に遅くして位
相遅れが無視できるようにした、低速度の信号処理を行
う等の対応がされていた。このため、各論理ゲートが、
超高速の信号処理能力をもっていたとしても、集積回路
チップ全体としての信号処理能力は、かなり低いものと
なっていた。
【０００３】
【発明が解決しようとする課題】従来の配線構造では、
信号源から論理ゲートへの信号伝達は差があるので、各
論理ゲートにおいて新たな信号処理を同時に行うことは
不可能である。このため信号処理を行う時刻を各ゲート
でずらしたり、クロックを十分に遅くして位相遅れが無
視できるようにした低速度の信号処理能力をもっていた
としても、集積回路チップ全体としての信号処理能力
は、かなり低いものとなっていた。
信号源から論理ゲートへの信号伝達は差があるので、各
論理ゲートにおいて新たな信号処理を同時に行うことは
不可能である。このため信号処理を行う時刻を各ゲート
でずらしたり、クロックを十分に遅くして位相遅れが無
視できるようにした低速度の信号処理能力をもっていた
としても、集積回路チップ全体としての信号処理能力
は、かなり低いものとなっていた。
【０００４】また従来の配線構造では、配線により信号
源が全部の論理ゲートに直接接続されているので、配線
の本数が多くなるという問題があった。
源が全部の論理ゲートに直接接続されているので、配線
の本数が多くなるという問題があった。
【０００５】本発明の目的は、信号源と各論理ゲートと
の幾何学距離が異なっていても、伝送線路による信号伝
播遅延が同じになるＬＳＩ配線構造を提供することあ
る。
の幾何学距離が異なっていても、伝送線路による信号伝
播遅延が同じになるＬＳＩ配線構造を提供することあ
る。
【０００６】本発明の他の目的は、配線の本数を削減す
ることのできるＬＳＩ配線構造を提供することにある。
ることのできるＬＳＩ配線構造を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＬＳＩ配線構造
は、アレイ状に論理ゲートが配置されたＬＳＩにおい
て、論理ゲート群をブロック化してグループ分けし、論
理信号源と各ブロックの論理信号入力端子のと幾何学的
距離に逆比例した位相定数を有する伝送線路により、前
記論理信号源と各ブロックの論理信号入力端子とを接続
している。
は、アレイ状に論理ゲートが配置されたＬＳＩにおい
て、論理ゲート群をブロック化してグループ分けし、論
理信号源と各ブロックの論理信号入力端子のと幾何学的
距離に逆比例した位相定数を有する伝送線路により、前
記論理信号源と各ブロックの論理信号入力端子とを接続
している。
【０００８】更に、各ブロック毎に設けられた論理信号
入力端子とブロック内にアレイ状に配置された各論理ゲ
ートとの幾何学的距離に逆比例した位相定数を有する伝
送経路により、前記論理信号入力端子と各論理ゲートと
を接続するように配置されたＬＳＩにおいて、論理ゲー
ト群をブロック化して、グループ分けし、論理信号源と
各ブロックの論理信号が、入力端子と幾何学的距離に逆
比例した位相定数を有する伝送線路により前記論理信号
源と各ブロックとを接続している。
入力端子とブロック内にアレイ状に配置された各論理ゲ
ートとの幾何学的距離に逆比例した位相定数を有する伝
送経路により、前記論理信号入力端子と各論理ゲートと
を接続するように配置されたＬＳＩにおいて、論理ゲー
ト群をブロック化して、グループ分けし、論理信号源と
各ブロックの論理信号が、入力端子と幾何学的距離に逆
比例した位相定数を有する伝送線路により前記論理信号
源と各ブロックとを接続している。
【０００９】
【実施例】図１及び図２に、本発明のＬＳＩの配線構造
の実施例を示す。図１において、ＬＳＩ上にアレイ状に
配置された論理ゲート群は、例えば、４つの正方形状ブ
ロック１，２，３，４にまとめられている。これら４つ
のブロックは正方形の４つの頂点にそれぞれ位置するよ
うに配置されている。
の実施例を示す。図１において、ＬＳＩ上にアレイ状に
配置された論理ゲート群は、例えば、４つの正方形状ブ
ロック１，２，３，４にまとめられている。これら４つ
のブロックは正方形の４つの頂点にそれぞれ位置するよ
うに配置されている。
【００１０】各ブロックには、論理信号入力端子５，
６，７，８が設けられている。これらの論理信号入力端
子５，６，７，８と信号源１３とは、各々配線９，１
０，１１，１２によって結ばれている。各入力端子５，
６，７，８は各正方形状ブロックの右下頂点付近にあ
り、信号源１３はブロック４の入力端子８の下方付近に
ある。
６，７，８が設けられている。これらの論理信号入力端
子５，６，７，８と信号源１３とは、各々配線９，１
０，１１，１２によって結ばれている。各入力端子５，
６，７，８は各正方形状ブロックの右下頂点付近にあ
り、信号源１３はブロック４の入力端子８の下方付近に
ある。
【００１１】各配線の位相定数β、配線長ｌ（幾何学的
距離）は、各々配線９に対してβ1，ｌ1 、配線１０に
対してβ2 ，ｌ2 、配線１１に対してβ3 ，ｌ3 、配線
１２に対してβ4 ，ｌ4 であるとすると、ｌ1 ＞ｌ2 ＞
ｌ3 ＞ｌ4 かつβ1 ＜β2 ＜β3 ＜β4 が成り立ってい
る。すなわち本実施例のようなアレイ状の配置にすれ
ば、信号源から各ブロックの入力端子への各配線の配線
長と位相定数とは逆比例の関係になっている。したがっ
て、信号源１３から各ブロックの論理信号入力端子５，
６，７，８への信号伝播遅延が同じになるための理想的
条件は、 β1 ｌ1 ＝β2 ｌ2 ＝β3 ｌ3 ＝β4 ｌ4 （２） であるが、本実施例のブロック配置によれば、上記
（２）式の理想的条件をほぼ満たすことが可能となる。
距離）は、各々配線９に対してβ1，ｌ1 、配線１０に
対してβ2 ，ｌ2 、配線１１に対してβ3 ，ｌ3 、配線
１２に対してβ4 ，ｌ4 であるとすると、ｌ1 ＞ｌ2 ＞
ｌ3 ＞ｌ4 かつβ1 ＜β2 ＜β3 ＜β4 が成り立ってい
る。すなわち本実施例のようなアレイ状の配置にすれ
ば、信号源から各ブロックの入力端子への各配線の配線
長と位相定数とは逆比例の関係になっている。したがっ
て、信号源１３から各ブロックの論理信号入力端子５，
６，７，８への信号伝播遅延が同じになるための理想的
条件は、 β1 ｌ1 ＝β2 ｌ2 ＝β3 ｌ3 ＝β4 ｌ4 （２） であるが、本実施例のブロック配置によれば、上記
（２）式の理想的条件をほぼ満たすことが可能となる。
【００１２】図２は、図１のブロック内の論理ゲート配
置を示したものであり、各ブロックとも同一の論理ゲー
ト配置構成があるので、代表的な論理ゲートブロック１
の構成を示す。論理ゲートブロック１は、アレイ状に配
置された４個の論理ゲート４１，４２，４３，４４から
成り立っている。これら４個の論理ゲートは、正方形の
４つの頂点にそれぞれ位置するように配置されている。
論理ゲートブロック１の論理信号入力端子５は、４個の
論理ゲート４１，４２，４３，４４に配線４９，５０，
５１，５２により接続されている。これら各配線の位相
定数β，配線長ｌを、配線４９に対してβ11，ｌ11、配
線５０に対してβ12，ｌ12、配線５１に対してβ13，ｌ
13、配線５２に対してはβ14，ｌ14とすると、ｌ11＞ｌ
12＞ｌ13＞ｌ14かつβ11＜β12＜β13＜β14が成り立っ
ている。すなわち図２のように論理ゲートをアレイ状に
配置すれば、各論理ゲートへの各配線の配線長と位相定
数とは逆比例の関係に成っている。したがって、論理信
号入力端子５から各論理ゲートへの信号伝播遅延が同じ
になるための理想的条件は、 β11ｌ11＝β12ｌ12＝β13ｌ13＝β14ｌ14 （３） であるが、本実施例の論理ゲート配置によれば、上記
（３）式の理想的条件をほぼ満たすことが可能になる。
置を示したものであり、各ブロックとも同一の論理ゲー
ト配置構成があるので、代表的な論理ゲートブロック１
の構成を示す。論理ゲートブロック１は、アレイ状に配
置された４個の論理ゲート４１，４２，４３，４４から
成り立っている。これら４個の論理ゲートは、正方形の
４つの頂点にそれぞれ位置するように配置されている。
論理ゲートブロック１の論理信号入力端子５は、４個の
論理ゲート４１，４２，４３，４４に配線４９，５０，
５１，５２により接続されている。これら各配線の位相
定数β，配線長ｌを、配線４９に対してβ11，ｌ11、配
線５０に対してβ12，ｌ12、配線５１に対してβ13，ｌ
13、配線５２に対してはβ14，ｌ14とすると、ｌ11＞ｌ
12＞ｌ13＞ｌ14かつβ11＜β12＜β13＜β14が成り立っ
ている。すなわち図２のように論理ゲートをアレイ状に
配置すれば、各論理ゲートへの各配線の配線長と位相定
数とは逆比例の関係に成っている。したがって、論理信
号入力端子５から各論理ゲートへの信号伝播遅延が同じ
になるための理想的条件は、 β11ｌ11＝β12ｌ12＝β13ｌ13＝β14ｌ14 （３） であるが、本実施例の論理ゲート配置によれば、上記
（３）式の理想的条件をほぼ満たすことが可能になる。
【００１３】以上の実施例によれば、信号源１３から各
ブロックの入力端子への信号伝播遅延をほぼ同一にで
き、かつ各ブロックの入力端子からブロック内の各論理
ゲートへの信号伝播遅延をほぼ同一にできるから、信号
源１３からアレイ状に配置された全部の論理ゲートへの
信号伝播遅延をほぼ同一にすることができる。
ブロックの入力端子への信号伝播遅延をほぼ同一にで
き、かつ各ブロックの入力端子からブロック内の各論理
ゲートへの信号伝播遅延をほぼ同一にできるから、信号
源１３からアレイ状に配置された全部の論理ゲートへの
信号伝播遅延をほぼ同一にすることができる。
【００１４】
【発明の効果】本発明により、アレイ状に論理ゲートが
配置されたＬＳＩにおいて、各論理ゲートに信号が到達
する時刻をほぼ同時刻にすることが可能となるばかりで
なく、論理ゲートをブロック化することにより、配線の
本数を大幅に削減することができる。
配置されたＬＳＩにおいて、各論理ゲートに信号が到達
する時刻をほぼ同時刻にすることが可能となるばかりで
なく、論理ゲートをブロック化することにより、配線の
本数を大幅に削減することができる。
【図１】本発明によるＬＳＩ配線構造を示す図である。
【図２】本発明によるブロック内の配線構造を示す図で
ある。
ある。
【図３】従来例によるＬＳＩ配線構造を示す図である。
１，２，３，４ 論理ゲートブロック ５，６，７，８ 論理信号入力端子 ９，１０，１１，１２ 配線
Claims (2)
- 【請求項１】アレイ状に論理ゲートが配置されたＬＳＩ
において、論理ゲート群をブロック化してグループ分け
し、論理信号源と各ブロックの論理信号入力端子のと幾
何学的距離に逆比例した位相定数を有する伝送線路によ
り、前記論理信号源と各ブロックの論理信号入力端子と
を接続したことを特徴とするＬＳＩの配線構造。 - 【請求項２】各ブロック毎に設けられた論理信号入力端
子とブロック内にアレイ状に配置された各論理ゲートと
の幾何学的距離に逆比例した位相定数を有する伝送経路
により、前記論理信号入力端子と各論理ゲートとを接続
することを特徴とする請求項１記載のＬＳＩ配線構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207489A JP2912131B2 (ja) | 1993-08-23 | 1993-08-23 | Ｌｓｉ配線構造 |
| US08/266,587 US5448208A (en) | 1993-07-15 | 1994-06-28 | Semiconductor integrated circuit having an equal propagation delay |
| US08/460,596 US5537061A (en) | 1993-07-15 | 1995-06-02 | Semiconductor integrated circuit having signal paths with equal propagation delays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207489A JP2912131B2 (ja) | 1993-08-23 | 1993-08-23 | Ｌｓｉ配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766292A true JPH0766292A (ja) | 1995-03-10 |
| JP2912131B2 JP2912131B2 (ja) | 1999-06-28 |
Family
ID=16540581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207489A Expired - Lifetime JP2912131B2 (ja) | 1993-07-15 | 1993-08-23 | Ｌｓｉ配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912131B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143251A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
-
1993
- 1993-08-23 JP JP5207489A patent/JP2912131B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143251A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600790B1 (en) | 1996-10-30 | 2003-07-29 | Hitachi, Ltd. | Gap-coupling bus system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912131B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970708 |