JPH0765580A - Semiconductor storage device - Google Patents
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- JPH0765580A JPH0765580A JP5214118A JP21411893A JPH0765580A JP H0765580 A JPH0765580 A JP H0765580A JP 5214118 A JP5214118 A JP 5214118A JP 21411893 A JP21411893 A JP 21411893A JP H0765580 A JPH0765580 A JP H0765580A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に消費電流を低減した半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device with reduced current consumption.
【０００２】[0002]
【従来の技術】図１２は従来の半導体記憶装置として、
昭和６３年電子情報通信学会春期全国大会講演論文集に
記載された、２４ビット浮動小数点信号処理プロセッサ
ｍＳＰ２の２ポートＲＡＭを、動作説明の便宜を図るた
めシングルポートＲＡＭに改めた回路図である。（昭和
６３年電子情報通信学会春期全国大会講演論文集Ｃ−２
７５参照）。2. Description of the Related Art FIG. 12 shows a conventional semiconductor memory device.
FIG. 7 is a circuit diagram in which the 2-port RAM of the 24-bit floating point signal processor mSP2 described in the Proceedings of the Spring National Convention of the Institute of Electronics, Information and Communication Engineers in 1988 is changed to a single-port RAM for convenience of operation explanation. (Proceedings of IEICE Spring National Congress 1988 C-2
75).
【０００３】従来は、マイクロプロセッサのように、同
一チップ上にクロックに同期して動作するロジック回路
を含むメモリ（同期型記憶装置）の場合、タイミング設
計の容易性からクロック信号をプリチャージやセンスア
ンプイネーブルのタイミング制御に用いていた。Conventionally, in the case of a memory (synchronous storage device) including a logic circuit operating on the same chip in synchronization with a clock, such as a microprocessor, a clock signal is precharged or sensed for ease of timing design. Used for timing control of amplifier enable.
【０００４】図１２において、プリチャージ回路５がイ
コライズ回路６を介してビット線４２によって、複数の
メモリセル４１で構成されるメモリセルアレイ４に接続
されている。ここでビット線４２は２本１組で対になっ
たビット線対が複数集まって形成されている。In FIG. 12, a precharge circuit 5 is connected to a memory cell array 4 composed of a plurality of memory cells 41 by a bit line 42 via an equalize circuit 6. Here, the bit line 42 is formed by collecting a plurality of bit line pairs, each pair consisting of two bit lines.
【０００５】メモリセルアレイ４には、Ｙセレクタ制御
信号線３１によってＹデコーダ３に接続されたＹセレク
タ３２がビット線４２によって接続され、Ｙセレクタ３
２にはセンスアンプ７０およびライトドライバ９がＩ／
Ｏ線対３３で接続され、Ｘデコーダ２がワード線２１に
よって接続されている。Ｘデコーダ２およびＹデコーダ
３にはアドレスラッチ１が接続されている。To the memory cell array 4, the Y selector 32 connected to the Y decoder 3 by the Y selector control signal line 31 is connected by the bit line 42, and the Y selector 3 is connected.
2, the sense amplifier 70 and the write driver 9 are I / O.
It is connected by an O line pair 33, and the X decoder 2 is connected by a word line 21. An address latch 1 is connected to the X decoder 2 and the Y decoder 3.
【０００６】入力としては、プリチャージ回路５および
イコライズ回路６のゲート電極と、アドレスラッチ１お
よびＸデコーダ２にはクロック信号Ｔ０が与えられ、セ
ンスアンプ７０にはクロック信号Ｔ２が与えられ、ライ
トドライバ９にはクロック信号Ｔ３が与えられる。ここ
で、クロック信号Ｔ１はワード線２１の立ち上げからセ
ンスアンプ７０がセンスを開始するまでの期間を確保す
るために使用される信号であり、メモリの制御には直接
関与しない信号である。これらクロック信号Ｔ０〜Ｔ３
は非重複クロックである。また、アドレスラッチ１には
アドレス信号１１が与えられる。ライトドライバ９には
ライトデータ信号９１が入力される。出力としては、セ
ンスアンプ７０から出力信号７４が出力される。As inputs, a clock signal T0 is applied to the gate electrodes of the precharge circuit 5 and the equalize circuit 6, the address latch 1 and the X decoder 2, the clock signal T2 is applied to the sense amplifier 70, and the write driver is applied. A clock signal T3 is applied to 9. Here, the clock signal T1 is a signal used to secure a period from the rise of the word line 21 to the start of sensing by the sense amplifier 70, and is a signal that is not directly involved in the control of the memory. These clock signals T0 to T3
Are non-overlapping clocks. Address signal 11 is applied to address latch 1. The write data signal 91 is input to the write driver 9. As an output, the output signal 74 is output from the sense amplifier 70.
【０００７】次に動作について説明する。このメモリは
非重複４相クロックで動作する。従って１アクセスサイ
クルをクロック信号Ｔ０、Ｔ１、Ｔ２、Ｔ３が与えられ
る４つの期間に区分することができる。Next, the operation will be described. This memory operates with non-overlapping 4-phase clocks. Therefore, one access cycle can be divided into four periods in which the clock signals T0, T1, T2 and T3 are applied.
【０００８】まずクロック信号Ｔ０が与えられる期間に
おいては、プリチャージ回路５がオンすることによりビ
ット線４２のプリチャージが行われ、イコライズ回路６
がオンすることによりビット線４２のイコライズが行わ
れる。また同じタイミングでＩ／Ｏ線対３３に対しても
プリチャージ及びイコライズが行われる。また、クロッ
ク信号Ｔ０が与えられる期間にアドレスのデコードが行
われ、Ｘデコーダ２によりワード線２１が選択され、Ｙ
デコーダ３によりＹセレクタ制御信号線３１の選択が行
われる。First, during the period in which the clock signal T0 is applied, the precharge circuit 5 is turned on to precharge the bit line 42 and the equalize circuit 6 is supplied.
Is turned on, the bit line 42 is equalized. Precharge and equalization are also performed on the I / O line pair 33 at the same timing. Further, the address is decoded during the period in which the clock signal T0 is applied, the X decoder 2 selects the word line 21, and the Y line is selected.
The decoder 3 selects the Y selector control signal line 31.
【０００９】ワード線２１はクロック同期で動作し、ク
ロック信号Ｔ０の立ち下がりで立ち上がり、Ｔ０の立ち
上がりで立ち下がる。ワード線２１が立ち上がるとワー
ド線２１に接続されているメモリセル４１のデータがビ
ット線４２に出力される。ビット線４２に出力されたデ
ータはＹセレクタ３２を介してセンスアンプ７０に入
る。センスアンプ７０はクロック信号Ｔ２でイネーブル
となり出力信号７４を出力する。The word line 21 operates in synchronization with the clock, rising at the falling edge of the clock signal T0 and falling at the rising edge of T0. When the word line 21 rises, the data in the memory cell 41 connected to the word line 21 is output to the bit line 42. The data output to the bit line 42 enters the sense amplifier 70 via the Y selector 32. The sense amplifier 70 is enabled by the clock signal T2 and outputs the output signal 74.
【００１０】データの書き込みはクロック信号Ｔ３の期
間に行なわれる。この期間にライトドライバ９がイネー
ブルとなり、Ｙセレクタ３２およびビット線４２を介し
てメモリセルアレイ４上のメモリセル４１にデータが書
き込まれる。Data is written during the period of the clock signal T3. During this period, the write driver 9 is enabled, and the data is written to the memory cell 41 on the memory cell array 4 via the Y selector 32 and the bit line 42.
【００１１】ここで、メモリセルアレイ４のアドレスが
図３のようにマッピングされているとする。Ｘデコーダ
２はアドレスの上位側（ＭＳＢ側）の１０ビットをデコ
ードし、Ｙデコーダ３は下位側（ＬＳＢ側）の２ビット
をデコードする。仮にアドレスが０から１、２、３、４
…とインクリメントした場合、０から３まではＹデコー
ダ３に入るアドレスのみが変化し、Ｘデコーダ２に入る
アドレスは変化せず、アドレスが３から４に変化する時
点でＸデコーダ２に入るアドレスが変化し、その後４か
ら７まではＸアドレスは変化しない。以後この動作が繰
り返される。Here, it is assumed that the addresses of the memory cell array 4 are mapped as shown in FIG. The X decoder 2 decodes the upper 10 bits (MSB side) of the address, and the Y decoder 3 decodes the lower 2 bits (LSB side) of the address. If the addresses are 0 to 1, 2, 3, 4
When incremented by ..., Only the address that enters the Y decoder 3 changes from 0 to 3, the address that enters the X decoder 2 does not change, and the address that enters the X decoder 2 changes when the address changes from 3 to 4. The X address does not change from 4 to 7 after that. Thereafter, this operation is repeated.
【００１２】[0012]
【発明が解決しようとする課題】従来の同期型記憶装置
などの半導体記憶装置は以上のように構成されているの
で、たとえば０番地、１番地の順序でメモリを読み出す
場合、０番地のメモリセル４１と１番地のメモリセル４
１が同じワード線２１につながっていることから、０番
地を読み出す時点で１番地のデータも０番地のビット線
４２とは異なるビット線４２に読み出されている。しか
るに次に１番地を読み出す時に、既に読み出している１
番地のデータをプリチャージ及びイコライズによりキャ
ンセルして、再度同じデータを読み出すことになる。即
ち従来例では不用なプリチャージ及びイコライズを繰り
返すことにより無駄な電流が消費されるという問題があ
った。さらに従来例では同一ワード線２１につながるメ
モリ４１を連続して読み出す場合に、プリチャージ及び
イコライズによりビット線４２の初期化をしない場合、
ワード線２１のアクティブな時間が長くなるためビット
線４２の電位振幅が大きくなり、ビット線４２の電位振
幅が小さい場合に合わせて高感度のセンスアンプを使用
していると必要以上に速くデータを出力することにな
る。一般にセンスアンプの感度を下げると電流消費が小
さくなるとされているので、必要以上に高感度のセンス
アンプでセンスすることは電流消費を増大させる行為と
なる。Since the conventional semiconductor memory device such as the synchronous memory device is configured as described above, when the memory is read in the order of address 0 and address 1, the memory cell at address 0 is read. 41 and memory cell 4 at address 1
Since 1s are connected to the same word line 21, the data of the 1st address is also read to the bit line 42 different from the 0th bit line 42 when the 0th address is read. However, when the address 1 is read next time, it is already read 1
The address data is canceled by precharging and equalizing, and the same data is read again. That is, the conventional example has a problem that unnecessary current is consumed by repeating unnecessary precharge and equalization. Further, in the conventional example, when the memory 41 connected to the same word line 21 is continuously read, if the bit line 42 is not initialized by precharging and equalization,
Since the active time of the word line 21 becomes long, the potential amplitude of the bit line 42 becomes large, and if a high-sensitivity sense amplifier is used in accordance with the case where the potential amplitude of the bit line 42 is small, data can be transferred faster than necessary. Will be output. Generally, it is said that the current consumption is reduced when the sensitivity of the sense amplifier is lowered, so that sensing with a sense amplifier having a sensitivity higher than necessary is an act of increasing the current consumption.
【００１３】本発明は以上のような問題を解決するため
になされたもので、ビット線あるいはセンスアンプに流
れる電流を低減した半導体記憶装置を得ることを目的と
する。The present invention has been made to solve the above problems, and an object thereof is to obtain a semiconductor memory device in which the current flowing through a bit line or a sense amplifier is reduced.
【００１４】[0014]
【課題を解決するための手段】本発明に係る半導体記憶
装置の第１の態様は、アドレス信号に従ってワード線を
選択する第１のデコーダと、前記アドレス信号に従って
ビット線対を選択する第２のデコーダと、前記ビット線
対をプリチャージするプリチャージ回路と、前記ビット
線対をイコライズするイコライズ回路とを備える半導体
記憶装置において、前記第１のデコーダでデコードされ
るアドレス信号の変化を検出するアドレス変化検出回路
と、前記アドレス変化検出回路のアドレス変化検出時に
前記プリチャージ回路およびイコライズ回路を動作させ
るプリチャージ制御回路およびイコライズ制御回路とを
備えている。According to a first aspect of a semiconductor memory device of the present invention, a first decoder selects a word line according to an address signal and a second decoder selects a bit line pair according to the address signal. In a semiconductor memory device including a decoder, a precharge circuit for precharging the bit line pair, and an equalize circuit for equalizing the bit line pair, an address for detecting a change in an address signal decoded by the first decoder. A change detection circuit, and a precharge control circuit and an equalize control circuit that operate the precharge circuit and the equalize circuit when the address change detection circuit detects an address change are provided.
【００１５】本発明に係る半導体記憶装置の第２の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線対を選択
する第２のデコーダと、前記ビット線対をプリチャージ
するプリチャージ回路と、前記ビット線対をイコライズ
するイコライズ回路とを備える半導体記憶装置におい
て、前記第１のデコーダでデコードされるアドレス信号
の変化を検出するアドレス変化検出回路と、前記アドレ
ス変化検出回路のアドレス変化検出時に前記プリチャー
ジ回路およびイコライズ回路を動作させるプリチャージ
制御回路およびイコライズ制御回路と、前記プリチャー
ジ制御回路およびイコライズ制御回路の動作に連動し、
前記ビット線対の信号を、センス感度を変更して増幅す
るセンス感度変更手段とを備えている。According to a second aspect of the semiconductor memory device of the present invention, a first decoder selects a word line according to an address signal, a second decoder selects a bit line pair according to the address signal, and the bit line. In a semiconductor memory device including a precharge circuit for precharging a pair and an equalize circuit for equalizing the bit line pair, an address change detection circuit for detecting a change in an address signal decoded by the first decoder; A precharge control circuit and an equalize control circuit for operating the precharge circuit and the equalize circuit at the time of detecting an address change of the address change detection circuit, and interlocking with the operation of the precharge control circuit and the equalize control circuit,
And a sense sensitivity changing means for changing the sense sensitivity and amplifying the signal of the bit line pair.
【００１６】本発明に係る半導体記憶装置の第３の態様
は、前記センス感度変更手段がセンス感度の異なる２以
上のセンスアンプを備えることを特徴とする。A third aspect of the semiconductor memory device according to the present invention is characterized in that the sense sensitivity changing means comprises two or more sense amplifiers having different sense sensitivities.
【００１７】本発明に係る半導体記憶装置の第４の態様
は、前記センス感度変更手段が、センス感度に係るトラ
ンジスタの個数を増減することでセンス感度を変更させ
るセンスアンプを備えることを特徴とする。A fourth aspect of the semiconductor memory device according to the present invention is characterized in that the sense sensitivity changing means comprises a sense amplifier for changing the sense sensitivity by increasing or decreasing the number of transistors relating to the sense sensitivity. .
【００１８】本発明に係る半導体記憶装置の第５の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線を選択す
る第２のデコーダと、前記ビット線をプリチャージする
プリチャージ回路とを備える半導体記憶装置において、
前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変
化検出回路のアドレス変化検出時に前記プリチャージ回
路およを動作させるプリチャージ制御回路とを備えてい
る。According to a fifth aspect of the semiconductor memory device of the present invention, a first decoder for selecting a word line according to an address signal, a second decoder for selecting a bit line according to the address signal, and the bit line are provided. In a semiconductor memory device including a precharge circuit for precharging,
An address change detection circuit that detects a change in the address signal decoded by the first decoder and a precharge control circuit that operates the precharge circuit and the like when the address change detection circuit detects an address change. .
【００１９】本発明に係る半導体記憶装置の第６の態様
は、アドレス信号に従ってワード線を選択する第１のデ
コーダと、前記アドレス信号に従ってビット線を選択す
る第２のデコーダと、前記ビット線をプリチャージする
プリチャージ回路とを備える半導体記憶装置において、
前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、前記アドレス変
化検出回路のアドレス変化検出時に前記プリチャージ回
路を動作させるプリチャージ制御回路と、前記プリチャ
ージ制御回路の動作に連動し、前記ビット線の信号を、
センス感度を変更して増幅するセンス感度変更手段とを
備えている。According to a sixth aspect of the semiconductor memory device of the present invention, a first decoder for selecting a word line according to an address signal, a second decoder for selecting a bit line according to the address signal, and the bit line are provided. In a semiconductor memory device including a precharge circuit for precharging,
An address change detection circuit that detects a change in an address signal decoded by the first decoder, a precharge control circuit that operates the precharge circuit when an address change is detected by the address change detection circuit, and the precharge control circuit In conjunction with the operation of, the signal of the bit line,
And a sense sensitivity changing means for changing and amplifying the sense sensitivity.
【００２０】[0020]
【作用】本発明に係る半導体記憶装置の第１の態様によ
れば、アドレス信号の変化を検出するアドレス変化検出
回路のアドレス変化検出時にのみ、プリチャージ制御回
路およびイコライズ制御回路によりプリチャージ回路お
よびイコライズ回路を動作させるので、ビット線対への
信号読み出しに際してアドレス変化がない場合にはプリ
チャージおよびイコライズが行われない。According to the first aspect of the semiconductor memory device of the present invention, the precharge control circuit and the equalize control circuit cause the precharge circuit and the equalize control circuit to detect the change in the address signal only when the address change is detected. Since the equalizing circuit is operated, precharging and equalization are not performed if the address does not change when the signal is read to the bit line pair.
【００２１】本発明に係る半導体記憶装置の第２の態様
によれば、アドレス変化検出回路のアドレス変化検出時
にのみ、プリチャージ制御回路およびイコライズ制御回
路によりプリチャージ回路およびイコライズ回路を動作
させるので、ビット線対への信号読みだしに際してアド
レス変化がない場合にはプリチャージおよびイコライズ
が行われず、かつ、センス感度変更手段により、ビット
線対への信号読み出しに際してのアドレス変化の有無に
対応してセンス感度を変更して増幅するので、必要以上
の高感度センスを防止することができる。According to the second aspect of the semiconductor memory device of the present invention, the precharge control circuit and the equalize control circuit operate the precharge circuit and the equalize circuit only when the address change detection circuit detects the address change. If the address does not change when the signal is read to the bit line pair, precharge and equalization are not performed, and the sense sensitivity changing means senses whether or not there is an address change when the signal is read to the bit line pair. Since sensitivity is changed and amplification is performed, it is possible to prevent unnecessarily high sensitivity.
【００２２】本発明に係る半導体記憶装置の第３の態様
によれば、センス感度の異なる２以上のセンスアンプを
切り替えて使用することにより、ビット線対への信号読
み出しに際してのアドレス変化の有無に対応して、セン
ス感度を変更して増幅することができるので、必要以上
の高感度センスを防止することができる。According to the third aspect of the semiconductor memory device of the present invention, by switching and using two or more sense amplifiers having different sense sensitivities, it is possible to determine whether or not there is an address change at the time of reading a signal to a bit line pair. Correspondingly, since the sense sensitivity can be changed and amplified, it is possible to prevent an unnecessarily high sensitive sense.
【００２３】本発明に係る半導体記憶装置の第４の態様
によれば、センス感度に係るトランジスタの個数を増減
することでセンス感度を変更させるセンスアンプによ
り、ビット線対への信号読み出しに際してのアドレス変
化の有無に対応して、センス感度を変更して増幅するこ
とができるので、必要以上の高感度センスを防止するこ
とができる。According to the fourth aspect of the semiconductor memory device of the present invention, the sense amplifier for changing the sense sensitivity by increasing or decreasing the number of transistors relating to the sense sensitivity can be used to address the signal read to the bit line pair. Since the sense sensitivity can be changed and amplified depending on the presence or absence of a change, it is possible to prevent an unnecessarily high sensitive sense.
【００２４】本発明に係る半導体記憶装置の第５の態様
によれば、アドレス信号の変化を検出するアドレス変化
検出回路のアドレス変化検出時にのみ、プリチャージ制
御回路によりプリチャージ回路を動作させるので、ビッ
ト線への信号読み出しに際してアドレス変化がない場合
にはプリチャージが行われない。According to the fifth aspect of the semiconductor memory device of the present invention, the precharge control circuit operates the precharge circuit only when the address change detection circuit for detecting the change in the address signal detects the address change. If there is no address change when reading the signal to the bit line, precharge is not performed.
【００２５】本発明に係る半導体記憶装置の第６の態様
によれば、アドレス変化検出回路のアドレス変化検出時
にのみ、プリチャージ制御回路によりプリチャージ回路
を動作させるので、ビット線への信号読み出しに際して
アドレス変化がない場合にはプリチャージが行われず、
かつ、センス感度変更手段により、ビット線への信号読
み出しに際してのアドレス変化の有無に対応してセンス
感度を変更して増幅するので、必要以上の高感度センス
を防止することができる。According to the sixth aspect of the semiconductor memory device of the present invention, the precharge circuit is operated by the precharge control circuit only when the address change detection circuit detects the address change. If there is no address change, precharge is not performed,
In addition, the sense sensitivity changing means amplifies the sense sensitivity by changing the sense sensitivity according to the presence or absence of an address change at the time of reading a signal to the bit line, so that it is possible to prevent the high-sensitivity sense more than necessary.
【００２６】[0026]
【実施例】図１は本発明に係る半導体記憶装置の一実施
例を示す回路図である。図１において、プリチャージ回
路５がイコライズ回路６を介してビット線４２によっ
て、メモリセル４１で構成されるメモリセルアレイ４に
接続されている。ここでビット線４２は２本１組で対に
なったビット線対が複数集まって形成されている。1 is a circuit diagram showing an embodiment of a semiconductor memory device according to the present invention. In FIG. 1, a precharge circuit 5 is connected to a memory cell array 4 composed of memory cells 41 by a bit line 42 via an equalize circuit 6. Here, the bit line 42 is formed by collecting a plurality of bit line pairs, each pair consisting of two bit lines.
【００２７】メモリセルアレイ４には、Ｘデコーダ２が
ワード線２１によって接続され、Ｙセレクタ制御信号線
３１によってＹデコーダ３に接続されたＹセレクタ３２
がビット線４２によって接続されている。Ｘデコーダ２
およびＹデコーダ３はアドレスラッチ１に接続されてい
る。To the memory cell array 4, the X decoder 2 is connected by the word line 21, and the Y selector 32 is connected by the Y selector control signal line 31 to the Y decoder 3.
Are connected by a bit line 42. X decoder 2
And the Y decoder 3 is connected to the address latch 1.
【００２８】Ｙセレクタ３２には、ビット線４２の信号
を、センス感度を変更して増幅するセンス感度変更手段
７が接続されている。本実施例ではセンス感度の異なる
２つのセンスアンプ、すなわち第１センスアンプ７１お
よび第２センスアンプ７２を備え、状況に応じてどちら
かに切り替えることで感度の変更を行う。センス感度変
更手段７にはセンスアンプ制御ラッチ７３からの制御信
号Ａとその反転信号Ｂとが与えられる。なお、センス感
度変更手段７についての具体的説明は後に行う。Sense sensitivity changing means 7 for changing the sense sensitivity and amplifying the signal of the bit line 42 is connected to the Y selector 32. In this embodiment, two sense amplifiers having different sense sensitivities, that is, a first sense amplifier 71 and a second sense amplifier 72 are provided, and the sensitivity is changed by switching to either one according to the situation. The control signal A from the sense amplifier control latch 73 and its inverted signal B are applied to the sense sensitivity changing means 7. A specific description of the sense sensitivity changing means 7 will be given later.
【００２９】プリチャージ回路５のゲート電極にはプリ
チャージ制御回路５１が接続され、イコライズ回路６の
ゲート電極にはイコライズ制御回路６１が接続されてい
る。A precharge control circuit 51 is connected to the gate electrode of the precharge circuit 5, and an equalize control circuit 61 is connected to the gate electrode of the equalize circuit 6.
【００３０】プリチャージ制御回路５１およびイコライ
ズ制御回路６１およびセンスアンプ制御ラッチ７３には
アドレス変化検出回路８からＸアドレス一致信号８１が
与えられる。The X address coincidence signal 81 is applied from the address change detection circuit 8 to the precharge control circuit 51, the equalize control circuit 61 and the sense amplifier control latch 73.
【００３１】入力としては、プリチャージ制御回路５１
およびイコライズ制御回路６１およびセンスアンプ制御
ラッチ７３にはクロック信号φ１が与えられ、アドレス
検出回路８にはクロック信号φ１、φ２が与えられる。
また、アドレス変化検出回路８およびアドレスラッチ１
にはアドレス信号１１が与えられる。出力としては、セ
ンス感度変更手段７を介して出力信号７４が出力され
る。As an input, the precharge control circuit 51
Further, clock signal φ1 is applied to equalize control circuit 61 and sense amplifier control latch 73, and clock signals φ1 and φ2 are applied to address detection circuit 8.
Further, the address change detection circuit 8 and the address latch 1
An address signal 11 is applied to the. As an output, the output signal 74 is output via the sense sensitivity changing means 7.
【００３２】次に図１〜図４を用いて動作について説明
する。本実施例は非重複２相のクロック信号φ１、φ２
に同期して動作する回路であり、本メモリの記憶容量は
４Ｋビットで１０２４行４列の構成をとる。Next, the operation will be described with reference to FIGS. In this embodiment, non-overlapping two-phase clock signals φ1 and φ2 are used.
The memory has a storage capacity of 4K bits and a configuration of 1024 rows and 4 columns.
【００３３】図１において、アドレス信号１１はクロッ
ク信号φ２のタイミングでチップ内部の他のブロックあ
るいはチップ外部から与えられ、アドレスラッチ１及び
アドレス変化検出回路８に入力する。アドレスラッチ１
ではアドレス信号をクロック信号φ１でラッチした後、
上位側（ＭＳＢ側）の１０ビットをＸデコーダ２へ、下
位側（ＬＳＢ側）の２ビットをＹデコーダ３に出力す
る。Ｘデコーダ２は上位側１０ビットをデコードし、１
０２４本のワード線２１のうち１本を、クロック信号φ
１が高電位（以後高電位を「Ｈ」、低電位を「Ｌ」と略
記）の期間だけアクティブにする。Ｙデコーダ３は下位
側２ビットをデコードし、４本のＹセレクタ制御信号線
３１のうち１本をアクティブにする。ワード線２１には
１本あたり４個のメモリセル４１が接続されている。ワ
ード線２１がアクティブになると、そのワード線に接続
された４個のメモリセルのアクセスゲートが導通し、メ
モリセル４１内に保持されているデータがビット線４２
の４組のビット線対に出力される。ビット線４２は、ク
ロック信号φ１が「Ｈ」の期間にプリチャージトランジ
スタ回路５とイコライズトランジスタ回路６によって、
プリチャージ及びイコライズが行なわれ、クロック信号
φ１が「Ｈ」の期間には、選択されたワード線に接続さ
れたメモリセル４１のデータが出力される。Ｙセレクタ
３２はビット線対４２の４組のビット線対のうち一対を
アクティブなＹセレクタ制御信号線３１に従って選択す
る。Ｙセレクタ３２の出力はセンス感度変更手段７に与
えられ、感度の異なるセンスアンプ７１、７２のうちど
ちらかでセンスされ、最終的に１ビットのデータが出力
される。In FIG. 1, the address signal 11 is given from another block inside the chip or outside the chip at the timing of the clock signal φ2, and is input to the address latch 1 and the address change detection circuit 8. Address latch 1
After latching the address signal with the clock signal φ1,
The upper 10 bits (MSB side) are output to the X decoder 2 and the lower 2 bits (LSB side) are output to the Y decoder 3. The X decoder 2 decodes the upper 10 bits and outputs 1
One of the 024 word lines 21 is clocked by the clock signal φ.
1 is active only during a period of high potential (hereinafter, high potential is abbreviated as “H” and low potential is abbreviated as “L”). The Y decoder 3 decodes the lower 2 bits and activates one of the four Y selector control signal lines 31. Four memory cells 41 are connected to each word line 21. When the word line 21 becomes active, the access gates of the four memory cells connected to the word line become conductive, and the data held in the memory cell 41 becomes the bit line 42.
Are output to four pairs of bit lines. The bit line 42 is formed by the precharge transistor circuit 5 and the equalize transistor circuit 6 while the clock signal φ1 is “H”.
Precharging and equalization are performed, and the data of the memory cell 41 connected to the selected word line is output while the clock signal φ1 is "H". The Y selector 32 selects one of four bit line pairs of the bit line pair 42 according to the active Y selector control signal line 31. The output of the Y selector 32 is given to the sense sensitivity changing means 7, sensed by one of the sense amplifiers 71 and 72 having different sensitivities, and finally 1-bit data is output.
【００３４】アドレス変化検出回路８は、Ｘデコーダ２
に入るアドレス信号、即ち上位側１０ビットのアドレス
変化を検出する。図２にアドレス変化検出回路８のブロ
ック図を示す。図２に示すように、アドレス変化検出回
路８は、クロック信号φ１、φ２の１クロックサイクル
前のデータをラッチ８２、８３により保持し、この１ク
ロックサイクル前のアドレスと現在のアドレスの比較を
比較器８４でクロック信号φ２が「Ｈ」の期間に行な
う。このときアドレスが等しければＸアドレス一致信号
８１をアクティブにする。The address change detection circuit 8 includes an X decoder 2
The incoming address signal, that is, the address change of the upper 10 bits is detected. FIG. 2 shows a block diagram of the address change detection circuit 8. As shown in FIG. 2, the address change detection circuit 8 holds the data of one clock cycle before of the clock signals φ1 and φ2 by the latches 82 and 83, and compares the address one clock cycle before and the present address. This is performed by the device 84 while the clock signal φ2 is "H". At this time, if the addresses are the same, the X address coincidence signal 81 is activated.
【００３５】プリチャージ制御回路５１は、Ｘアドレス
一致信号８１が非アクティブのときにクロック信号φ１
が「Ｈ」のタイミングでプリチャージ信号をプリチャー
ジ回路５に送り、ビット線４２のプリチャージを行う。
Ｘアドレス一致信号８１がアクティブのときはプリチャ
ージ信号が与えられずビット線４２のプリチャージは行
われない。The precharge control circuit 51 uses the clock signal φ1 when the X address match signal 81 is inactive.
Is sent to the precharge circuit 5 at the timing "H" to precharge the bit line 42.
When the X address coincidence signal 81 is active, the precharge signal is not given and the bit line 42 is not precharged.
【００３６】イコライズ制御回路６１についてもＸアド
レス一致信号８１が非アクティブのときクロック信号φ
１が「Ｈ」のタイミングでイコライズ信号をイコライズ
回路６に送り、ビット線４２をイコライズする。アクテ
ィブのときはイコライズ信号が与えられずビット線４２
のイコライズは行われない。Also for the equalize control circuit 61, when the X address coincidence signal 81 is inactive, the clock signal φ
When 1 is "H", an equalizing signal is sent to the equalizing circuit 6 to equalize the bit line 42. When active, no equalize signal is given and bit line 42
Is not equalized.
【００３７】センスアンプ７１は感度の高いセンスアン
プであり、クロック信号φ１のセンスアンプ制御ラッチ
７３を介したＸアドレス一致信号８１が非アクティブの
とき、Ｙセレクタ３２と接続されセンス動作を行なう。
センスアンプ７２は感度の低いセンスアンプであり、ク
ロック信号φ１のセンスアンプ制御ラッチ７３を介した
Ｘアドレス一致信号８１がアクティブのときにＹセレク
タ３２と接続されセンス動作を行う。The sense amplifier 71 is a highly sensitive sense amplifier and is connected to the Y selector 32 to perform a sensing operation when the X address match signal 81 via the sense amplifier control latch 73 for the clock signal φ1 is inactive.
The sense amplifier 72 is a sense amplifier having low sensitivity, and is connected to the Y selector 32 to perform a sensing operation when the X address match signal 81 via the sense amplifier control latch 73 of the clock signal φ1 is active.
【００３８】図３に本実施例の１０２４行４列構成のメ
モリセルアレイ４のアドレスマップを示す。一例とし
て、アドレス４（ｎ−１）、４ｎ＋１、４ｎ＋３の順で
アクセスする場合を図４のタイミングチャートを用いて
説明する。FIG. 3 shows an address map of the memory cell array 4 having 1024 rows and 4 columns according to this embodiment. As an example, a case of accessing in the order of addresses 4 (n-1), 4n + 1, 4n + 3 will be described with reference to the timing chart of FIG.
【００３９】アドレス信号１１はクロック信号φ２が
「Ｈ」のタイミングで変化する。アドレスが４（ｎ−
１）から４ｎ＋１に変化した場合｛（１）から（２）の
期間｝、Ｘデコーダ２に入るアドレスは（ｎ−１）から
ｎに変化する。従ってＸアドレス一致信号８１が非アク
ティブ（この場合「Ｌ」）となり、プリチャージ信号お
よびイコライズ信号がクロック信号φ１に同期して出力
され、ビット線４２のプリチャージ及びイコライズが行
なわれる｛（３）の期間｝。The address signal 11 changes at the timing when the clock signal φ2 is "H". The address is 4 (n-
When changing from 1) to 4n + 1 {period (from (1) to (2)}), the address entering the X decoder 2 changes from (n-1) to n. Therefore, the X address coincidence signal 81 becomes inactive (“L” in this case), the precharge signal and the equalize signal are output in synchronization with the clock signal φ1, and the bit line 42 is precharged and equalized {(3). Period}.
【００４０】クロック信号φ１が立ち下がりプリチャー
ジおよびイコライズが終わると｛（３）から（４）の期
間｝、ｎ行目のワード線２１がアクティブ（この例の場
合「Ｈ」）になり、４個のメモリセル４１のデータがそ
れぞれのビット線４２に出力される。このときＹセレク
タ３２は第１列目を選択している。センスアンプはＸア
ドレス一致信号８１が非アクティブ（この例の場合
「Ｌ」）であることから感度の高いセンスアンプ７１が
選択され、第１列目のビット線４２の微少な電位差が高
速にセンスされる。センスアンプからは図４に示す
（４’）の期間に、アドレス４ｎ＋１の１ビットのデー
タが出力される。When the clock signal φ1 falls and precharge and equalization are completed {period (3) to (4)}, the word line 21 of the nth row becomes active ("H" in this example). The data of each memory cell 41 is output to each bit line 42. At this time, the Y selector 32 selects the first column. In the sense amplifier, since the X address coincidence signal 81 is inactive (“L” in this example), the highly sensitive sense amplifier 71 is selected, and the minute potential difference of the bit line 42 in the first column is sensed at high speed. To be done. The sense amplifier outputs 1-bit data of the address 4n + 1 during the period (4 ') shown in FIG.
【００４１】クロック信号φ２のタイミングでアドレス
信号１１が４ｎ＋１から４ｎ＋３に変化する場合、Ｘデ
コーダ２に入るアドレスは変化しないため、Ｘアドレス
一致信号８１はアクティブ（この例の場合「Ｈ」）とな
る。この時のアクセスは同じ行のワード線２１をアクセ
スするため、ビット線４２の４対のビット線対には前サ
イクルに読み出されたデータと同じデータが読み出され
る。従ってプリチャージおよびイコライズの必要はな
く、Ｘアドレス一致信号８１がアクティブの時、プリチ
ャージ信号およびイコライズ信号は与えられず、ビット
線４２のプリチャージおよびイコライズは行われない
｛（５）の期間｝。When the address signal 11 changes from 4n + 1 to 4n + 3 at the timing of the clock signal φ2, the address entering the X decoder 2 does not change, so the X address match signal 81 becomes active (“H” in this example). . Since the access at this time accesses the word line 21 of the same row, the same data as the data read in the previous cycle is read to the four pairs of bit lines of the bit line 42. Therefore, it is not necessary to precharge and equalize, and when the X address coincidence signal 81 is active, the precharge signal and the equalize signal are not given, and the bit line 42 is not precharged or equalized {period (5)}. .
【００４２】ワード線２１は前サイクルと同様に第ｎ行
目がクロック信号φ１のタイミングでアクティブになる
｛（６）の期間｝。ビット線４２は前サイクルの読み出
しで電位差ΔＶ1 が生じているため、現サイクルの読み
出しではその電位差がさらに広がってΔＶ2 となる。In the word line 21, the nth row becomes active at the timing of the clock signal φ1 as in the previous cycle {period (6)}. Since the bit line 42 has a potential difference .DELTA.V1 in the read of the previous cycle, the potential difference is further widened to .DELTA.V2 in the read of the current cycle.
【００４３】Ｙセレクタ３２は第１列目から第３列目に
切り替わるが、ビット線４２の電位が大きく振幅してい
るためセンスアンプは高感度のものを必要としない。従
ってＸアドレス一致信号８１がアクティブのときは低感
度のセンスアンプ７２が選択される。データはセンスア
ンプからクロック信号φ２が「Ｈ」のタイミングで、図
４に示す（６’）の期間に出力される。The Y selector 32 is switched from the first column to the third column, but the sense amplifier does not need to have a high sensitivity because the potential of the bit line 42 has a large amplitude. Therefore, when the X address coincidence signal 81 is active, the low sensitivity sense amplifier 72 is selected. The data is output from the sense amplifier at the timing when the clock signal φ2 is “H” in the period (6 ′) shown in FIG.
【００４４】この場合のアクセスタイム｛（Ａ２）の期
間｝はＸアドレス一致信号８１が非アクティブで高感度
のセンスアンプを使った場合のアクセスタイム｛（Ａ
１）の期間｝とほぼ同じになる。ここで、アクセスタイ
ムとはクロック信号φ２が立ち上がってからセンスアン
プの出力が確定するまでの時間をいう。In this case, the access time {(A2) period} is the access time when the X address coincidence signal 81 is inactive and a highly sensitive sense amplifier is used {(A
It becomes almost the same as the period of 1)}. Here, the access time is the time from when the clock signal φ2 rises until the output of the sense amplifier is determined.
【００４５】なお、以上の説明はメモリからデータを読
み出す場合のみについて行ったが、以下に説明するよう
に、データを書き込む場合についても本発明を適用する
ことができる。Although the above description has been made only for reading data from the memory, the present invention can be applied to writing data as well, as will be described below.
【００４６】図５にライトドライバ９を付加した場合の
回路図を示す。図５において、Ｙセレクタ３２からのＩ
／Ｏ線３３にライトドライバ９が接続されている。クロ
ック信号φ２およびライトイネーブル信号１０がＡＮＤ
回路に接続され、ＡＮＤ回路からのライトパルス信号１
１とライトデータ９１がライトドライバ９に与えられ
る。その他の構成は図１で説明した第１の実施例と同様
である。FIG. 5 shows a circuit diagram when the write driver 9 is added. In FIG. 5, I from the Y selector 32
The write driver 9 is connected to the / O line 33. AND of clock signal φ2 and write enable signal 10
Write pulse signal 1 from the AND circuit connected to the circuit
1 and write data 91 are given to the write driver 9. Other configurations are similar to those of the first embodiment described with reference to FIG.
【００４７】図６に書き込み時のタイミングチャートを
示す。図６において、クロック信号φ１のタイミングで
与えられたライトイネーブル信号１０が、クロック信号
φ２と共にＡＮＤ回路に与えられてライトパルス信号１
１を出力する。ここで、ライトイネーブル信号１０はア
ドレス一致信号に依存せず、書き込みを望む場合に
「Ｈ」状態とする信号である。ライトドライバ９はライ
トパルス信号１１が「Ｈ」の場合にライトデータをＩ／
Ｏ線３３に出力し、ライトパルス信号１１が「Ｌ」の場
合にはハイインピーダンス状態となる。FIG. 6 shows a timing chart at the time of writing. In FIG. 6, the write enable signal 10 given at the timing of the clock signal φ1 is given to the AND circuit together with the clock signal φ2 to write pulse signal 1
1 is output. Here, the write enable signal 10 does not depend on the address coincidence signal and is a signal that is brought into the “H” state when writing is desired. When the write pulse signal 11 is “H”, the write driver 9 inputs the write data
When it is output to the O line 33 and the write pulse signal 11 is “L”, it is in a high impedance state.
【００４８】書き込み時にはライトドライバ９によっ
て、Ｙセレクタ３２を介して選択されたビット線４２の
電位が振幅し、アクティブなワード線２１に選択された
メモリセル４１にデータが書き込まれる。この時Ｙセレ
クタ３２に選択されていないビット線４２については、
ワード線２１がアクティブになることによってデータが
読み出されことになる。従来であれば同じワード線２１
につながるメモリセル４１に続けて書き込む場合、書き
込みを行うごとに同じデータが読み出され、そのたびに
プリチャージおよびイコライズが行われていた。本発明
によって、同じワード線２１つながるメモリセル４１に
続けて書き込む場合にはプリチャージあるいはイコライ
ズを行わないようにすることができ、電流消費を削減す
ることができる。At the time of writing, the write driver 9 swings the potential of the bit line 42 selected through the Y selector 32, and the data is written in the memory cell 41 selected in the active word line 21. At this time, regarding the bit line 42 not selected by the Y selector 32,
The data is read when the word line 21 becomes active. Conventionally, the same word line 21
When data is continuously written to the memory cells 41 connected to, the same data is read every time writing is performed, and precharge and equalization are performed each time. According to the present invention, when the memory cells 41 connected to the same word line 21 are continuously written, precharging or equalization can be prevented, and current consumption can be reduced.
【００４９】次に、本実施例で用いたセンス感度変更手
段７について説明する。本実施例ではセンス感度の異な
る２つのセンスアンプ、すなわち第１センスアンプ７１
および第２センスアンプ７２を状況に応じて切り替えて
使用することで感度の変更を行った。Next, the sense sensitivity changing means 7 used in this embodiment will be described. In this embodiment, two sense amplifiers having different sense sensitivities, that is, the first sense amplifier 71
And the sensitivity was changed by switching and using the second sense amplifier 72 according to the situation.
【００５０】図７に本実施例で用いたセンス感度変更手
段７の第１例の回路図を示す。図７において、第１セン
スアンプ７１および第２センスアンプ７２は各々同じカ
レントミラー型の回路で構成され、Ｉ／Ｏ線対３３のＩ
／Ｏ線、バーＩ／Ｏ線に接続されている。第１センスア
ンプ７１および第２センスアンプ７２を構成するトラン
ジスタのトランジスタサイズを各々について変えること
で、センスアンプごとに異なったセンス感度を得ること
ができ、センスアンプ制御ラッチ７３からの信号Ａおよ
びＢによって使用するセンスアンプの切り替えを行う。FIG. 7 shows a circuit diagram of a first example of the sense sensitivity changing means 7 used in this embodiment. In FIG. 7, the first sense amplifier 71 and the second sense amplifier 72 are each configured by the same current mirror type circuit, and the I / O line pair 33 has an I
It is connected to the / O line and the bar I / O line. By changing the transistor sizes of the transistors forming the first sense amplifier 71 and the second sense amplifier 72, different sense sensitivities can be obtained for each sense amplifier, and the signals A and B from the sense amplifier control latch 73 can be obtained. Switch the sense amplifier to be used.
【００５１】図８に本実施例で用いたセンス感度変更手
段７の第２例の回路図を示す。図８において、第１セン
スアンプ７１は第１例と同様の構成であり、第２センス
アンプ７２は単なるインバータで構成され、センスアン
プ制御ラッチ７３からの信号ＡおよびＢによって使用す
るセンスアンプの切り替えを行う。動作は、ビット線対
４２の電位差が小さい場合は第１センスアンプ７１によ
ってセンスし、ビット線対４２の電位差が大きく、増幅
せずとも出力信号として十分に使用できる場合には第２
センスアンプ７２を使用する。センスアンプ７２はイン
バータなのでバーＩ／Ｏ線がインバータの入力に接続さ
れる図９に本実施例で用いたセンス感度変更手段７の第
３例の回路図を示す。図９において、２つのセンスアン
プが直列に接続されている。前段のセンスアンプはプリ
センスを行うためのクロスカップル型のセンスアンプで
あり、該アンプによりプリセンスを行った後に、さらに
後段のセンスアンプを介することにより増幅率の向上を
図る。なお、後段のセンスアンプには第１例で説明した
カレントミラー型のセンスアンプなどを使用する。動作
はセンスアンプ制御ラッチ７３からの信号ＡおよびＢに
よって使用するセンスアンプの切り替えを行う。ビット
線４２の電位差が小さい場合には前段のクロスカップル
型のセンスアンプおよび後段のセンスアンプを作動させ
てセンスを行い、ビット線４２の電位差が大きい場合に
は前段のクロスカップル型のセンスアンプは作動させず
に後段のセンスアンプのみでセンスを行う。FIG. 8 shows a circuit diagram of a second example of the sense sensitivity changing means 7 used in this embodiment. In FIG. 8, the first sense amplifier 71 has the same configuration as the first example, the second sense amplifier 72 is simply an inverter, and switching of the sense amplifier to be used according to the signals A and B from the sense amplifier control latch 73. I do. The operation is performed by the first sense amplifier 71 when the potential difference between the bit line pair 42 is small, and the second sense amplifier when the potential difference between the bit line pair 42 is large and can be sufficiently used as an output signal without amplification.
The sense amplifier 72 is used. Since the sense amplifier 72 is an inverter, the bar I / O line is connected to the input of the inverter. FIG. 9 shows a circuit diagram of a third example of the sense sensitivity changing means 7 used in this embodiment. In FIG. 9, two sense amplifiers are connected in series. The preceding stage sense amplifier is a cross-couple type sense amplifier for performing pre-sense, and after the pre-sense is performed by the amplifier, the amplification factor is improved by further passing through the succeeding stage sense amplifier. The current-mirror type sense amplifier described in the first example is used as the sense amplifier in the subsequent stage. The operation switches the sense amplifier to be used by the signals A and B from the sense amplifier control latch 73. When the potential difference of the bit line 42 is small, the cross-couple type sense amplifier of the previous stage and the sense amplifier of the subsequent stage are operated for sensing, and when the potential difference of the bit line 42 is large, the cross-couple type sense amplifier of the previous stage is Senses only with the sense amplifier in the latter stage without operating.
【００５２】つまり、前段のクロスカップル型のセンス
アンプと後段のセンスアンプを接続した場合を第１セン
スアンプ７１とし、後段のセンスアンプのみの場合を第
２センスアンプ７２と言い替えることができる。That is, the case where the preceding cross-couple type sense amplifier and the succeeding stage sense amplifier are connected can be restated as the first sense amplifier 71, and the case where only the succeeding stage sense amplifier is formed can be restated as the second sense amplifier 72.
【００５３】なお、以上説明した実施例ではセンス感度
変更手段７を２つのセンスアンプで構成したが、センス
アンプをさらに増して、センス感度の種類を増加させて
も良い。Although the sense sensitivity changing means 7 is composed of two sense amplifiers in the embodiment described above, the number of sense sensitivities may be increased by further increasing the sense amplifiers.
【００５４】以上説明した実施例は以下に示すような変
形が可能である。すなわち、第１の実施例ではセンス感
度変更手段７はセンス感度の異なる２つのセンスアンプ
で構成され、状況に応じてセンスアンプを切り替えて使
用することでセンス感度の変更を行っていたが、センス
アンプを切り替えるのではなく、センス感度のみを直接
変更しても良い。The embodiments described above can be modified as follows. That is, in the first embodiment, the sense sensitivity changing means 7 is composed of two sense amplifiers having different sense sensitivities, and the sense sensitivity is changed by switching the sense amplifiers depending on the situation. Instead of switching the amplifier, only the sense sensitivity may be directly changed.
【００５５】図１０に本変形例を適用した半導体記憶装
置の回路図を示す。図１０において、センス感度変更手
段７Ａに与えられるセンスアンプ制御ラッチ７３からの
制御信号は制御信号Ｂだけとなっている。その他の構成
は図１で説明した第１の実施例と同様である。FIG. 10 shows a circuit diagram of a semiconductor memory device to which this modification is applied. In FIG. 10, the control signal from the sense amplifier control latch 73 provided to the sense sensitivity changing means 7A is only the control signal B. Other configurations are similar to those of the first embodiment described with reference to FIG.
【００５６】図１１にセンス感度変更手段７Ａの回路図
を示す。図１１において、カレントミラーを構成する対
向して配置されたＰチャネルトランジスタＰ１、Ｐ２の
各々に、ＮチャネルトランジスタＮ１、Ｎ２が直列に配
置され、ＮチャネルトランジスタＮ１、Ｎ２のソース電
極は共通して接地電位に接続されている。Ｎチャネルト
ランジスタＮ１のドレイン電極とソース電極の間には直
列に接続されたＮチャネルトランジスタＮ３およびＮ４
が接続され、ＮチャネルトランジスタＮ２のドレイン電
極とソース電極の間には直列に接続されたＮチャネルト
ランジスタＮ５およびＮ６が接続されている。Ｉ／Ｏ線
対３３のＩ／Ｏ線、バーＩ／Ｏ線対は各々、Ｎチャネル
トランジスタＮ１、Ｎ２およびＮ３、Ｎ５のゲート電極
に接続され、制御信号ＢがＮチャネルトランジスタＮ４
およびＮ６のゲート電極に与えられ、Ｐチャネルトラン
ジスタＰ２のドレイン電極から出力信号７４が出力され
る。FIG. 11 shows a circuit diagram of the sense sensitivity changing means 7A. In FIG. 11, N-channel transistors N1 and N2 are arranged in series with each of P-channel transistors P1 and P2 that are arranged to face each other and form a current mirror, and the source electrodes of the N-channel transistors N1 and N2 are common. It is connected to ground potential. N-channel transistors N3 and N4 connected in series between the drain electrode and the source electrode of the N-channel transistor N1
And N-channel transistors N5 and N6 connected in series are connected between the drain electrode and the source electrode of the N-channel transistor N2. The I / O line and the bar I / O line pair of the I / O line pair 33 are connected to the gate electrodes of the N-channel transistors N1, N2 and N3, N5, respectively, and the control signal B is supplied to the N-channel transistor N4.
And the gate electrode of N6, and the output signal 74 is output from the drain electrode of the P-channel transistor P2.
【００５７】動作について説明する。制御信号Ｂが
「Ｈ」となった場合、ＮチャネルトランジスタＮ４およ
びＮ６が動作することでＮチャネルトランジスタＮ１お
よびＮ２が動作し、Ｉ／Ｏ線対３３を入力とするトラン
ジスタの個数が増えてセンス感度が向上する。制御信号
Ｂが「Ｌ」の場合はトランジスタの個数は変わらないの
でセンス感度はそのままである。The operation will be described. When the control signal B becomes "H", the N-channel transistors N4 and N6 operate to operate the N-channel transistors N1 and N2, and the number of transistors to which the I / O line pair 33 is input increases to sense. The sensitivity is improved. When the control signal B is "L", the number of transistors does not change, so the sense sensitivity remains unchanged.
【００５８】なお、以上説明した実施例および変形例で
はＸアドレス一致信号８１でプリチャージ回路５および
イコライズ回路およびセンス感度変更手段７を制御した
が、プリチャージ回路５およびイコライズ回路の制御だ
けでも電流消費を削減することができる。さらに、電流
消費の大部分をプリチャージが占めるので、プリチャー
ジ回路５の制御だけでも電流消費削減の効果は大であ
る。Although the precharge circuit 5, the equalizing circuit and the sense sensitivity changing means 7 are controlled by the X address coincidence signal 81 in the above-described embodiments and modified examples, the current can be obtained only by controlling the precharge circuit 5 and the equalizing circuit. The consumption can be reduced. Further, since most of the current consumption is precharged, the effect of reducing the current consumption is great even if only the control of the precharge circuit 5 is performed.
【００５９】また、以上説明した実施例および変形例で
はビット線対でデータの転送を行う半導体記憶装置を示
したが、１本のビット線でデータの転送を行う半導体記
憶装置にも本発明を適用でる。その場合にはイコライズ
回路が不要となるので、Ｘアドレス一致信号８１による
制御は、プリチャージ回路５およびセンス感度変更手段
７に対して行われる。特にプリチャージによる電流消費
が多いので、プリチャージ回路５の制御だけでも電流消
費削減の効果は大である。Further, although the semiconductor memory device for transferring data by the bit line pair is shown in the above-described embodiments and modifications, the present invention is also applied to the semiconductor memory device for transferring data by one bit line. Applicable. In that case, since the equalizing circuit is not necessary, the control by the X address coincidence signal 81 is performed on the precharge circuit 5 and the sense sensitivity changing means 7. In particular, since the current consumption due to the precharge is large, the effect of reducing the current consumption is large only by controlling the precharge circuit 5.
【００６０】[0060]
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、ビット線対への信号読みだしに際してアドレス変化
があった場合にのみ、プリチャージ回路およびイコライ
ズ回路を動作させるので、アドレス変化がない場合には
プリチャージおよびイコライズが行われず、プリチャー
ジおよびイコライズに伴う電流消費が低減される。According to the semiconductor memory device of the first aspect, the precharge circuit and the equalize circuit are operated only when the address is changed when the signal is read to the bit line pair. Therefore, the address is not changed. In this case, precharging and equalization are not performed, and current consumption associated with precharging and equalization is reduced.
【００６１】請求項２記載の半導体記憶装置によれば、
ビット線対への信号読み出しに際してアドレス変化があ
った場合にのみ、プリチャージ回路およびイコライズ回
路を動作させるので、アドレス変化がない場合にはプリ
チャージおよびイコライズが行われず、プリチャージお
よびイコライズに伴う電流消費が低減され、かつ、ビッ
ト線対への信号読み出しに際してのアドレス変化の有無
に対応してセンス感度を変更して増幅するので、必要以
上の高感度センスによる電流消費を抑制することもでき
る。According to the semiconductor memory device of the second aspect,
The precharge circuit and the equalize circuit are operated only when the address is changed when the signal is read to the bit line pair. Therefore, when the address is not changed, the precharge and the equalize are not performed, and the current accompanying the precharge and the equalize is not performed. Since the consumption is reduced and the sense sensitivity is changed and amplified in accordance with the presence / absence of an address change at the time of reading the signal to the bit line pair, it is possible to suppress the current consumption due to the unnecessarily high sensitivity sense.
【００６２】請求項３記載の半導体記憶装置によれば、
センス感度の異なる２以上のセンスアンプを切り替えて
使用することにより、ビット線対への信号読み出しに際
してのアドレス変化の有無に対応して、センス感度を変
更して増幅することができるので、必要以上の高感度セ
ンスによる電流消費を抑制することができる。According to the semiconductor memory device of the third aspect,
By switching and using two or more sense amplifiers with different sense sensitivities, it is possible to change and amplify the sense sensitivities depending on the presence / absence of an address change when reading a signal to a bit line pair. It is possible to suppress the current consumption due to the high-sensitivity sensing.
【００６３】請求項４記載の半導体記憶装置によれば、
センス感度に係るトランジスタの個数を増減することで
センス感度を変更させるセンスアンプにより、ビット線
対への信号読み出しに際してのアドレス変化の有無に対
応して、センス感度を変更して増幅することができるの
で、必要以上の高感度センスによる電流消費を抑制する
ことができる。According to the semiconductor memory device of the fourth aspect,
By the sense amplifier that changes the sense sensitivity by increasing or decreasing the number of transistors related to the sense sensitivity, the sense sensitivity can be changed and amplified according to the presence or absence of an address change at the time of reading a signal to the bit line pair. Therefore, it is possible to suppress current consumption due to unnecessarily high-sensitivity sensing.
【００６４】請求項５記載の半導体記憶装置によれば、
ビット線への信号読み出しに際してアドレス変化があっ
た場合にのみ、プリチャージ回路およびイコライズ回路
を動作させるので、アドレス変化がない場合にはプリチ
ャージが行われず、プリチャージに伴う電流消費が低減
される。According to the semiconductor memory device of the fifth aspect,
Since the precharge circuit and the equalize circuit are operated only when the address changes when the signal is read to the bit line, the precharge is not performed when the address does not change, and the current consumption accompanying the precharge is reduced. .
【００６５】請求項６記載の半導体記憶装置によれば、
ビット線への信号読み出しに際してアドレス変化があっ
た場合にのみ、プリチャージ回路を動作させるので、ア
ドレス変化がない場合にはプリチャージが行われず、プ
リチャージに伴う電流消費が低減され、かつ、ビット線
への信号読み出しに際してのアドレス変化の有無に対応
してセンス感度を変更して増幅するので、必要以上の高
感度センスによる電流消費を抑制することもできる。According to the semiconductor memory device of the sixth aspect,
Since the precharge circuit is operated only when the address changes when the signal is read to the bit line, the precharge is not performed when the address does not change, and the current consumption accompanying the precharge is reduced, and the bit Since the sense sensitivity is changed and amplified in accordance with the presence or absence of an address change when the signal is read out to the line, it is possible to suppress the current consumption due to the unnecessarily high sensitivity sense.
【図１】本発明に係る半導体記憶装置の一実施例を示す
回路図である。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor memory device according to the present invention.
【図２】本発明に係る半導体記憶装置のアドレス変化検
出回路の回路構成図である。FIG. 2 is a circuit configuration diagram of an address change detection circuit of a semiconductor memory device according to the present invention.
【図３】本発明に係る半導体記憶装置のメモリセルのア
ドレスマップを示す図である。FIG. 3 is a diagram showing an address map of a memory cell of a semiconductor memory device according to the present invention.
【図４】本発明に係る半導体記憶装置の動作を示すタイ
ミングチャートである。FIG. 4 is a timing chart showing the operation of the semiconductor memory device according to the present invention.
【図５】本発明に係る半導体記憶装置の一実施例に書き
込み機能を付加した回路図である。FIG. 5 is a circuit diagram in which a write function is added to one embodiment of a semiconductor memory device according to the present invention.
【図６】本発明に係る半導体記憶装置の書き込み動作を
示すタイミングチャートである。FIG. 6 is a timing chart showing a write operation of the semiconductor memory device according to the present invention.
【図７】本発明に係る半導体記憶装置のセンス感度変更
手段の第１例を示す回路図である。FIG. 7 is a circuit diagram showing a first example of the sense sensitivity changing means of the semiconductor memory device according to the present invention.
【図８】本発明に係る半導体記憶装置のセンス感度変更
手段の第２例を示す回路図である。FIG. 8 is a circuit diagram showing a second example of the sense sensitivity changing means of the semiconductor memory device according to the present invention.
【図９】本発明に係る半導体記憶装置のセンス感度変更
手段の第３例を示す回路図である。FIG. 9 is a circuit diagram showing a third example of the sense sensitivity changing means of the semiconductor memory device according to the present invention.
【図１０】本発明に係る半導体記憶装置の実施例の変形
例を示す回路図である。FIG. 10 is a circuit diagram showing a modified example of the embodiment of the semiconductor memory device according to the present invention.
【図１１】本発明に係る半導体記憶装置の実施例の変形
例のセンス感度変更手段を示す回路図である。FIG. 11 is a circuit diagram showing a sense sensitivity changing means of a modified example of the embodiment of the semiconductor memory device according to the present invention.
【図１２】従来の半導体記憶装置を示す回路図である。FIG. 12 is a circuit diagram showing a conventional semiconductor memory device.
７、７Ａ センス感度変更手段 ８ アドレス変化検出回路 ５１ プリチャージ制御回路 ６１ イコライズ制御回路 ７１ 第１センスアンプ ７２ 第２センスアンプ ７３ センスアンプ制御ラッチ ８１ Ｘアドレス一致信号 ８２、８３ ラッチ ８４ 比較器 φ１、φ２ クロック信号 Ａ、Ｂ センスアンプ制御信号 Ｐ１、Ｐ２ Ｐチャネルトランジスタ Ｎ１〜Ｎ６ Ｎチャネルトランジスタ 7, 7A Sense sensitivity changing means 8 Address change detection circuit 51 Precharge control circuit 61 Equalize control circuit 71 First sense amplifier 72 Second sense amplifier 73 Sense amplifier control latch 81 X address coincidence signal 82, 83 Latch 84 Comparator φ1, φ2 clock signal A, B sense amplifier control signal P1, P2 P channel transistor N1 to N6 N channel transistor
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１月２１日[Submission date] January 21, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】[0020]
【作用】本発明に係る半導体記憶装置の第１の態様によ
れば、ワード線を選択するアドレス信号の変化を検出す
るアドレス変化検出回路のアドレス変化検出時にのみ、
プリチャージ制御回路およびイコライズ制御回路により
プリチャージ回路およびイコライズ回路を動作させるの
で、ビット線対への信号読み出しに際してアドレス変化
がない場合にはプリチャージおよびイコライズが行われ
ない。According to the first aspect of the semiconductor memory device of the present invention, only when the address change detection circuit detects the address change of the address change detecting circuit for detecting the change of the address signal for selecting the word line .
Since the precharge circuit and the equalize circuit are operated by the precharge control circuit and the equalize control circuit, the precharge and the equalize are not performed when the address does not change when the signal is read to the bit line pair.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Name of item to be corrected] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２４】本発明に係る半導体記憶装置の第５の態様
によれば、ワード線を選択するアドレス信号の変化を検
出するアドレス変化検出回路のアドレス変化検出時にの
み、プリチャージ制御回路によりプリチャージ回路を動
作させるので、ビット線への信号読み出しに際してアド
レス変化がない場合にはプリチャージが行われない。According to the fifth aspect of the semiconductor memory device of the present invention, the precharge control circuit causes the precharge circuit only when the address change detection circuit detects the change in the address signal for selecting the word line. Is operated, the precharge is not performed when the address does not change when the signal is read to the bit line.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３３[Correction target item name] 0033
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３３】図１において、アドレス信号１１はクロッ
ク信号φ２のタイミングでチップ内部の他のブロックあ
るいはチップ外部から与えられ、アドレスラッチ１及び
アドレス変化検出回路８に入力する。アドレスラッチ１
ではアドレス信号をクロック信号φ１でラッチした後、
上位側（ＭＳＢ側）の１０ビットをＸデコーダ２へ、下
位側（ＬＳＢ側）の２ビットをＹデコーダ３に出力す
る。Ｘデコーダ２は上位側１０ビットをデコードし、１
０２４本のワード線２１のうち１本を、クロック信号φ
１が低電位（以後高電位を「Ｈ」、低電位を「Ｌ」と略
記）の期間だけアクティブにする。Ｙデコーダ３は下位
側２ビットをデコードし、４本のＹセレクタ制御信号線
３１のうち１本をアクティブにする。ワード線２１には
１本あたり４個のメモリセル４１が接続されている。ワ
ード線２１がアクティブになると、そのワード線に接続
された４個のメモリセルのアクセスゲートが導通し、メ
モリセル４１内に保持されているデータがビット線４２
の４組のビット線対に出力される。ビット線４２は、ク
ロック信号φ１が「Ｈ」の期間にプリチャージトランジ
スタ回路５とイコライズトランジスタ回路６によって、
プリチャージ及びイコライズが行なわれ、クロック信号
φ１が「Ｈ」の期間には、選択されたワード線に接続さ
れたメモリセル４１のデータが出力される。Ｙセレクタ
３２はビット線対４２の４組のビット線対のうち一対を
アクティブなＹセレクタ制御信号線３１に従って選択す
る。Ｙセレクタ３２の出力はセンス感度変更手段７に与
えられ、感度の異なるセンスアンプ７１、７２のうちど
ちらかでセンスされ、最終的に１ビットのデータが出力
される。In FIG. 1, the address signal 11 is given from another block inside the chip or outside the chip at the timing of the clock signal φ2, and is input to the address latch 1 and the address change detection circuit 8. Address latch 1
After latching the address signal with the clock signal φ1,
The upper 10 bits (MSB side) are output to the X decoder 2 and the lower 2 bits (LSB side) are output to the Y decoder 3. The X decoder 2 decodes the upper 10 bits and outputs 1
One of the 024 word lines 21 is clocked by the clock signal φ.
1 is active only during a period of low potential (high potential is abbreviated as “H” and low potential is abbreviated as “L” hereinafter). The Y decoder 3 decodes the lower 2 bits and activates one of the four Y selector control signal lines 31. Four memory cells 41 are connected to each word line 21. When the word line 21 becomes active, the access gates of the four memory cells connected to the word line become conductive, and the data held in the memory cell 41 becomes the bit line 42.
Are output to four pairs of bit lines. The bit line 42 is formed by the precharge transistor circuit 5 and the equalize transistor circuit 6 while the clock signal φ1 is “H”.
Precharging and equalization are performed, and the data of the memory cell 41 connected to the selected word line is output while the clock signal φ1 is "H". The Y selector 32 selects one of four bit line pairs of the bit line pair 42 according to the active Y selector control signal line 31. The output of the Y selector 32 is given to the sense sensitivity changing means 7, sensed by one of the sense amplifiers 71 and 72 having different sensitivities, and finally 1-bit data is output.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００６０[Correction target item name] 0060
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００６０】[0060]
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、ビット線対への信号読みだしに際して、ワード線を
選択するアドレスの変化があった場合にのみ、プリチャ
ージ回路およびイコライズ回路を動作させるので、アド
レス変化がない場合にはプリチャージおよびイコライズ
が行われず、プリチャージおよびイコライズに伴う電流
消費が低減される。According to the semiconductor memory device of the first aspect , when the signal is read to the bit line pair , the word line is connected to the bit line.
The precharge circuit and the equalize circuit are operated only when there is a change in the address to be selected. Therefore, when the address does not change, the precharge and the equalize are not performed, and the current consumption accompanying the precharge and the equalize is reduced. .
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００６１[Correction target item name] 0061
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００６１】請求項２記載の半導体記憶装置によれば、
ビット線対への信号読み出しに際して、ワード線を選択
するアドレスの変化があった場合にのみ、プリチャージ
回路およびイコライズ回路を動作させるので、アドレス
変化がない場合にはプリチャージおよびイコライズが行
われず、プリチャージおよびイコライズに伴う電流消費
が低減され、かつ、ビット線対への信号読み出しに際し
てのアドレス変化の有無に対応してセンス感度を変更し
て増幅するので、必要以上の高感度センスによる電流消
費を抑制することもできる。According to the semiconductor memory device of the second aspect,
Selects a word line when reading signals to a bit line pair
Since the precharge circuit and the equalize circuit are operated only when the address to be changed is changed , the precharge and the equalize are not performed when the address is not changed, and the current consumption due to the precharge and the equalize is reduced. Since the sense sensitivity is changed and amplified in accordance with the presence / absence of an address change at the time of reading a signal to the bit line pair, it is possible to suppress the current consumption due to the higher sensitivity sense than necessary.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００６４[Correction target item name] 0064
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００６４】請求項５記載の半導体記憶装置によれば、
ビット線への信号読み出しに際して、ワード線を選択す
るアドレスの変化があった場合にのみ、プリチャージ回
路およびイコライズ回路を動作させるので、アドレス変
化がない場合にはプリチャージが行われず、プリチャー
ジに伴う電流消費が低減される。According to the semiconductor memory device of the fifth aspect,
Select the word line when reading the signal to the bit line
The precharge circuit and the equalize circuit are operated only when there is a change in the address. Therefore, when the address does not change, the precharge is not performed, and the current consumption accompanying the precharge is reduced.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００６５[Correction target item name] 0065
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００６５】請求項６記載の半導体記憶装置によれば、
ビット線への信号読み出しに際して、ワード線を選択す
るアドレスの変化があった場合にのみ、プリチャージ回
路を動作させるので、アドレス変化がない場合にはプリ
チャージが行われず、プリチャージに伴う電流消費が低
減され、かつ、ビット線への信号読み出しに際してのア
ドレス変化の有無に対応してセンス感度を変更して増幅
するので、必要以上の高感度センスによる電流消費を抑
制することもできる。According to the semiconductor memory device of the sixth aspect,
Select the word line when reading the signal to the bit line
The precharge circuit operates only when there is a change in the address, so precharge is not performed when there is no change in the address, the current consumption associated with the precharge is reduced, and the signal is read to the bit line. Since the sense sensitivity is changed and amplified depending on the presence or absence of an address change at that time, it is possible to suppress the current consumption due to the unnecessary high sensitivity sense.
Claims (6)
る第１のデコーダと、 前記アドレス信号に従ってビット線対を選択する第２の
デコーダと、 前記ビット線対をプリチャージするプリチャージ回路
と、 前記ビット線対をイコライズするイコライズ回路とを備
える半導体記憶装置において、 前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およびイコライズ回路を動作させるプ
リチャージ制御回路およびイコライズ制御回路とを備え
た半導体記憶装置。1. A first decoder for selecting a word line according to an address signal, a second decoder for selecting a bit line pair according to the address signal, a precharge circuit for precharging the bit line pair, and the bit. In a semiconductor memory device including an equalize circuit for equalizing line pairs, an address change detection circuit that detects a change in an address signal decoded by the first decoder, and the precharge when the address change detection circuit detects an address change. A semiconductor memory device including a precharge control circuit and an equalize control circuit for operating the circuit and the equalize circuit.
る第１のデコーダと、 前記アドレス信号に従ってビット線対を選択する第２の
デコーダと、 前記ビット線対をプリチャージするプリチャージ回路
と、 前記ビット線対をイコライズするイコライズ回路とを備
える半導体記憶装置において、 前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およびイコライズ回路を動作させるプ
リチャージ制御回路およびイコライズ制御回路と、 前記プリチャージ制御回路およびイコライズ制御回路の
動作に連動し、前記ビット線対の信号を、センス感度を
変更して増幅するセンス感度変更手段とを備えた半導体
記憶装置。2. A first decoder for selecting a word line according to an address signal, a second decoder for selecting a bit line pair according to the address signal, a precharge circuit for precharging the bit line pair, and the bit. In a semiconductor memory device including an equalize circuit for equalizing line pairs, an address change detection circuit that detects a change in an address signal decoded by the first decoder, and the precharge when the address change detection circuit detects an address change. A precharge control circuit and an equalize control circuit for operating the circuit and the equalize circuit, and a sense sensitivity for interlocking with the operations of the precharge control circuit and the equalize control circuit and amplifying the signal of the bit line pair by changing the sense sensitivity. A semiconductor memory device including a changing unit.
異なる２以上のセンスアンプを備えることを特徴とする
請求項２記載の半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein the sense sensitivity changing means includes two or more sense amplifiers having different sense sensitivities.
に係るトランジスタの個数を増減することでセンス感度
を変更させるセンスアンプを備えることを特徴とする請
求項２記載の半導体記憶装置。4. The semiconductor memory device according to claim 2, wherein the sense sensitivity changing unit includes a sense amplifier that changes the sense sensitivity by increasing or decreasing the number of transistors related to the sense sensitivity.
る第１のデコーダと、 前記アドレス信号に従ってビット線を選択する第２のデ
コーダと、 前記ビット線をプリチャージするプリチャージ回路とを
備える半導体記憶装置において、 前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路およを動作させるプリチャージ制御回
路とを備えた半導体記憶装置。5. A semiconductor memory device comprising: a first decoder for selecting a word line according to an address signal; a second decoder for selecting a bit line according to the address signal; and a precharge circuit for precharging the bit line. In an address change detection circuit that detects a change in the address signal decoded by the first decoder, and a precharge control circuit that operates the precharge circuit and the address change detection circuit detects the address change. Semiconductor memory device.
る第１のデコーダと、 前記アドレス信号に従ってビット線を選択する第２のデ
コーダと、 前記ビット線をプリチャージするプリチャージ回路とを
備える半導体記憶装置において、 前記第１のデコーダでデコードされるアドレス信号の変
化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路のアドレス変化検出時に前記
プリチャージ回路を動作させるプリチャージ制御回路
と、 前記プリチャージ制御回路の動作に連動し、前記ビット
線の信号を、センス感度を変更して増幅するセンス感度
変更手段とを備えた半導体記憶装置。6. A semiconductor memory device comprising: a first decoder for selecting a word line according to an address signal; a second decoder for selecting a bit line according to the address signal; and a precharge circuit for precharging the bit line. An address change detection circuit that detects a change in an address signal decoded by the first decoder, a precharge control circuit that operates the precharge circuit when an address change is detected by the address change detection circuit, and the precharge A semiconductor memory device comprising: sense sensitivity changing means for changing the sense sensitivity and amplifying the signal of the bit line in conjunction with the operation of the control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214118A JPH0765580A (en) | 1993-08-30 | 1993-08-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214118A JPH0765580A (en) | 1993-08-30 | 1993-08-30 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0765580A true JPH0765580A (en) | 1995-03-10 |
Family
ID=16650536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214118A Pending JPH0765580A (en) | 1993-08-30 | 1993-08-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0765580A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-08-30 JP JP5214118A patent/JPH0765580A/en active Pending
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