JPH0763126B2 - Peak detector - Google Patents
Peak detectorInfo
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- JPH0763126B2 JPH0763126B2 JP61018355A JP1835586A JPH0763126B2 JP H0763126 B2 JPH0763126 B2 JP H0763126B2 JP 61018355 A JP61018355 A JP 61018355A JP 1835586 A JP1835586 A JP 1835586A JP H0763126 B2 JPH0763126 B2 JP H0763126B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明はピーク検波器、特にピーク検波すべき入力信
号電圧と出力信号電圧とを比較するコンパレータを備え
たピーク検波器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak detector, and more particularly to a peak detector provided with a comparator for comparing an input signal voltage to be peak-detected with an output signal voltage.
（従来の技術） 従来のピーク検波器について図面を用いて説明する。第
４図は従来のピーク検波器の１例を示す構成図である。
従来のピーク検波器は、コンパレータ101、抵抗102、抵
抗103、トランジスタ104、コンデンサ105により構成さ
れている。出力より大きな入力が入力端子116に加えら
れると、コンパレータ101がトランジスタ104をオンする
方向に飽和して抵抗103、トランジスタ104を通った一定
電流が、コンデンサ105を充電し、出力電圧を増大させ
る。そして出力が入力と等しい大きさに達すると、コン
パレータ101の出力は、トランジスタ104をオフする方向
に飽和して、充電が終結するようになっていた。(Prior Art) A conventional peak detector will be described with reference to the drawings. FIG. 4 is a block diagram showing an example of a conventional peak detector.
The conventional peak detector is composed of a comparator 101, a resistor 102, a resistor 103, a transistor 104, and a capacitor 105. When an input larger than the output is applied to the input terminal 116, the comparator 101 saturates in the direction to turn on the transistor 104, and a constant current passing through the resistor 103 and the transistor 104 charges the capacitor 105 and increases the output voltage. When the output reached the same level as the input, the output of the comparator 101 was saturated in the direction of turning off the transistor 104, and the charging was terminated.
しかし、コンパレータ101およびトランジスタ104の応答
時間には遅れがあるため、出力電圧が入力電圧と等しく
なってからトランジスタ104がオフするまでに、所定の
時間遅れがある。However, since there is a delay in the response time of the comparator 101 and the transistor 104, there is a predetermined time delay before the transistor 104 turns off after the output voltage becomes equal to the input voltage.
その状態を第５図を用いて説明する。第５図において、
横軸は充電の経過時間、縦軸は出力端子117に発生する
出力電圧である。充電々流Ｉが一定で、充電用コンデン
サの容量がＣの場合、出力電圧Ｖは、時間Ｔの関数とし
て表わされるのは衆知である。The state will be described with reference to FIG. In FIG.
The horizontal axis represents the elapsed charging time, and the vertical axis represents the output voltage generated at the output terminal 117. It is well known that the output voltage V is expressed as a function of the time T when the charge stream I is constant and the capacity of the charging capacitor is C.
したがって充電々流Ｉを増せば、充電時間Ｔを短かくす
ることができる。第５図において、特性１は特性２に比
較して充電々流Ｉが大きい場合の出力電圧の変化を示
す。特性１の場合、コンパレータ101、トランジスタ104
からなる充電回路の応答時間の遅れt2およびt3による出
力電圧誤差は、特性２の場合に比較して大きくなるの
は、第５図より明らかである。 Therefore, if the charging flow I is increased, the charging time T can be shortened. In FIG. 5, the characteristic 1 shows the change in the output voltage when the charge current I is larger than the characteristic 2. In case of characteristic 1, comparator 101, transistor 104
It is apparent from FIG. 5 that the output voltage error due to the delays t2 and t3 in the response time of the charging circuit composed of is larger than that in the case of the characteristic 2.
すなわち、充電時間Ｔを短かくしようとして充電々流Ｉ
を増す程、出力電圧誤差が大きくなってしまう欠点があ
った。That is, in order to shorten the charging time T, the charging flow I
There is a drawback that the output voltage error becomes larger as the value increases.
（発明が解決しようとする問題点） この発明は、かかる欠点を取り除くために考えられたも
のであり、その目的は、入力信号と出力電圧の誤差を小
さくし、かつ応答時間を短かくしたピーク検波器を提供
することにある。(Problems to be Solved by the Invention) The present invention was conceived in order to eliminate such a drawback, and an object thereof is to reduce an error between an input signal and an output voltage and to shorten a response time. It is to provide a detector.
ピーク検波すべき入力信号と出力信号を比較する第１の
コンパレータと、該第１の比較器によりオンオフ制御さ
れる第１の定電流回路と、前記ピーク検波をすべき入力
信号と出力信号を比較して、所定の電位差であることを
判定する第２のコンパレータと、該第２のコンパレータ
によりオンオフ制御される第２の定電流回路と、該第１
と第２の定電流回路の出力電流で充電されるコンデンサ
と、該コンデンサの充電電圧を出力する出力端子とから
成り、入力信号の電圧と出力信号の電圧差が、前記所定
の電圧差になるまでは該第１と該第２定電流回路が、該
コンデンサを充電するようにされている。A first comparator for comparing an input signal to be subjected to peak detection and an output signal, a first constant current circuit controlled to be turned on and off by the first comparator, and an input signal to be subjected to peak detection and an output signal are compared. A second comparator that determines that the potential difference is a predetermined potential difference, a second constant current circuit that is on / off controlled by the second comparator, and the first comparator.
And a capacitor charged with the output current of the second constant current circuit and an output terminal for outputting the charging voltage of the capacitor, and the voltage difference between the input signal voltage and the output signal becomes the predetermined voltage difference. Up to, the first and second constant current circuits are adapted to charge the capacitor.
さらにまた、前記第２の比較器により、オンオフ制御さ
れ、入力信号の電圧と出力電圧との電圧差が前記所定の
電位差に到達したとき、該第２の定電流回路の出力電流
をオフさせるようにしたことを特徴としているものであ
る。Furthermore, the second comparator is on / off controlled to turn off the output current of the second constant current circuit when the voltage difference between the voltage of the input signal and the output voltage reaches the predetermined potential difference. It is characterized by doing.
（問題点を解決するための手段） この目的を達成するために、この発明の要旨は入力端子
と出力端子間の信号レベルを比較し一致しないときオン
信号を出力し、また、一致したときオフ信号を出力する
第１の比較器と、該第１の比較器の出力によりオンオフ
制御されその出力が前記出力端子に接続される第１の定
電流回路と、該第１の定電流回路の出力電流を受けるそ
の一端が前記出力端子に接続されたコンデンサと、前記
出力端子からの信号を受けて所定のオフセット電圧を付
加して出力するオフセット回路と、前記ピーク検波をす
べき入力信号と前記オフセット回路の出力信号のレベル
を比較し一致しないときオン信号を出力し、また、一致
したときオフ信号を出力する第２の比較器と、その出力
が前記出力端に接続され、前記コンデンサに電流を供給
すると共に、その電流が該第２の比較器の出力によりオ
ンオフ制御される第２の定電流回路を備えているもので
ある。すなわち、出力電圧が入力電圧に比べて所定量以
上のときには、コンデンサに流れこむ電流を多くして充
電時間を短かくし、又出力電圧が入力電圧に一定量以上
近づくと、コンデンサに流れこむ電流を小さくして出力
電圧誤差を小さくするようにしたことである。(Means for Solving the Problems) In order to achieve this object, the gist of the present invention is to compare the signal levels between an input terminal and an output terminal, output an ON signal when they do not match, and OFF when they match. A first comparator that outputs a signal, a first constant current circuit that is on / off controlled by the output of the first comparator and that output is connected to the output terminal, and an output of the first constant current circuit A capacitor, one end of which receives a current, is connected to the output terminal, an offset circuit that receives a signal from the output terminal and adds and outputs a predetermined offset voltage, an input signal to be subjected to the peak detection, and the offset. A second comparator that compares the levels of the output signals of the circuits and outputs an ON signal when they do not match, and outputs an OFF signal when they match, and its output is connected to the output end, And a second constant current circuit in which the current is on / off controlled by the output of the second comparator. That is, when the output voltage is a predetermined amount or more compared to the input voltage, the current flowing into the capacitor is increased to shorten the charging time, and when the output voltage approaches the input voltage by a certain amount or more, the current flowing into the capacitor is reduced. This is to reduce the output voltage error.
（実施例） 次に、図面によってこの発明を具体的に説明する。第１
図は、本発明の１実施例を示す構成図であり、第２図
は、実施例における充電時間と出力電圧との関係を示す
説明図である。本実施例はコンパレータ201、抵抗202、
抵抗203、トランジスタ204とからなる第１の充電回路
と、コンパレータ205、抵抗206、抵抗207、トランジス
タ208、オフセット回路209とからなる第２の充電回路
と、コンデンサ210、入力端子216、出力端子217で構成
されている。(Example) Next, this invention is concretely demonstrated with reference to drawings. First
FIG. 1 is a configuration diagram showing one embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the relationship between charging time and output voltage in the embodiment. In this embodiment, the comparator 201, the resistor 202,
A first charging circuit including a resistor 203 and a transistor 204, a second charging circuit including a comparator 205, a resistor 206, a resistor 207, a transistor 208, and an offset circuit 209, a capacitor 210, an input terminal 216, and an output terminal 217. It is composed of.
第１の充電回路は、第４図の従来例で説明したものと同
じである。コンパレータ205の一端には、オフセット回
路209を経て出力電圧が加えられているので、出力電圧
が入力電圧からオフセット電圧V0を引いた値より小さい
ときには、コンパレータ205がトランジスタ208をオンす
る方向に飽和し、充電々流がトランジスタ208から流れ
出す。しかし出力電圧が入力電圧からオフセット電圧V0
を引いた値より大きくなると、コンパレータ205がトラ
ンジスタ208をオフする方向に飽和し、充電々流がトラ
ンジスタ208から流れ出さなくなる。すなわち、出力電
圧が入力電圧からオフセット電圧V0を引いた値より小さ
いときには第１の充電回路211および第２の充電回路212
からコンデンサ210に充電々流が流れるが、出力電圧が
入力電圧からオフセット電圧V0を引いた値より大きくな
ると、第１の充電回路からのみ充電々流が流れる。この
様子を第２図を用いて説明する。同図において、出力電
圧が入力電圧Viからオフセット電圧V0を引いた値に達す
る時間T3までは、第１の充電回路（211）および第２の
充電回路（212）からコンデンサ210に充電々流が流れ
る。時間T3以後は第１の充電回路からのみコンデンサ21
0に充電々流が流れるので、時間T3以前に比べて出力電
圧の時間的変化は小さくなる。出力電圧が入力時間T4に
達した後、第１の充電回路の応答遅れ時間t1を経過する
まで、第１の充電回路から充電々流が流れ出すため、出
力電圧は、入力電圧より所定の値ΔV1だけ高くなり、こ
れが誤差電圧となる。しかし、出力電圧が入力電圧から
オフセット電圧V0を引いた値になるまでは充電々流を大
きくしても出力電圧に誤差は生じない。このため、充電
々流を大きくして充電時間T3を小さくすることができ
る。また、充電時間T3までの間に充電がほとんど完了で
きるので、充電時間T3以後も、充電々流を供給し続ける
第１の充電回路の充電々流を大きくすることなく、第４
図に示した従来例の充電々流の大きい場合の特性（１）
の曲線が入力電圧Viと交互するまでの充電時間T1に比べ
て、合計の充電時間T4を小さくするのは容易である。The first charging circuit is the same as that described in the conventional example of FIG. Since the output voltage is applied to one end of the comparator 205 via the offset circuit 209, when the output voltage is smaller than the value obtained by subtracting the offset voltage V 0 from the input voltage, the comparator 205 saturates in the direction to turn on the transistor 208. Then, a charge stream flows from the transistor 208. However, the output voltage is offset from the input voltage by V 0
When it becomes larger than the value obtained by subtracting, the comparator 205 saturates in the direction to turn off the transistor 208, and the charge stream does not flow out from the transistor 208. That is, when the output voltage is smaller than the value obtained by subtracting the offset voltage V 0 from the input voltage, the first charging circuit 211 and the second charging circuit 212
A charge stream flows from the capacitor 210 to the capacitor 210, but when the output voltage becomes larger than the value obtained by subtracting the offset voltage V 0 from the input voltage, the charge stream flows only from the first charging circuit. This situation will be described with reference to FIG. In the figure, the capacitor 210 is charged from the first charging circuit (211) and the second charging circuit (212) until the time T3 when the output voltage reaches the value obtained by subtracting the offset voltage V 0 from the input voltage V i. The flow flows. After time T3, only capacitor 21 from the first charging circuit
Since the charging stream flows to 0, the temporal change of the output voltage is smaller than that before the time T3. After the output voltage reaches the input time T4, until the response delay time t1 of the first charging circuit elapses, a charging stream flows out from the first charging circuit, so the output voltage is a predetermined value higher than the input voltage. It increases by ΔV 1 , which is the error voltage. However, no error occurs in the output voltage until the output voltage reaches the value obtained by subtracting the offset voltage V 0 from the input voltage even if the charging flow is increased. Therefore, the charging flow can be increased and the charging time T3 can be shortened. Further, since the charging can be almost completed by the charging time T3, the charging current of the first charging circuit that continues to supply the charging current is not increased after the charging time T3, and the fourth charging current is not increased.
Characteristics of the conventional example shown in the figure when the charge flow is large (1)
It is easy to make the total charging time T4 smaller than the charging time T1 until the curve of turns into the input voltage V i .
さらに、充電が完了する時点T4における充電々流は、第
５図の特性１のT1における充電々流より小さいので、誤
差電圧を第５図の特性１の場合のΔV2より小さくするの
は容易である。本発明の他の実施例の構成図を第３図に
示す。本実施例はコンパレータ301、抵抗302、可変抵抗
303、トランジスタ304からなる充電回路とコンパレータ
306、オフセット回路307、制御回路305からなる充電々
流制御回路とから構成されている。Further, since the charging current flow at the time T4 when the charging is completed is smaller than the charging current flow at T1 of the characteristic 1 in FIG. 5, it is easy to make the error voltage smaller than ΔV 2 in the case of the characteristic 1 in FIG. Is. A block diagram of another embodiment of the present invention is shown in FIG. In this embodiment, a comparator 301, a resistor 302, a variable resistor
303, charging circuit consisting of transistor 304 and comparator
It is composed of a charge flow control circuit composed of 306, an offset circuit 307 and a control circuit 305.
コンパレータ306の一端には、オフセット回路307を経て
出力電圧が加えられているので、出力電圧が入力電圧か
らオフセット電圧V0を引いた値より大きくなると、コン
パレータ306の出力が制御回路305に作用し、可変抵抗器
303を変化させ、充電々流を減少するように動作する。
その結果、第１図に示した実施例と同様の効果を得るこ
とができる。Since the output voltage is applied to one end of the comparator 306 via the offset circuit 307, when the output voltage becomes larger than the value obtained by subtracting the offset voltage V 0 from the input voltage, the output of the comparator 306 acts on the control circuit 305. , Variable resistor
It operates to change 303 and reduce the charge flow.
As a result, the same effect as that of the embodiment shown in FIG. 1 can be obtained.
（発明の効果） （ｉ）出力電力の値が入力電圧のピーク値に急速に応答
し、かつ、入力電圧と出力電圧との誤差が小さいことを
特徴としている。(Effects of the Invention) (i) The output power value responds rapidly to the peak value of the input voltage, and the error between the input voltage and the output voltage is small.
（ii）入出力の電圧差が大のときも検波器のコンデンサ
に信号が充電される時間が短かくなるようにされている
から、入出力電圧の差に係わらず急速応答できることを
特徴としている。（iii）また、処理回路が２つに分か
れており、それぞれ別個にオンオフ制御するようにされ
ているから、所定レベルまで急速充電する時間が短いと
いう特徴を有する。(Ii) Even when the input / output voltage difference is large, the signal is charged in the detector capacitor for a short time, which is characterized by quick response regardless of the input / output voltage difference. . (Iii) Further, since the processing circuit is divided into two, and the on / off control is performed separately for each, the characteristic is that the rapid charging time to a predetermined level is short.
第１図は本発明の一実施例を示す構成図、第２図は本発
明の一実施例の充電時間と出力時間との関係を示す説明
図、第３図は本発明の他の実施例を示す構成図、第４図
は従来のピーク検波器の構成図、第５図は従来のピーク
検波器の充電時間と出力電圧の関係を示す説明図であ
る。 101はコンパレータ、102は抵抗、103は抵抗、104はトラ
ンジスタ、105はコンデンサ、116は入力端子、117は出
力端子、201はコンパレータ、202は抵抗、203は抵抗、2
04はトランジスタ、205はコンパレータ、206は抵抗、20
7は抵抗、208はトランジスタ、209はオフセット回路、2
10はコンデンサ、211は第１の充電回路、212は第２の充
電回路、216は入力端子、217は出力端子、を示す。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an explanatory view showing the relationship between charging time and output time of an embodiment of the present invention, and FIG. 3 is another embodiment of the present invention. FIG. 4 is a configuration diagram of a conventional peak detector, and FIG. 5 is an explanatory diagram showing the relationship between the charging time and the output voltage of the conventional peak detector. 101 is a comparator, 102 is a resistor, 103 is a resistor, 104 is a transistor, 105 is a capacitor, 116 is an input terminal, 117 is an output terminal, 201 is a comparator, 202 is a resistor, 203 is a resistor, 2
04 is a transistor, 205 is a comparator, 206 is a resistor, 20
7 is a resistor, 208 is a transistor, 209 is an offset circuit, 2
Reference numeral 10 is a capacitor, 211 is a first charging circuit, 212 is a second charging circuit, 216 is an input terminal, and 217 is an output terminal.
Claims (1)
力端子（216）と、 信号を出力する出力端子（217）と、 該入力端子と前記出力端子間の信号レベルを比較し一致
しないときオン信号を出力し、また、一致したときオフ
信号を出力する第１の比較器（201）と、 該第１の比較器の出力によりオンオフ制御されその出力
が前記出力端子に接続される第１の定電流回路（203、2
04）と、 該第１の定電流回路の出力電流を受けるその一端が前記
出力端子に接続されたコンデンサ（210）と、 前記出力端子からの信号を受けて所定のオフセット電圧
を付加して出力するオフセット回路（209）と、 前記ピーク検波をすべき入力信号と前記オフセット回路
の出力信号のレベルを比較し一致しないときオン信号を
出力し、また、一致したときオフ信号を出力する第２の
比較器（205）と、 その出力が前記出力端に接続され、前記コンデンサに電
流を供給すると共に、その電流が該第２の比較器の出力
によりオンオフ制御される第２の定電流回路（207、20
8）とから成るピーク検波器。1. An input terminal (216) to which an input signal to be peak-detected is input, an output terminal (217) for outputting a signal, and a signal level between the input terminal and the output terminal is compared and when they do not match. A first comparator (201) that outputs an ON signal and outputs an OFF signal when they coincide with each other, and a first comparator that is ON / OFF controlled by the output of the first comparator and whose output is connected to the output terminal. Constant current circuit (203, 2
04), a capacitor (210) whose one end receiving the output current of the first constant current circuit is connected to the output terminal, and receiving a signal from the output terminal and adding a predetermined offset voltage to the output. An offset circuit (209) that compares the levels of the input signal to be peak-detected and the output signal of the offset circuit, and outputs an ON signal when they do not match, and an OFF signal when they match. A comparator (205) and a second constant current circuit (207) whose output is connected to the output terminal to supply a current to the capacitor and whose current is on / off controlled by the output of the second comparator. , 20
8) A peak detector consisting of and.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018355A JPH0763126B2 (en) | 1986-01-30 | 1986-01-30 | Peak detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018355A JPH0763126B2 (en) | 1986-01-30 | 1986-01-30 | Peak detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62176309A JPS62176309A (en) | 1987-08-03 |
| JPH0763126B2 true JPH0763126B2 (en) | 1995-07-05 |
Family
ID=11969378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018355A Expired - Lifetime JPH0763126B2 (en) | 1986-01-30 | 1986-01-30 | Peak detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763126B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611631B2 (en) * | 1993-09-16 | 1997-05-21 | 日本電気株式会社 | Peak hold circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579266A (en) * | 1980-06-16 | 1982-01-18 | Mitsubishi Electric Corp | Full-wave rectifying circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104554U (en) * | 1974-01-31 | 1975-08-28 |
-
1986
- 1986-01-30 JP JP61018355A patent/JPH0763126B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS579266A (en) * | 1980-06-16 | 1982-01-18 | Mitsubishi Electric Corp | Full-wave rectifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62176309A (en) | 1987-08-03 |
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