JPH0763065B2 - Low threshold voltage bipolar transistor - Google Patents

Low threshold voltage bipolar transistor

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JPH0763065B2
JPH0763065B2 JP59278057A JP27805784A JPH0763065B2 JP H0763065 B2 JPH0763065 B2 JP H0763065B2 JP 59278057 A JP59278057 A JP 59278057A JP 27805784 A JP27805784 A JP 27805784A JP H0763065 B2 JPH0763065 B2 JP H0763065B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は低電圧で動作するバイポーラトランジスタに関
する。TECHNICAL FIELD The present invention relates to a bipolar transistor operating at a low voltage.

（従来技術とその問題点） 従来バイポーラトランジスタ及びバイポーラ集積回路
（以下ICと記す）として、Si系,Ge系のPN接合を用いた
ものか又はAlAs/GaAs等のヘテロ接合を用いたものがあ
った。これらのバイポーラ回路を微細化する場合これら
のトランジスタのベースエミッタ順方向電流の立ち上が
る閾値電圧が高く従って電源電圧が低く出来なかった。
電源電圧を低くするには更に回路の論理振幅を小さくす
る必要があるがその為には動作を低くする必要がある。
ところがSiやGeトランジスタではエミッタベース間のPN
接合でエミッタ側がベースに比べて高濃度の不純物がド
ープされるためにエミッタのバンドギャップがベースの
バンドギャップより狭くなり（バンドギャップナローイ
ング）、低温にするとエミッタからベースへのキャリヤ
の注入効率が低下し、電流利得が低下する。一方AlAs/G
aAsへテロ接合トランジスタではAlAsのワイドギャップ
エミッタを使用しているので低温にしても注入効率の低
下はなく、論理振幅の小さい回路が可能になる。ところ
がこの場合閾値電圧の方が大きくなって結局電源電圧を
下げることが出来ない。(Prior art and its problems) Conventional bipolar transistors and bipolar integrated circuits (hereinafter referred to as ICs) include those using Si-based or Ge-based PN junctions or those using a heterojunction such as AlAs / GaAs. It was When these bipolar circuits are miniaturized, the threshold voltage at which the base-emitter forward current of these transistors rises is high, and therefore the power supply voltage cannot be lowered.
To reduce the power supply voltage, it is necessary to further reduce the logic amplitude of the circuit, but for that reason, it is necessary to reduce the operation.
However, in Si and Ge transistors, PN between the emitter and base
Since the emitter side of the junction is doped with a higher concentration of impurities than the base, the bandgap of the emitter becomes narrower than the bandgap of the base (bandgap narrowing), and at low temperatures the efficiency of carrier injection from the emitter to the base is improved. And the current gain is reduced. On the other hand, AlAs / G
Since the aAs heterojunction transistor uses a wide-gap emitter of AlAs, the injection efficiency does not decrease even at low temperatures, and a circuit with a small logic amplitude becomes possible. However, in this case, the threshold voltage becomes larger and the power supply voltage cannot be lowered after all.

又高速のトランジスタにおいて、一般にコレクタ抵抗が
トランジスタのスイッチングスピードを制限することが
問題になっている。Further, in a high speed transistor, it is generally a problem that the collector resistance limits the switching speed of the transistor.

尚第２図に、本発明のトランジスタの構成法に必要なデ
ータを示しておく、横軸に半導体の格子定数をとり、縦
軸に半導体の伝導体と価電子帯のエネルギーを線で結ん
だものである。Incidentally, FIG. 2 shows data necessary for the method of constructing the transistor of the present invention. The abscissa represents the lattice constant of the semiconductor, and the ordinate represents the conductor of the semiconductor and the energy of the valence band by a line. It is a thing.

（発明の目的） 本発明の目的は低電圧で大きな電流密度を発生し得る閾
値電圧の低いバイポーラトランジスタを提供するにあ
る。(Object of the Invention) An object of the present invention is to provide a bipolar transistor having a low threshold voltage which can generate a large current density at a low voltage.

（発明の構成） 本発明によれば、エミッタのバンドギャップがベースの
バンドギャップより広いか又は等しく、かつエミッタか
らベースへ注入するキャリアの伝導するバンド端にエミ
ッタベース界面でバンド不連続によるエネルギーのスパ
イクがなめらかになるか又は存在せず、エミッタベース
間、ベースコレクタ間、コレクタ基板間又はエミッタ基
板間が格子整合しているか又は格子整合していない場合
でも段階的に格子定数を変えてなじませるか、又は歪み
超格子を設けて等価的に格子マッチさせたヘテロ接合バ
イポーラトランジスタ又はホモ接合トランジスタにおい
て、GaAsのバンドギャップと室温（300K）を基準とし、
ベース層として、InSb-GaSb,GaSb-InAs-InSb,InAs-InS
b,InAs-InP-InSb,InAs,InAs-InP-GaSb,InAs-GaAs,InAs-
GaAs-InP,Si-Ge,Si-Sn,Si-Pb,Ge-Sn,Ge-Pb,HgTe-CdTe,P
bTe-SnTe,PbS-PbSeから選ばれるバンドギャップの狭い
混晶、又は超格子あるいは不純物をドーピングしてベー
スのバンドギャップを狭くした層を用い、前記ベース材
料のバンドギャップとGaAsのバンドギャップの比と同じ
比だけ室温より低温で動作させることにより、ベースエ
ミッタ間の閾値電圧を低くしたことを特徴とする低閾値
電圧のバイポーラトランジスタが得られる。(Structure of the Invention) According to the present invention, the band gap of the emitter is wider than or equal to the band gap of the base, and the energy due to the band discontinuity at the emitter-base interface is transferred to the band edge where the carriers injected from the emitter to the base are conducted. Even if the spikes are smooth or nonexistent, and the emitter bases, base collectors, collector substrates, or emitter substrates are lattice-matched or not lattice-matched, the lattice constants are gradually changed to adapt. Or, in a heterojunction bipolar transistor or a homojunction transistor which is equivalently lattice-matched by providing a strained superlattice, the bandgap of GaAs and room temperature (300K) are used as references,
As a base layer, InSb-GaSb, GaSb-InAs-InSb, InAs-InS
b, InAs-InP-InSb, InAs, InAs-InP-GaSb, InAs-GaAs, InAs-
GaAs-InP, Si-Ge, Si-Sn, Si-Pb, Ge-Sn, Ge-Pb, HgTe-CdTe, P
A mixed crystal with a narrow bandgap selected from bTe-SnTe and PbS-PbSe, or a superlattice or a layer in which impurities are doped to narrow the base bandgap, and the ratio of the bandgap of the base material to the bandgap of GaAs is used. A bipolar transistor having a low threshold voltage characterized in that the threshold voltage between the base and the emitter is lowered by operating at a temperature lower than room temperature by the same ratio as the above.

（構成の詳細な説明） エミッタのバンドギャップがベースのバンドギャップよ
り広いか、又は等しいバイポーラトランジスタのエミッ
タベース間の順方向電流の立上がり閾値電圧の理論を以
下に展開する。よく知られた接合電流の式（S.M.Sze:Ph
ysics of Semiconductor Devices,2nded,John Wiley ＆
Sons,pp.139,1981）を、（１）式に示す。Detailed Description of the Structure The theory of the rising threshold voltage of the forward current between the emitter and the base of a bipolar transistor in which the band gap of the emitter is wider than or equal to that of the base is developed below. The well-known junction current formula (SMSze: Ph
ysics of Semiconductor Devices, 2nded, John Wiley &
Sons, pp.139, 1981) is shown in equation (1).

ここで、Ｉｅはエミッタ電流、ｑは電子の電荷、Ａｅは
エミッタの面積、ＤＢはベースおける電子の拡散系数、
Ｎibは真性キャリヤー濃度（107ca-3,GaAs300K）、ＷＢ
はベース幅、（ｘ）はベースアクセプター密度分布（cm
-3）、Ｖbeはエミッタ・ベースバイアス電圧、ｋＢはボ
ルツマン定数、Ｔは絶対温度である。ＱＢは、Ｎ（ｘ）
＝Ｎ（一定）の場合には、ＱＢ＝Ｎ・ＷＢと書くことが
でき、ＱＢはベースのアクセプタ不純物濃度とベース幅
の積で、ガンメル数と呼ばれるものである。 Where I e is the emitter current, q is the electron charge, A e is the emitter area, D B is the electron diffusion coefficient in the base,
N ib intrinsic carrier concentration (10 7 ca -3, GaAs300K) , W B
Is the base width, (x) is the base acceptor density distribution (cm
-3 ), V be is the emitter-base bias voltage, k B is the Boltzmann constant, and T is the absolute temperature. Q B is N (x)
= If N a (constant) can be written as Q B = N · W B, Q B is the product of the base of the acceptor impurity concentration and the base width, and is called a Gummel number.

また、S.M.Szeの先の文献より、Ｎib ２は（２）式で、
ＤＢは（３）式で表わされる。Also, from the previous literature of SMSze, N ib 2 is the equation (2),
D B is expressed by equation (3).

ここで、Ｎｃ,Nｖはそれぞれ伝導帯，価電子帯における
有効状態密度（cm-3）、Ｅgbはベースバンドギャップ
（eV）、ｍde,mdhは電子，正孔の有効質量、μはベース
における電子移動度である。（１）式に（２）、（３）
式を代入し、ベースの伝導帯及び価電子帯の状態密度に
関係する定数をまとめてＡとすると（４）式が得られ、
（４）式の両辺の対数をとると（５）式が得られる。 Here, N c and N v are effective densities of states (cm −3 ) in the conduction band and valence band, E gb is a base band gap (eV), m de and m dh are effective masses of electrons and holes, respectively. μ is the electron mobility in the base. In equation (1), (2) and (3)
Substituting the equations, and letting the constants related to the density of states of the conduction band and valence band of the base be collectively A, the equation (4) is obtained,
If the logarithm of both sides of equation (4) is taken, equation (5) is obtained.

（５）式の数値例を常温のSiで当たってみるとＥgb/q〜
1Vで、３ミクロン角のエミッタ面積に３μＡの電流が流
れた時のＶbcをしきい値電圧ＶＴと呼ぶことにすると、
ＶＴは大体0.8位と考えられている。これは（５）式の
第２項が−0.2位であると言うことである。ところが低
温になると、第２項の絶対値が小さくなってＶＴは1Vに
近づく。即ちＥgb/qに近づく訳である。即ちバイポーラ
トランジスタの閾値電圧はベースのバンドギャップの値
にほぼ等しいことが分る。これは半導体の基礎方程式か
ら得られる結論である。従って現在のプレーナ集積回路
で通常用いられているSiでは、この値は固定しており、
デバイス構造を工夫してもあまり変らない。従って、例
えばバイポーラの超高速のECL（Emitter Coupled Logi
c）回路では4.5〜5Vの電源電圧が必要となる。種々のデ
バイスの工夫を行って、大体3V位が限界とされている。
即ち閾値電圧の４倍位までは下げられるが、それ以下で
は難しい。ところがバイポーラで超高速回路をこの高い
電圧で実現すると、どうしても回路の消費電力が大きく
なってしまう。ここにシリコンバイポーラICの限界があ
っった。AlAs/GaAs系へテロバイポーラトランジスタで
は、ＶＴ≒Ｅgb/q〜1.4Vで、事態はSiより更に悪くな
る。これが先に述べた従来のバイポーラICの問題点であ
る。ところが従来のバイポーラICの研究開発はこうした
認識に立っておらず、閾値電圧を下げようと言う努力が
なされていない。そこで、本発明は狭いバンドギャップ
のベースを用いてバイポーラトランジスタ回路の閾値電
圧を下げることを提案するものである。 When the numerical example of equation (5) is applied to Si at room temperature, E gb / q ~
When V bc when a current of 3 μA flows in an emitter area of 3 μm square at 1 V is called a threshold voltage V T ,
V T is considered to be roughly 0.8. This means that the second term in equation (5) is at the -0.2th position. However, when the temperature becomes low, the absolute value of the second term becomes small and V T approaches 1V. That is, it approaches E gb / q. That is, it can be seen that the threshold voltage of the bipolar transistor is almost equal to the value of the band gap of the base. This is the conclusion drawn from the basic equations of semiconductors. Therefore, in Si which is usually used in the present planar integrated circuits, this value is fixed,
Even if the device structure is devised, it does not change much. Therefore, for example, bipolar ultra-high-speed ECL (Emitter Coupled Logi
c) The circuit requires a power supply voltage of 4.5-5V. By devising various devices, the limit is about 3V.
That is, it can be lowered to about four times the threshold voltage, but it is difficult to lower it. However, if a bipolar ultra high-speed circuit is realized with this high voltage, the power consumption of the circuit will inevitably increase. There was a limit of silicon bipolar IC here. In AlAs / GaAs heterobipolar transistors, V T ≈E gb / q to 1.4 V, and the situation becomes worse than Si. This is a problem of the conventional bipolar IC described above. However, the conventional research and development of the bipolar IC is not based on this recognition, and no effort is made to reduce the threshold voltage. Therefore, the present invention proposes to lower the threshold voltage of the bipolar transistor circuit by using a base with a narrow band gap.

これらの条件に関する系統的理論を述べる。（１）式を
（３）式を用いて違った形式で書くと（６）式を得る。The systematic theory of these conditions is described. If equation (1) is written in a different format using equation (3), equation (6) is obtained.

ここで、Ｂは電子の易動度に比例する定数で、（３）式
中のｋＢμをBBとおいたものである。また、（２）式よ
りＮibは（７）式で表される。 Here, B is a constant proportional to the mobility of electrons, and k B μ in the equation (3) is set as BB. Further, Nib is expressed by Expression (7) from Expression (2).

ここで、Ｃは定数部分をまとめたもので、状態密度に比
例する定数を表す。 Here, C is a collection of constant parts and represents a constant proportional to the density of states.

次に、（７）式で、Ｔが温度Ｔ０の時のＥgbをＥ（０）
gbとし、Ｔ＝Ｔ０のときのバンドギャップをＥgbとし、
その時のＮib、Ｔ＝Ｔ０/kとした時のＮlbが等しくなる
ためのＥgbの条件を求めると、（８）式のようになる。Next, in equation (7), E gb when T is the temperature T 0 is E (0)
gb , the bandgap at T = T 0 is E gb ,
The condition of E gb for equalizing N ib at that time and N lb when T = T 0 / k is obtained is as shown in Expression (8).

ところで、今Ｔｏ＝300゜K,E（０） gb〜1eV,k＝10の時
を考えると、（８）式の〔 〕の中の第２項は0.17とな
って、第１項に対して無視できる。従って、Ｅgb≒Ｅ
（０） gb/kとなり、温度を1/k倍してもＮibが変化しな
いようにするには、Ｅgbを1/k倍してやればよいことが
分かる。 Incidentally, now T o = 300 ° K, E (0) gb ~1eV , given the time of k = 10, so the second term is 0.17 in (8) of [], the first term You can ignore it. Therefore, E gb ≈E
It becomes (0) gb / k, and it can be understood that E gb should be multiplied by 1 / k in order to prevent Nib from changing even if the temperature is multiplied by 1 / k.

次に、（６）式でＴ＝Ｔ０のときのＩｅをＩe0,VbeをＶ
（０） beとし、Ｔ＝Ｔ０/kとした時もＮib,B,QＢが変化
せず、またエミッタ電流Ｉｅも素子寸法もＴ＝Ｔ０の時
とそのままで変えないとした時の、Ｔ＝Ｔ０の時のＶ
（０） beと、Ｔ＝Ｔ０/,Iｅ＝Ｉeoとした時のＶbeとの
関係を、（６）式を用いて求めると（９−１）式のよう
になる。Next, in equation (6), I e is I e0 and V be is V when T = T 0
Even when (0) be and T = T 0 / k, N ib , B, and Q B do not change, and the emitter current I e and the element size do not change as they are when T = T 0 . V at the time of T = T 0
The relationship between (0) be and V be when T = T 0 /, I e = I eo is obtained by using the equation (6), and becomes the equation (9-1).

この（９−１）式の場合でも、（９−１）式の〔 〕内
の第２項は第１項に比べ十分小さいのでやはり無視でき
て、Ｖbe≒Ｖ（０） be/kが成立する。このＶbe≒Ｖ
（０） be/kという関係は、Ｔ＝Ｔ０／とした時に、エミ
ッタ電流Ｉｅを1/k倍した場合（９−２式）、素子寸法
を1/k倍しＩｅを変えない場合（９−３式）、エミッタ
電流Ｉｅ及び素子寸法を1/k倍した場合（９−４式）に
おいても同様に成立する。 Even in the case of the equation (9-1), the second term in [] of the equation (9-1) is sufficiently smaller than the first term and can be ignored, and V be ≈V (0) be / k To establish. This V be ≈ V
The relationship of (0) be / k is such that when T = T 0 /, when the emitter current I e is multiplied by 1 / k (Equation 9-2), the element size is multiplied by 1 / k and I e is not changed. In the case (Equation 9-3), the emitter current I e and the element size are also multiplied by 1 / k (Equation 9-4).

（Ｔ＝Ｔ０/k,Iｅ＝Ｉe0,Aｅ＝Ａe0/k2,Ae0はＴ＝Ｔ０
の時のＡｅ） （Ｔ＝Ｔ０/k,Iｅ＝Ｉe0/k,Aｅ＝Ａe0/k2） これはしきい値電圧について、ＶＴ≒ＶＴ （０）/kが成
つことを意味する。但し、ＶＴ （０）,VＴはそれぞれＴ
＝Ｔ０/kの時の閾値電圧である。これは又、回路の論理
振幅δＶが1/k倍になることをも意味する。従って回路
の電源電圧Ｖccも1/k倍に出来ることを意味する。以上
のように、バンドギャップと温度を1/k倍にすると、バ
イポーラ回路の電圧のスケールが電流値にほとんど関係
なく1/k倍に出来ることが分かった。このような関係は
従来全く知られておらず、本発明で初めて明らかにした
ものである。 (T = T 0 / k, I e = I e0, A e = A e0 / k 2, A e0 is T = T 0
A e ) (T = T 0 / k, I e = I e0 / k, A e = A e0 / k 2 ) This means that V T ≈V T (0) / k holds for the threshold voltage. . However, V T (0) and V T are T
= Threshold voltage when T 0 / k. This also means that the logic amplitude δV of the circuit is multiplied by 1 / k. Thus meant to power supply voltage V cc of the circuit can be the 1 / k times. As described above, when the bandgap and the temperature are increased by 1 / k, the voltage scale of the bipolar circuit can be increased by 1 / k regardless of the current value. Such a relationship has not been known at all in the past, and was clarified for the first time in the present invention.

ところで、回路の動作速度を伝幡遅延時間ｔpd及び消費
電力Ｐは、（10）式、（11）式のように書ける。By the way, the operation speed of the circuit, the propagation delay time t pd, and the power consumption P can be written as in the equations (10) and (11).

ここでC1は回路の配線容量である。（10）式で今素子の
寸法を全て1/k倍にするとC1は1/k倍になる。又δV,Vcc
も1/k倍にし、Ｉｅを1/k倍にすると、（10），（11）式
より夫々ｔpdは1/k倍に、Ｐは1/k2倍になり、高速・低
電力の回路が実現できる。一方Ｉｅが一定の場合を考え
ると、ｔpdは1/k2倍に、Ｐは1/k倍になり、超高速、低
消費電力が実現できる。 Here, C 1 is the wiring capacitance of the circuit. If all the element dimensions are multiplied by 1 / k in equation (10), C 1 will be 1 / k. Also δV, V cc
If I e is also increased by 1 / k and I e is increased by 1 / k, t pd is increased by 1 / k and P is increased by 1 / k 2 from equations (10) and (11), respectively. Can be realized. On the other hand, considering the case where I e is constant, t pd becomes 1 / k 2 times and P becomes 1 / k times, and ultra-high speed and low power consumption can be realized.

以上の理論的結果を明確にするために数値例を第12図に
示す。Numerical examples are shown in Fig. 12 to clarify the above theoretical results.

以上の結果から明らかなように回路の素子寸法と電圧に
最適のベースバンドギャップと動作温度が必要な訳であ
る。As is clear from the above results, the optimum base band gap and operating temperature are required for the element size and voltage of the circuit.

（実施例） 次に望むバンドギャップのベースを構成する方法につい
て述べる。第３図（ａ）にヘテロ接合トランジスタの一
般的構造を示す。説明の便宜のためにNPNトランジスタ
を考える。(Example) Next, a method of forming a base of a desired band gap will be described. FIG. 3 (a) shows a general structure of the heterojunction transistor. For convenience of explanation, consider an NPN transistor.

今半絶縁性基板又はＰ型基板3-1の上にＮ型コレクタ層3
-2,P型ベース層3-3,N型エミッタ層3-4がある。第３図
（ｂ）にそのバンド図を示す。但し各層の半導体のバン
ドの相対的な位置関係を明示するために、熱平衡状態で
なくドナ，アクセプタが中性の状態でのバンド図を示し
ている。バンドギャップＥge,Egb,Egc,Egsを図のように
定義する。ΔＥｇ＝Ｅge−Ｅgbとする。又各ヘテロ界面
での伝導帯及び価電子帯でのバンド不連続ΔＥｃ，ΔＥ
c1，ΔＥc2，ΔＥｖ，ΔＥv1，ΔＥv2を図のように定義
する。但しこれらには正,0,負の場合を考え不連続が図
の場合を正とする。負の場合は不連続の位置関係が逆転
した場合を意味するものとする。ヘテロ接合のNPNトラ
ンジスタが正常に動作するのは第13図に示すような符号
の場合である。伝導帯と価電子帯の両方が０の界面はホ
モ接合であり、この場合も含んでいる。N-type collector layer 3 on the semi-insulating substrate or P-type substrate 3-1
-2, P-type base layer 3-3 and N-type emitter layer 3-4. The band diagram is shown in FIG. 3 (b). However, in order to clearly show the relative positional relationship of the semiconductor bands of each layer, the band diagram is shown in a state where the donor and the acceptor are in a neutral state rather than in a thermal equilibrium state. The band gaps E ge , E gb , E gc , and E gs are defined as shown in the figure. Let ΔE g = E ge −E gb . Band discontinuities ΔE c and ΔE in the conduction band and valence band at each hetero interface
c1 , ΔE c2 , ΔE v , ΔE v1 , and ΔE v2 are defined as shown in the figure. However, these are considered positive, 0, and negative, and positive when the discontinuity is in the figure. When it is negative, it means that the discontinuous positional relationship is reversed. The heterojunction NPN transistor operates normally only when the code is as shown in FIG. An interface in which both the conduction band and the valence band are 0 is a homojunction, which is also included.

又、基板、コレクタ、ベース、エミッタには、 の三つが考えられる。従って各層これら三つのいずれか
を用いるとすれば最大３×３×３×３＝81通りの組合せ
が考えられる。今単結晶の半導体としては第14図に示す
ようなものがある。これらのバンドギャップを示してお
いた。これらの半導体の中から、Siのバンドギャップよ
り狭いバンドギャップの単結晶を選び、或はバンドギャ
ップがSiより狭い混晶、超格子等を作り、それをベース
用いれば低い閾値電圧のヘテロバイポーラトランジスタ
を得る。これらの材料を用いて、第２図と第13図の構造
のHBT（ヘテロ接合バイポーラトランジスタ、特殊な場
合としてホモ接合トランジスタを含む）を作ればよい。
以上一般的構成法を述べたが、次にいくつかの具体例を
述べることにする。Also, for the substrate, collector, base, and emitter, There are three possibilities. Therefore, if any one of these three layers is used, a maximum of 3 × 3 × 3 × 3 = 81 combinations can be considered. As a single crystal semiconductor, there is one as shown in FIG. These band gaps are indicated. From these semiconductors, select a single crystal with a bandgap narrower than that of Si, or create a mixed crystal or superlattice with a bandgap narrower than Si. To get HBTs (including a heterojunction bipolar transistor and a homojunction transistor as a special case) having the structures shown in FIGS. 2 and 13 may be made using these materials.
Having described the general construction method, some concrete examples will be described next.

（実施例１） 第１図（ａ）は本発明の第一の具体的構成例である。半
絶縁性半導体基板上に形成したヘテロ接合バイポーラト
ランジスタを示している。半絶縁性基板ISb1-1の上Ｎ型
コレクター層Ga1- ｘInｘSb1-3を形成する。1-1と1-3の
間にステップグレーディング層1-2をはさむ。コレクタ
の上にグレーディング1--4をはさみＰ型ベースGa1- ｘIn
ｘSb層1-5を形成する。グレーディング層1-6をはさみ、
その上にＮ型エミッタAl1- ｙInｙSb層1-7を形成する。(Embodiment 1) FIG. 1 (a) is a first specific structural example of the present invention. 1 illustrates a heterojunction bipolar transistor formed on a semi-insulating semiconductor substrate. An N-type collector layer Ga 1- x In x Sb1-3 is formed on the semi-insulating substrate ISb1-1. A step grading layer 1-2 is sandwiched between 1-1 and 1-3. Grading 1--4 on top of collector P-type base Ga 1- x In
The x Sb layer 1-5 is formed. Sandwich the grading layers 1-6,
An N-type emitter Al 1- y In y Sb layer 1-7 is formed thereon.

第１図（ｂ）はこのトランジスタのバンド図を示したも
のである。エミッタのバンドギャップ1-8がベースのバ
ンドギャップ1-9より広い。これは等しくてもよい。コ
レクタのバンドギャップ1-10はベースと同じ材料を用い
ているので同じである。伝導帯1-11及び価電子帯1-12が
エミッタベースコレクタにわたってなめらかにつながっ
ている。特にエミッタベース間のグレーディング層1-6
によって伝導帯1-13、価電子帯1-14がなめらかにつなが
り、この間で、バンドギャップがエミッタのギャップか
らベースのギャップに除々に近づいている。FIG. 1 (b) shows a band diagram of this transistor. The emitter bandgap 1-8 is wider than the base bandgap 1-9. This may be equal. The bandgap 1-10 of the collector is the same because it uses the same material as the base. The conduction band 1-11 and the valence band 1-12 are connected smoothly across the emitter base collector. Especially grading layer 1-6 between emitter and base
The conduction band 1-13 and the valence band 1-14 are smoothly connected by, and the band gap gradually approaches from the emitter gap to the base gap during this period.

第１図（ａ）の構式で第１図（ｂ）のようなバンド図が
出来ることを第１図（ｃ）を用いて説明する。InSbはバ
ンドギャップが狭い半導体であるから常温では真性キャ
リヤ濃度域にあっても抵抗は高くならない。しかし低温
では高抵抗になり半絶縁性基板と考えることが出来る。It will be described with reference to FIG. 1 (c) that the band diagram as shown in FIG. 1 (b) can be formed by the structure of FIG. 1 (a). Since InSb is a semiconductor with a narrow band gap, the resistance does not increase even at room temperature in the intrinsic carrier concentration range. However, at low temperature, it has high resistance and can be considered as a semi-insulating substrate.

第１図（ｃ）は図（ａ）の構成に用いた種々の二元半導
体化合物の格子定数と価電子帯と伝導体の位置を示した
ものである。FIG. 1 (c) shows the lattice constants, valence bands, and positions of conductors of various binary semiconductor compounds used in the construction of FIG.

1-15,1-16はInSbの価電子帯と伝導帯と格子定数を1-17,
1-18はAlSbについて、1-19,1-20はGaSbについて示した
ものである。1-15, 1-16 are the valence band, conduction band and lattice constant of InSb 1-17,
1-18 shows AlSb, and 1-19 and 1-20 show GaSb.

1-23,1-24はAl1- ｘInｘSbの、1-21,1-22はGa1- ｙInｙSb
の夫々価電子帯と伝導帯と格子定数を示したものであ
る。混晶の格子定数は混合比x,yとほぼ一次の関係あ
り、x,yが０から１まで変化すると格子定数も夫々AlSb
又はGaSbからInSbの夫々変化する。従ってAl1- ｘInｘSb
の図の位置1-23と1-24の位置ではAlSbとInSbの格子定数
の2:1の位置にあるのでｘ≒１−0.3＝0.7になる。以下
同様に考えることにする。1-23 and 1-24 are Al 1- x In x Sb, 1-21 and 1-22 are Ga 1- y In y Sb
Shows the valence band, conduction band, and lattice constant, respectively. The lattice constant of a mixed crystal is almost linearly related to the mixing ratio x, y, and when x, y changes from 0 to 1, the lattice constants of AlSb and Al
Or, it changes from GaSb to InSb. Therefore, Al 1- x In x Sb
In the positions 1-23 and 1-24 in the figure, x≈1-0.3 = 0.7 because the lattice constants of AlSb and InSb are 2: 1. The same applies hereinafter.

又伝導帯と価電子帯の端のエネルギーもx,yが０から１
に変化すると同様にAlSb又はGaSbの夫々からInSbの夫々
変化する。今この関係を夫々x,yの一次式で近似するこ
とにしよう。Also, the energies at the edges of the conduction band and the valence band are x and y from 0 to 1.
Similarly, when AlSb or GaSb changes to InSb, respectively. Now let's approximate this relationship by linear expressions of x and y, respectively.

その結果混晶Ga1- ｙInｙAsの伝導帯及び価電子帯はｙを
０から１まで変えると第１図（ｃ）に示すように夫々1-
20と1-16及び1-19と1-15を結ぶ直線になる。As a result, the conduction band and valence band of the mixed crystal Ga 1- y In y As change from 0 to 1 as shown in Fig. 1 (c).
It becomes a straight line connecting 20 to 1-16 and 1-19 to 1-15.

これはバンド端のエネルギーをｙの１次式で近似したた
めで、より正確は通常下に凸の弓なりの曲線になる（bo
wing効果）が、以下の基本的考え方を説明するには、こ
の効果をとり入れなくても何らさしつかえないので考え
ないことにする。This is because the energy at the band edge is approximated by a linear expression of y, and more accurately, it is usually a curved curve that is convex downward (bo
In order to explain the following basic idea, the wing effect does not have to include this effect, so I will not consider it.

混晶Al1- ｘInｘSbでもｘが０から１まで変化すると同様
に伝導帯、価電子帯と格子定数の関係が直線的に変化す
る。今ｘｙとして、これらの混晶の格子定数を一致さ
せるとエミッタベース間のヘテロ界面が結晶欠陥がなく
完全な界面になる。しかもバンドギャップ1-23,1-24,1-
21,1-22の相対位置から分るようにエミッタがワイドバ
ンドギャップになっている。ここでグレーディング層1-
6はGa1- ｙInｙSbとAl1- ｘInｘSbの四元混晶Ga（ 1- ｙ）
（ 1- ｚ）Al（ 1- ｘ ） （ 1- ｚ ）Inｙ （ 1- ｚ） ＋ xySbでＺを
エミッタ側で１、ベース側で０とし、１から０まで連続
的に変えたものである。これによって格子定数は一定の
ままバンドギャップがエミッタのバンドギャップからベ
ースのバンドギャップに連続的に変化して行く。これに
よってエミッタ・ベースのヘテロ界面にバンドギャップ
の不連続に起因する伝導帯及び価電子帯のスパイクを消
去出来る。エミッタ、ベース、コレクタには夫々、ド
ナ、アクセプタ、ドナを夫々1019,1019,1018cm-3づつド
ープしNPN構造としている。次にステップグレーディン
グ層1-2は基板InSb1-1とコレクター、ベース、エミッタ
の混晶との格子定数のミスマッチを吸収するためのもの
である。InSbとGa1- ｙInｙSbを交互に成長し、ｙの値を
１から段階的にコレクタ層でのｙの値に近づけて行くと
格子ミスマッチによる転位が、ステップの界面に吸収さ
れ、上のエピタキシアル層に転位が発生しない。Even in the mixed crystal Al 1- x In x Sb, when x changes from 0 to 1, similarly, the relationship between the conduction band, the valence band and the lattice constant changes linearly. As xy, if the lattice constants of these mixed crystals are made to coincide with each other, the hetero interface between the emitter bases becomes a complete interface without crystal defects. Moreover, the band gap 1-23,1-24,1-
The emitter has a wide band gap as can be seen from the relative position of 21,1-22. Grading layer 1-
6 is Ga 1- y In y Sb and Al 1- x In x Sb quaternary mixed crystal Ga ( 1- y)
( 1- z) Al ( 1- x ) ( 1- z ) In y ( 1- z) + xy Sb, where Z is 1 on the emitter side and 0 on the base side and is continuously changed from 1 to 0 Is. As a result, the bandgap continuously changes from the bandgap of the emitter to the bandgap of the base while keeping the lattice constant constant. This can eliminate the conduction band and valence band spikes due to the bandgap discontinuity at the emitter-base heterointerface. The emitter, base, and collector are doped with donors, acceptors, and donors in an amount of 10 19 , 10 19 , and 10 18 cm −3 , respectively, to form an NPN structure. Next, the step grading layer 1-2 is for absorbing a mismatch in lattice constant between the substrate InSb1-1 and the mixed crystal of the collector, the base and the emitter. When InSb and Ga 1- y In y Sb are grown alternately and the value of y is gradually increased from 1 to the value of y in the collector layer, dislocations due to lattice mismatch are absorbed at the step interface, and Dislocation does not occur in the epitaxial layer.

この例ではΔＥｃが大きく、ΔＥｖが小さい。これはPN
Pでは望ましいが、NPNの場合は逆の方が良い。このため
にはInAs1-25と1-26を用いて、これとAlSbの混晶1-27と
1-28を考え、これとInSbとの混晶を考えると1-29と1-30
のようなエミッタのバンドを得る。In this example, ΔE c is large and ΔE v is small. This is PN
P is desirable, but the opposite is better for NPN. To this end, InAs1-25 and 1-26 were used, which were mixed with AlSb mixed crystal 1-27.
Considering 1-28 and considering the mixed crystal of this and InSb, 1-29 and 1-30
Get a band of emitters like.

第２図はIII-V族半導体の格子定数とバンド端の図から
明らかなように、エミッタとしては、InAs-AlSbの混晶
とInSbとの混晶を用いたのと同じ精神で、AlSb,GaSb,In
As,InP,AlAs,GaAs,AlP,GaPのの任意の混晶を利用するこ
とが出来る。As is clear from the diagram of the lattice constants and band edges of III-V semiconductors, Fig. 2 shows the same spirit as using InAs-AlSb mixed crystal and InSb mixed crystal as the emitter. GaSb, In
Any mixed crystal of As, InP, AlAs, GaAs, AlP, GaP can be used.

（実施例２） 第４図にに第２の実施例を示す。基板にAlSbの半絶縁性
又はＰ型基板4-1を用いている。但しコレクター4-2と基
板は格子マッチングしているが、バンドがずれているの
で、コレクタと基板の混晶の混合比にグレーディング層
4-3を設けてある。ベース4-2コレクタ4-4にはGaSb-InAs
-InSb混晶、エミッター4-5にはAlSb-InAs-InSbの混晶を
用いる。第４図（ｂ）にバンドの位置関係とベースのバ
ンドギャップの決定法を示した。(Embodiment 2) FIG. 4 shows a second embodiment. A semi-insulating AlSb or P-type substrate 4-1 is used as the substrate. However, although the collector 4-2 and the substrate are lattice-matched, the bands are shifted, so the grading layer is mixed in the mixed ratio of the mixed crystal of the collector and the substrate.
4-3 is provided. Base 4-2 Collector 4-4 has GaSb-InAs
-InSb mixed crystal, AlSb-InAs-InSb mixed crystal is used for the emitter 4-5. FIG. 4 (b) shows the positional relationship of the bands and the method of determining the band gap of the base.

ベースとコレクタの混晶InSb-GaSb-InAsは4-18と4-19、
エミッタの混晶AlSb-InAs-InSbの混晶は4-20と4-21で示
す。GaSb-InAsの混合比4-14と4-15、AlSbとInAsの混合
比4-16と4-17を調節すれば、ベースのバンドギャップと
エミッタのバンドギャップ及びベースとエミッタのバン
ドの相対位置が調整出来る。この事は全て格子定数はAl
Sbにマッチしている。熱平衡でのバンド図は第４図
（ｃ）のようになっている。AlSb基板のかわりに、ZnTe
を用いることも出来る。又エミッタとしてGaSbとInPと
の混晶とInSbとの混晶を用いることが出来る。又更に一
般にベース、コレクタ、エミッタにもInSbとGaSb,InP,A
lAs,GaAs,AlP,GaPの混晶を用いることが出来る。Mixed crystals of base and collector InSb-GaSb-InAs are 4-18 and 4-19,
Mixed crystals of emitter AlSb-InAs-InSb mixed crystals are shown as 4-20 and 4-21. By adjusting the GaSb-InAs mixing ratios 4-14 and 4-15 and the AlSb-InAs mixing ratios 4-16 and 4-17, the relative positions of the base band gap and the emitter band gap and the base and emitter bands. Can be adjusted. The lattice constant is Al
It matches Sb. The band diagram at thermal equilibrium is as shown in FIG. 4 (c). ZnTe instead of AlSb substrate
Can also be used. Further, a mixed crystal of GaSb and InP and a mixed crystal of InSb can be used as the emitter. Moreover, InSb and GaSb, InP, A are generally used for the base, collector and emitter.
A mixed crystal of lAs, GaAs, AlP and GaP can be used.

（実施例３） 第５図（ａ）は第３の具体的実施例である。GaSb 5a-1
を基板にした場合である。この場合は第２図に示したよ
うにGaSbより格子定数の大きい結晶としてInSbとAlSbが
あり、（Ａ組とする）それより格子定数の小さいものと
して、InAs,InPその他がある（これら全てをＢ組とす
る）。基本的な考え方はＡ組とＢ組の結晶を選んで、こ
れまで述べた方法で格子定数をGaSbにマッチングさせた
混晶C1,C2,C3を作り、これらをコレク5a-2、ベース5a-
3、エミッタ5a-4として第２図（ｂ）のようなバンド図
を実現するということである。但し、ワイドギャップエ
ミッタになっていれば、コレクタ、ベースは基板と同結
晶でもよい。又、上に述べたC1,C2,C3とGaSbとの混晶を
あらためてC1,C2,C3としてもよい。(Embodiment 3) FIG. 5 (a) shows a third specific embodiment. GaSb 5a-1
When the substrate is used. In this case, as shown in FIG. 2, there are InSb and AlSb as crystals having a larger lattice constant than GaSb, and (As group A) there are InAs, InP, etc. as those having a smaller lattice constant. Group B). The basic idea is to select the crystals of group A and group B, make mixed crystals C 1 , C 2 , and C 3 whose lattice constant is matched with GaSb by the method described so far, and collect these crystals 5a-2, Base 5a-
3, the emitter 5a-4 is to realize a band diagram as shown in FIG. 2 (b). However, if it is a wide gap emitter, the collector and the base may be the same crystal as the substrate. Further, the above-mentioned mixed crystal of C 1 , C 2 , C 3 and GaSb may be newly used as C 1 , C 2 , C 3 .

第５図（ｂ）では、InSb（5-3と5-4）とInAs（5-7と5-
8）の混晶（5-11と5-12）をコレクター、ベースとしInP
（5-9と5-10）とInSb（5-3と5-4）の混晶（5-13と5-1
4）をエミッタとしている。エミッタとしては、InAsとI
nPの混晶（5-15と5-16）とInSbの混晶をエミッタとする
ことも出来る。In Fig. 5 (b), InSb (5-3 and 5-4) and InAs (5-7 and 5-)
8) mixed crystal (5-11 and 5-12) as collector and base
(5-9 and 5-10) and InSb (5-3 and 5-4) mixed crystal (5-13 and 5-1
4) is used as the emitter. InAs and I
The mixed crystal of nP (5-15 and 5-16) and the mixed crystal of InSb can also be used as the emitter.

（実施例４） 第６図にInAsを基板とした場合である。第２図よりInAs
より格子定数の大きい組（Ａ組）としてはInSb,AlSb,Ga
Sbがあり、小さい方のＢ組にはInP,AlAs,GaAs,…等があ
る。図にはInP（6-5と6-6）とInSb（6-3と6-4）の混晶
（6-9と6-10）とInAsを格子整合させる。この例では基
板6a-1にＰ型又は真性のInAs、コレクタ6a-2にｎ型InA
s、ベース6a-3にＰ型InAs、エミッタ6a-4に上記混晶を
用いる。第６図（ｂ）ではbowingの効果を考えてない
が、これを考えると6-9と6-10は少し下方に移動するで
あろう。第６図（ｃ）はInPとGaSb（6-7と6-8）の混晶
（6-11と6-12）とInAsとの混晶をInAs基板6c-1の上に夫
々真性又はＰ型層6c-2、Ｎ型コレクター層6c-3、Ｐ型ベ
ース層6c-4と次々に成長し、その上に上記InP-InSb混晶
（6-9と6-10）のエミッタ6c-5を成長したものである。
以上６（ａ）（ｃ）において、エミッタ層6c-5としてIn
Asと混晶（6-11と6-12）の混晶を用いることも出来る。(Embodiment 4) FIG. 6 shows the case where InAs is used as the substrate. From Figure 2 InAs
InSb, AlSb, Ga are used as a group (group A) having a larger lattice constant.
There is Sb, and the smaller B group includes InP, AlAs, GaAs, ... In the figure, InP (6-5 and 6-6) and InSb (6-3 and 6-4) mixed crystals (6-9 and 6-10) and InAs are lattice-matched. In this example, P-type or intrinsic InAs is used for the substrate 6a-1 and n-type InA is used for the collector 6a-2.
s, P-type InAs is used for the base 6a-3, and the above mixed crystal is used for the emitter 6a-4. In Fig. 6 (b), the effect of bowing is not considered, but considering this, 6-9 and 6-10 will move slightly downward. FIG. 6 (c) shows a mixed crystal of InP and GaSb (6-7 and 6-8) (6-11 and 6-12) and InAs on the InAs substrate 6c-1 with intrinsic or P conductivity, respectively. Type layer 6c-2, N type collector layer 6c-3, and P type base layer 6c-4 are grown one after another, and the emitter 6c-5 of the above InP-InSb mixed crystal (6-9 and 6-10) is grown thereon. Has grown up.
In the above 6 (a) and (c), In is used as the emitter layer 6c-5.
It is also possible to use a mixed crystal of As and a mixed crystal (6-11 and 6-12).

又Ａ組と、Ｂ組の任意の混晶をエミッタに出来る。Also, any mixed crystal of group A and group B can be used as the emitter.

（実施例５） 第７図は第５の実施例である。７（ｃ）ではInP（7-1と
7-2）の基板7a-1上にInAs（7-3と7-4）とGaAs（7-5と7-
6）の混晶（7-7と7-8）を成長する場合を考えている。
第７図（ａ）のようにInPを基板7a-1とコレクタ7a-2と
し混晶をベース7a-3にするか又は７（ｂ）のようにInP
を基板７（ｂ）‐１とし混晶をコレクタ7b-2とベース7b
-3に用いるかの二通りがある。エミッタ7a-4と7b-4には
InPを用いる。(Embodiment 5) FIG. 7 shows a fifth embodiment. In 7 (c), InP (7-1 and
7-2) on the substrate 7a-1 and InAs (7-3 and 7-4) and GaAs (7-5 and 7-
We are considering the case of growing a mixed crystal of 6) (7-7 and 7-8).
As shown in FIG. 7 (a), InP is used as the substrate 7a-1 and collector 7a-2 and the mixed crystal is used as the base 7a-3, or InP is used as shown in 7 (b).
Is a substrate 7 (b) -1 and a mixed crystal is a collector 7b-2 and a base 7b.
There are two ways to use for -3. For emitters 7a-4 and 7b-4
InP is used.

又これらの例で、GaAsとInAsの混晶のかわりに、InAsと
GaSbの混晶（7-11と7-12）とGaAsとの混晶を用いること
も出来る。又InAsとInSbとの混晶（7-13と7-14）とGaAs
との混晶を用いることも出来る。又エミッタにはInPと
ベースの混晶との混晶を用いることが出来る。又InPよ
り格子定数の小さい結晶としてGaAsを用いたが、条件を
選べば、GaPその他を用いることが出来る。Also, in these examples, instead of the mixed crystal of GaAs and InAs, InAs
It is also possible to use a mixed crystal of GaSb (7-11 and 7-12) and GaAs. InAs and InSb mixed crystals (7-13 and 7-14) and GaAs
A mixed crystal of and can also be used. A mixed crystal of InP and a mixed crystal of the base can be used for the emitter. Although GaAs was used as a crystal having a smaller lattice constant than InP, GaP and others can be used if the conditions are selected.

（実施例６） 第８図に第６の実施例を示す。ｐ型単結晶Si基板8-1に
ｎ型のコレクター8-2を形成し、8-3にSiとGe又はSn又は
PbとのＰ型混晶のベース、更にＮ型のエミッタ8-4を形
成したものである。(Embodiment 6) FIG. 8 shows a sixth embodiment. An n-type collector 8-2 is formed on the p-type single crystal Si substrate 8-1, and Si and Ge or Sn or 8-3 is formed on 8-3.
The base is a P-type mixed crystal with Pb, and the N-type emitter 8-4 is formed.

SiはGe,Sn,Pbと混晶を作りSiよりも狭いバンドギャップ
を形成する。Si forms a mixed crystal with Ge, Sn, and Pb to form a bandgap narrower than Si.

（実施例７） 第９図に第７図の実施例を示す。Ｐ型単結晶Ge基板9-1
にＮ型Geのコレクター9-2を形成し、9-3にGeとSn又はPb
とのＰ型混晶のベース、更にＮ型シリコンのエミッタ9-
4を形成したものである。GeはSn,Pbと混晶を作りGeより
狭いバンドギャップの混晶を形成する。(Embodiment 7) FIG. 9 shows an embodiment of FIG. P-type single crystal Ge substrate 9-1
An N-type Ge collector 9-2 is formed on and Ge and Sn or Pb are formed on 9-3.
And P-type mixed crystal base, and N-type silicon emitter 9-
Formed 4. Ge forms a mixed crystal with Sn and Pb and forms a mixed crystal with a narrower band gap than Ge.

（実施例８） 第10図に第８の実施例を示す。CdTeの基板10-1の上にCd
TeとHgTeの混晶でＮ型Hg1- ｘCdｘTeのコレクター10-2、
Ｐ型p-Hg1- ｙCdｙTeのベース10-3、Ｎ型p-Hg1- ｚCdｚTe
のエミッタ10-4を形成する。CdTeとHgTeは格子定数がほ
ぼ一致しており、任意の割合で混合し、且つ混晶のバン
ドギャップは混合比を変えることによってCdTeの1.5eV
からHgTeの０まで任意に変えられることが知られてい
る。第２図（ｂ）のバンドを実現するにはｚ＞y,x≧ｙ
であればよく、ｙを０に近づけるとベースに非常に狭い
バンドギャップの混晶を実現することが出来る。第10図
には、ｘ＝ｙ＝0.4、ｚ＝0.5の場合を示した。(Embodiment 8) FIG. 10 shows an eighth embodiment. Cd on CdTe substrate 10-1
N-type Hg 1- x Cd x Te collector 10-2, which is a mixed crystal of Te and HgTe,
P-type p-Hg 1- y Cd y Te base 10-3, N-type p-Hg 1- z Cd z Te
To form the emitter 10-4 of. The lattice constants of CdTe and HgTe are almost the same, and they are mixed at an arbitrary ratio, and the band gap of the mixed crystal is 1.5 eV of CdTe by changing the mixing ratio.
It is known that it can be arbitrarily changed from 0 to 0 of HgTe. To realize the band shown in FIG. 2 (b), z> y, x ≧ y
If y is brought close to 0, a mixed crystal having a very narrow band gap can be realized in the base. FIG. 10 shows the case where x = y = 0.4 and z = 0.5.

この他狭いバンドギャップの半導体として、PbTe,PbS,
その他の半導体及び混晶で同様の考え方が適用出来る。Other narrow bandgap semiconductors include PbTe, PbS,
The same idea can be applied to other semiconductors and mixed crystals.

特にPbTe-SnTeの混晶ではバンドギャップが0.2〜０まで
混合比によって連続的に変えられるのでこの系でもＶＴ
が0.18〜０のトランジスタが実現出来る。例えば、N-Pb
Te（エミッタ）、P-Pb1- ｘSnｘTe（ベース）、N-PbTe
（コレクタ）（ｘ＜0.35）又はN-Pb1- ｙSnｙTe（コレク
タ）（ｙ≦ｘ＜0.35）の形のトランジスタ、及びN-PbS
エミッタ/P-PbS1- ｘSeｘベース/N-PbSコレクタ又はN-Pb
S1- ｙSeｙコレクタのトランジスタが考えられる（但し
１≧ｘ≧ｙ≧０）。Particularly V T in this system because it is continuously changed by the mixing ratio bandgap up to 0.2 to 0 in the mixed crystal of PbTe-SnTe
Can be realized with a transistor of 0.18 to 0. For example, N-Pb
Te (emitter), P-Pb 1- x Sn x Te (base), N-PbTe
(Collector) (x <0.35) or N-Pb 1- y Sn y Te (collector) (y ≦ x <0.35) type transistor, and N-PbS
Emitter / P-PbS 1- x Se x Base / N-PbS Collector or N-Pb
A transistor of S 1- y Se y collector can be considered (where 1 ≧ x ≧ y ≧ 0).

（実施例９） 第11図に第９の具体的実施例を示す。第11図（ａ）に示
すようにＰ型単結晶Si基板11-1上にN-Siコレクタ11-2、
Si/Ge超格子11-3、N-Siエミッタ11-4を形成する。第11
図（ｂ）はバンド図であるSiとGeの薄い層が交互に形成
された超格子領域がベースである。この構造でベースの
バンドギャップがSiより狭く出来ることは先に述べた通
りである。通常の動作条件ではベースの電界が弱いので
あるが、コレクタのバイアスとベース幅ベースのＰ型不
純物濃度によってパンチスルーに近い条件を実現すると
ベースに強い電界がかかり、第11図（ｂ）に示すように
ベースのポンテンシャルに傾きが生じ、こうした電界の
状件では電子は負性抵抗を示す。(Embodiment 9) FIG. 11 shows a ninth concrete embodiment. As shown in FIG. 11 (a), an N-Si collector 11-2, a P-type single crystal Si substrate 11-1, and
A Si / Ge superlattice 11-3 and an N-Si emitter 11-4 are formed. 11th
The figure (b) is a band diagram. The base is a superlattice region in which thin layers of Si and Ge are alternately formed. As mentioned above, the band gap of the base can be narrower than that of Si in this structure. Under normal operating conditions, the electric field at the base is weak, but when a condition close to punch through is realized by the bias of the collector and the P-type impurity concentration at the base width, a strong electric field is applied to the base, as shown in FIG. 11 (b). As a result, the pontical of the base is tilted, and under the conditions of such an electric field, the electron exhibits a negative resistance.

SiとGeの超格子は例えば50Å毎の周期で、Si中のGeの平
均組成比が39％の時の250Åのベース層が可能になる。S
i/Geの例では格子定数のミスマッチよるベース厚さの制
限があるが、AlAs/GaAsのように格子のマッチした系で
は制限はない。この効果はSi/Ge AlAs/GaAsだけでな
く、その他の多くの超格子ベースのトランジスタで期待
出来る。A superlattice of Si and Ge has a period of, for example, every 50Å, and a 250Å base layer is possible when the average composition ratio of Ge in Si is 39%. S
In the case of i / Ge, the base thickness is limited due to the mismatch of lattice constants, but there is no limitation in the lattice matched system such as AlAs / GaAs. This effect can be expected not only in Si / Ge AlAs / GaAs but also in many other superlattice-based transistors.

（別の実施例） 以上、III-V族、IV族及びCdTe-HgTeの混晶によるHBTの
構成法を示した。全てNPNトランジスタについて説明し
たがPNPについても基本的な考え方は同じである。即ち
ドナとアクセプタのドーピングを考え直せばよい。又ヘ
テロ界面でのバンド不連続の情況は変って来るので、混
晶の組合せや混合比も変って来るが、基本的な考え方は
これまで述べた手法が適用出来る。又混晶やヘテロ界面
の組合せは周期律の同じ族での組合せのみを考えたが、
別の族との間のヘテロ接合も適用できる。(Other Examples) The method for constructing an HBT by a mixed crystal of III-V group, IV group and CdTe-HgTe has been described above. Although I explained all NPN transistors, the basic idea is the same for PNP. That is, the doping of donors and acceptors should be reconsidered. Moreover, the situation of band discontinuity at the hetero interface changes, so the combination of mixed crystals and the mixing ratio also change, but the method described so far can be applied to the basic idea. Also, as for the combination of mixed crystals and hetero interfaces, only combinations within the same group of the periodic law were considered,
Heterojunctions with another family are also applicable.

又トランジスタは全て、エミッタがウエーハ面に来る通
常の構造のトランジスタを考えたが、I2Lのように表面
がコレクターになっている構造についても同様の考え方
が適用出来る。又ラテラルトランジスタにも適用でき
る。Although all transistors have a normal structure in which the emitter is on the wafer surface, the same idea can be applied to a structure where the surface is a collector like I 2 L. It can also be applied to lateral transistors.

以上混晶ベースで一様なバンドギャップを考えたが、エ
ミッタからコレクタ方向にバンドギャップが狭くなって
行くグレーデッドバンドギャップの場合を含む。Although a uniform bandgap is considered on the basis of the mixed crystal as described above, the case where the bandgap becomes narrower in the direction from the emitter to the collector is included.

以上全ての構成法を混晶によって行ったが、これを超格
子構造で等価的に置き変えることが出来る。例えばIIIV
族半導体ABとCDの混晶A1- ｘＣｘB1- ｘＤｘに対して、AB
とCDの原子数の比を1-x:xにした超格子は、超格子面と
垂直方向のキャリヤの移動については混晶とほぼ等し
く、又バンドギャップも超格子の周期を50Å以上にすれ
ば混晶とほゞ等しい値に設定することが出来る。しかも
超格子では20％以内の格子ミスマッチが許容されると言
うメリットがあるのでバンドギャップの制御の範囲は拡
大出来る。All of the above construction methods were performed by using a mixed crystal, but this can be equivalently replaced by a superlattice structure. For example IIIV
AB for a mixed crystal of group semiconductors AB and CD A 1- x C x B 1- x D x
The superlattice in which the ratio of the number of carbon atoms to CD is 1-x: x is almost the same as the mixed crystal in the movement of carriers in the direction perpendicular to the superlattice plane, and the bandgap of the superlattice is 50 Å or more. For example, it can be set to a value approximately equal to the mixed crystal. In addition, the superlattice has the advantage of allowing a lattice mismatch within 20%, so the range of bandgap control can be expanded.

第15図にこれまでに述べた実施例でのベースのバンドギ
ャップを示す。これによってしきい値電圧と動作温度の
とり得る値を示した。この図によって閾値電圧として1.
46Vから約０に近い値までを実現することが出来る。FIG. 15 shows the band gap of the base in the above-mentioned embodiments. This shows the possible values of threshold voltage and operating temperature. According to this figure, the threshold voltage is 1.
It is possible to realize from 46V to a value close to 0.

（発明の効果） 閾値電圧の低いバイポーラトランジスタが出来ると高速
で且つ高集積のバイポーラ集積回路が可能となり、その
波及効果は大きい。例えば閾値電圧0.2Vのバイポーラト
ランジスタを用いると、77゜Ｋ位で電源電圧が0.8VのEC
L回や0.3VのI2L回路が可能になる。又超格子ベースのト
ランジスタで負性抵抗のコレクタを用いると、回路の寄
生出力抵抗が大きくてもそれを打消すので高速になる。(Effect of the Invention) If a bipolar transistor having a low threshold voltage can be formed, a high speed and highly integrated bipolar integrated circuit can be realized, and its ripple effect is great. For example, if a bipolar transistor with a threshold voltage of 0.2V is used, an EC with a power supply voltage of 0.8V at around 77 ° K
It enables L times and 0.3 V I 2 L circuits. In addition, when a negative resistance collector is used in a superlattice-based transistor, even if the parasitic output resistance of the circuit is large, it is canceled and the speed is increased.

【図面の簡単な説明】[Brief description of drawings]

第１図（ａ），（ｂ），（ｃ）はそれぞれInSb基板のバ
イポーラトランジスタの断面図、 エネルギバンド図、これに関連する半導体のバンド端エ
ネルギと格子定数の関係及び混晶の構成法を示す。 第２図はIII-V族半導体、IV族半導体、II-VI族半導体の
バンド端エネルギーと格子定数の関係を示す図、 第３図（ａ）（ｂ）はそれぞれバイポーラトランジスタ
の一般的な断面図、エネルギーバンド図、 第４図（ａ）はAlSb基板とするヘテロバイポーラトラン
ジスタ断面図、（ｂ），（ｃ）はこれに関連する半導体
バンド端エネルギーと格子定数の関係及び混晶の構成法
を示す図、 第５図（ａ）（ｂ）はそれぞれGaSb基板とするヘテロバ
イポーラトランジスタの断面図、それに用いる半導体の
バンド端のエネルギーと格子定数の関係及び混晶の構成
法を示す図、 第６図（ａ）（ｂ）（ｃ）はそれぞれInAs基板のヘテロ
バイポーラトランジスタの構造図、それに用いる半導体
のバンド端のエネルギーと混晶の構成法を示す図、InAs
基板のヘテロバイポーラトランジスタの第二の構造図、 第７図（ａ）（ｂ）はInP基板のヘテロバイポーラトラ
ンジスタの構造図、第７図（ｃ）はそれに用いる半導体
のバンド端のエネルギーと混晶の構成法を示す図、 第８図はSiを基板とするホモ接合バイポーラトランジス
タの構造図、 第９図はGeを基板とするホモ接合バイポーラトランジス
タの構造図、 第10図はCdTeを基板とするヘテロバイポーラトランジス
タの構造図、 第11図（ａ）（ｂ）はそれぞれ超格子をベースとするバ
イポーラトランジスタの構造、バンド図、 第12図はバイポーラトランジスタ及び集積回路を縮小し
た場合のデバイスパラメータを与える図、 第13図はヘテロバイポーラ（ホモバイポーラを含む）の
接合面でのバンド不連続値の符号を与える図、 第14図は半導体のバンドギャップの値を与える図、 第15図は実施例で示したバイポーラトランジスタのベー
スのバンドギャップと閾値電圧と動作温度を与える図。1 (a), (b), and (c) are a cross-sectional view of an InSb substrate bipolar transistor, an energy band diagram, a relation between a band edge energy of a semiconductor and a lattice constant, and a method of forming a mixed crystal. Show. FIG. 2 is a diagram showing the relationship between band edge energy and lattice constant of III-V group semiconductors, IV group semiconductors, and II-VI group semiconductors, and FIGS. 3 (a) and (b) are general cross sections of bipolar transistors. Fig. 4, energy band diagram, Fig. 4 (a) is a cross-sectional view of a hetero bipolar transistor using an AlSb substrate, (b) and (c) are the relations between the semiconductor band edge energy and the lattice constant and the method of forming a mixed crystal. Figures 5 (a) and 5 (b) are cross-sectional views of a hetero bipolar transistor using a GaSb substrate, respectively, showing the relationship between the band edge energy and the lattice constant of the semiconductor used therein and the method of forming a mixed crystal. 6 (a), (b), and (c) are structural views of a hetero-bipolar transistor on an InAs substrate, a diagram showing band edge energy of a semiconductor used in the hetero bipolar transistor, and a method of forming a mixed crystal.
Second structural diagram of substrate hetero-bipolar transistor, FIGS. 7 (a) and 7 (b) are structural diagram of hetero-bipolar transistor of InP substrate, and FIG. 7 (c) is energy and mixed crystal of band edge of semiconductor used therein. FIG. 8 is a structural diagram of a homojunction bipolar transistor using Si as a substrate, FIG. 9 is a structural diagram of a homojunction bipolar transistor using Ge as a substrate, and FIG. 10 is CdTe as a substrate. 11 (a) and 11 (b) are structure diagrams of a bipolar transistor based on a superlattice and a band diagram, respectively. FIG. 12 gives device parameters when the bipolar transistor and the integrated circuit are reduced. Figures and 13 are figures that give the sign of the band discontinuity at the junction surface of heterobipolar (including homobipolar), and Figure 14 is the semiconductor bar. Figure gives the value of-gap, Fig. 15 is a diagram giving the base of the bandgap and a threshold voltage and operating temperature of the bipolar transistor shown in Example.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】エミッタのバンドギャップがベースのバン
ドギャップより広いかまたは等しく、 かつエミッタからベースへ注入するキャリアの伝導する
バンド端にエミッタベース界面でバンド不連続によるエ
ネルギーのスパイクがなめらかになるか又は存在せず、 かつ、エミッタベース間、ベースコレクタ間、および基
板上にコレクタ、ベース、エミッタの順序に形成する場
合はコレクタ基板間を、基板上にエミッタ、ベース、コ
レクタの順序に形成する場合はエミッタ基板間を、格子
整合させた、あるいは段階的にに格子定数を変えてなじ
ませた、あるいは歪み超格子を設けて等価的に格子マッ
チさせたトランジスタにおいて、 1.42eVのバンドギャップと室温（300K）を基準とし、ベ
ース層として、InSb−GaSb,GaSb−InAs−InSb,InAs−In
Sb,InAs−InP−InSb,InAs−InP−GaSb,InAs−GaAs,InAs
−GaAs−InP,Si−Ge、Si−Sn,Si−Pb,Ge−Sn,Ge−Pb、H
gTe−CdTe,PbTe−SnTe,PbS−PbSeから選ばれるバンドギ
ャップの狭い混晶、あるいは単結晶のInAs、あるいはIn
Sb−GaSb,InAs−InSb,InAs−GaAs,Si−Ge、Si−Sn,Si−
Pb,Ge−Sn,Ge−Pb,HgTe−CdTe,PbTe−SnTe,PbS−PbSeか
ら選ばれる超格子、あるいは前記混晶または前記単結晶
または前記超格子に不純物をドーピングしてベースのバ
ンドギャップをさらに狭くした層を用い、前記ベース材
料のバンドギャップと1.42eVのバンドギャップの比と同
じ比だけ室温より低温で動作させることにより、ベース
エミッタ間の閾値電圧を低くしたことを特徴とする低閾
値電圧のバイポーラトランジスタ。1. The band gap of the emitter is wider than or equal to the band gap of the base, and the energy spike due to the band discontinuity is smoothed at the emitter-base interface at the conduction band edge of carriers injected from the emitter to the base. Or, if it does not exist, and if it is formed between the emitter base, between the base and collector, and in the order of collector, base, and emitter on the substrate, between collector substrates, when forming the emitter, base, and collector on the substrate in this order Is a transistor with lattice matching between emitter substrates, or with lattice constants changed step by step, or strained superlattice equivalently lattice matched transistors with a bandgap of 1.42 eV and room temperature ( 300K) as a standard, and as a base layer, InSb-GaSb, GaSb-InAs-InSb, InAs-In
Sb, InAs-InP-InSb, InAs-InP-GaSb, InAs-GaAs, InAs
-GaAs-InP, Si-Ge, Si-Sn, Si-Pb, Ge-Sn, Ge-Pb, H
Mixed crystal with narrow band gap selected from gTe-CdTe, PbTe-SnTe, PbS-PbSe, or single crystal InAs, or In
Sb-GaSb, InAs-InSb, InAs-GaAs, Si-Ge, Si-Sn, Si-
Pb, Ge-Sn, Ge-Pb, HgTe-CdTe, PbTe-SnTe, superlattice selected from PbS-PbSe, or the mixed crystal or the single crystal or the superlattice is doped with impurities to form a band gap of the base. A low threshold voltage characterized by lowering the threshold voltage between the base and the emitter by operating at a temperature lower than room temperature by the same ratio of the band gap of the base material and the band gap of 1.42 eV using a further narrowed layer. Voltage bipolar transistor.
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