JPH076120A - Interface control device - Google Patents

Interface control device

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JPH076120A
JPH076120A JP6068157A JP6815794A JPH076120A JP H076120 A JPH076120 A JP H076120A JP 6068157 A JP6068157 A JP 6068157A JP 6815794 A JP6815794 A JP 6815794A JP H076120 A JPH076120 A JP H076120A
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Ii Shiyarifu Raian
イー．シャリフ ライアン
Mosurii Jierarudo
モスリー ジェラルド
Jian Chien Jiyatsuku
ジアン チェン ジャック
Chiyan Uennfuen
チャン ウェン−フェン
Abasu Fueizaru
アバス フェイザル
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    • G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network

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Abstract

PURPOSE:To change the memory address and I/O address of an extended module without using a jumper, to automate the steps of the change and to reduce also the number of steps. CONSTITUTION:This interface control device includes a decoder for decoding a constitutional base address for determining an inherent address to which a corresponding interface module is to respond and a changed constitutional address to be used for the corresponding interface module at the time of determining the inherent address for the response of the module and a changing means for automatically changing the constitutional base address when the constitutional base address is the same as the inherent address of any one of other interface modules. The changing means includes a means for responding to a prescribed address on a communication bus and a reading instruction in order to change the constitutional base address to a different constitutional address.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、パーソナルコンピュー
タ用の増設カード(add-on card) に関し、より詳細に
は、外部イーサネットネットワークにATバスを接続する
ための、International Business Machines (IBM) AT
互換パーソナルコンピュータ用の増設インタフェースカ
ードに関する。FIELD OF THE INVENTION This invention relates to add-on cards for personal computers, and more particularly to International Business Machines (IBM) AT for connecting an AT bus to an external Ethernet network.
An extension interface card for a compatible personal computer.

【０００２】[0002]

【従来の技術及び発明が解決しようとする課題】IBM AT
パーソナルコンピュータとAT互換パーソナルコンピュー
タは、内部通信用にAT標準化バスシステムを使用する。
ATバスは、一般的には、8 及び16ビットシステムの場合
にはIndustry Standard Architecture (ISA)バスと呼ば
れ、32ビットシステムの場合にはExtended Industry St
andard Architecture (EISA)と呼ばれる。このATバスの
規格は、"AT Bus Design", Edward Solari (Annabooks,
1990)に詳細に説明されており、この文献の主題が本明
細書に引例として組み入れられている。ATバスとは、例
えば中央処理装置(CPU) メモリや様々な入出力(I/O) 装
置用インタフェースのようなコンピュータの様々な機能
単位の間のインタフェースである。ATバスは、システム
クロックと、記憶装置と、読取り書込みアクセスと、I/
O 読取り書込みサイクルと、データバス方向と、データ
及び割込み要求と、スピーカドライバと、を制御するた
めに必要なロジックを与える。上記記憶装置は、ハード
ディスクと、フロッピーディスクと、電気的消去可能プ
ログラム可能読出し専用メモリ(EEPROM)と、ランダムア
クセスメモリ(RAM) と、を含む。上記I/O 装置は、プリ
ンタと、モデムと、イーサネット通信ネットワークと、
を含む。[Prior Art and Problems to be Solved by the Invention] IBM AT
Personal computers and AT compatible personal computers use the AT standardized bus system for internal communications.
The AT bus is commonly referred to as the Industry Standard Architecture (ISA) bus for 8- and 16-bit systems and the Extended Industry Stair for 32-bit systems.
Called andard Architecture (EISA). This AT bus standard is based on "AT Bus Design", Edward Solari (Annabooks,
1990), the subject matter of which is incorporated herein by reference. The AT bus is an interface between various functional units of a computer, such as a central processing unit (CPU) memory and interfaces for various input / output (I / O) devices. The AT bus uses the system clock, storage, read / write access, and I / O.
O Provides the necessary logic to control read / write cycles, data bus direction, data and interrupt requests, and speaker driver. The storage device includes a hard disk, a floppy disk, an electrically erasable programmable read only memory (EEPROM), and a random access memory (RAM). The I / O device is a printer, a modem, an Ethernet communication network,
including.

【０００３】パーソナルコンピュータは、電子モジュー
ルを保持し相互接続するためのモジュールカードラック
(module card rack)を収容するハウジングを有する。こ
のハウジングが開かれている時に、電子モジュールが上
記ラックの中に挿入され、ハウジングの開口の反対側の
コンピュータハウジングの末端に配置されたマザーボー
ドに接続される。このマザーボードは、ATバスと電源と
接地とを含むコンピュータ内モジュールの間の電気的相
互接続を与える。ユーザは、コンピュータハウジングに
対してコンピュータモジュールを取り付け又は取り外し
することによって、そのパーソナルコンピュータの能力
を変化させることが可能である。例えば、RAM(Random A
ccess Memory) モジュールを上記ハウジング内に挿入す
ることによって、記憶容量を増大させることが可能であ
る。Personal computers are modular card racks for holding and interconnecting electronic modules.
It has a housing that houses (module card rack). When the housing is open, the electronic module is inserted into the rack and connected to a motherboard located at the end of the computer housing opposite the opening in the housing. This motherboard provides the electrical interconnection between the in-computer modules including the AT bus and power and ground. A user can change the capabilities of his or her personal computer by installing or removing computer modules in or from the computer housing. For example, RAM (Random A
The memory capacity can be increased by inserting a ccess Memory) module into the housing.

【０００４】ATバスに接続され且つ記憶装置を有する各
装置は、CPU がその記憶装置に対する読取り又は書込み
を命令することが可能であるように、その各装置が使用
するメモリ空間を定義するメモリ基底アドレス（ベース
アドレス）(base address)も持たなければならない。こ
うした読取り書込み命令に対して１つの装置のみが応答
するように、各々の記憶装置は固有のメモリ基底アドレ
スを有することが必要である。ATバス規格は、特定のメ
モリアドレスを特定の装置に割り当てる。更に明確に言
えば、ハードディスク駆動装置とフロッピーディスク駆
動装置とRAM メモリとは各々に固有のメモリ基底アドレ
ス範囲を割り当てられる。従って、あらゆるパーソナル
コンピュータは、こうしたアドレスを、ハードディスク
駆動装置とフロッピーディスク駆動装置とRAM メモリと
の通信のために使用する。これとは対照的に、新たな装
置がそのパーソナルコンピュータに接続される時には、
その新たな装置のメモリ基底アドレスは、他の装置に既
に割り当てられているアドレスの１つであってはならな
いが、未だ割り当てられていないアドレス範囲内の任意
のアドレスであってよい。しかし、各々に固有の記憶装
置とそれに対応する固有のメモリ基底アドレスとを有す
る複数の装置が付加される時には、２つ以上の装置が同
一のメモリ基底アドレスを有する可能性がある。この事
態が生じる場合には、システム電源投入時の初期設定ル
ーチン中に、CPU が、２つ以上の別々の装置に対応する
アドレスを送り出す。これらの２つ以上の別々の装置は
各々にアドレス命令に応答し、これらの装置全てがメモ
リの読取り又はメモリへの書込みを行おうとする。こう
した多重応答は、そのバスのデータ部分上でのコンフリ
クトを生じさせる。場合によっては、例えばシステム起
動時又は読取り中に、読み取られるデータがシステム期
待値と異なる可能性があるので、CPU がバス上に上記コ
ンフリクトを検出する可能性がある。Each device connected to the AT bus and having a storage device has a memory base which defines the memory space used by that device so that the CPU can command a read or a write to that storage device. It must also have an address (base address). Each storage device must have a unique memory base address so that only one device responds to such read and write instructions. The AT bus standard assigns a particular memory address to a particular device. More specifically, the hard disk drive, floppy disk drive, and RAM memory are each assigned a unique memory base address range. Therefore, every personal computer uses these addresses for communication between the hard disk drive, floppy disk drive and RAM memory. In contrast, when a new device is connected to the personal computer,
The memory base address of the new device must not be one of the addresses already assigned to the other device, but can be any address in the address range that has not yet been assigned. However, when multiple devices are added, each with its own storage device and its corresponding unique memory base address, more than one device may have the same memory base address. When this happens, the CPU sends out addresses corresponding to two or more separate devices during the initialization routine at system power up. These two or more separate devices each respond to address commands and all of these devices attempt to read or write to memory. Such multiple responses cause conflicts on the data portion of the bus. In some cases, the CPU may detect the above conflict on the bus, because the data read may differ from the system expected value, for example at system startup or during reading.

【０００５】現行のシステムでは、増設カードの１つの
タイプは、ATバスとイーサネットネットワークシステム
との間をインタフェースするためのイーサネットインタ
フェースモジュールである。イーサネットの規格は、In
stitute of Electrical andElectronics Engineers, In
c. によって1989年に発行された"Information Processi
ng Systems - Local Area Networks - Part 3: Carrie
r sense multiple access with collision detection
(CSMA/CD) access method and physical layerspecific
ations", International Standard ISO, 8902-3: 1989,
ANSI/IEEE Std 802.3 - 1988で詳細に説明され、この
主題は本明細書に引例として組み入れられている。更
に、現行のシステムでは、メモリアドレスのコンフリク
トが検出される時に、そのシステムの電源を切り、コン
フリクトを生じさせていると推測される増設カードをシ
ステムから取り外し、そのモジュール上に備えられてい
る何らかの手段によってそのカードの構成を変更し、そ
の後で、その増設カードをシステム内に再び取り付け、
システム電源を投入し、そのモジュールの動作を再テス
トすることが必要である。（基底アドレスを変更するた
めに現行のシステムで使用される手段は、可動ジャンパ
又はスイッチである。） CPUは再びその初期設定ルーチ
ンを行い、別のメモリ基底アドレスのコンフリクトが検
出されると、そのメモリのコンフリクトが取り除かれる
まで、モジュールの取り外しとメモリ基底アドレスの物
理的変更との過程が反復される。メモリのコンフリクト
が検出されない時には、CPU はその初期設定ルーチンを
実行し続ける。In current systems, one type of add-on card is an Ethernet interface module for interfacing between the AT bus and an Ethernet network system. Ethernet standard is In
stitute of Electrical and Electronics Engineers, In
"Information Processi" published in 1989 by c.
ng Systems-Local Area Networks-Part 3: Carrie
r sense multiple access with collision detection
(CSMA / CD) access method and physical layer specific
ations ", International Standard ISO, 8902-3: 1989,
It is described in detail in ANSI / IEEE Std 802.3-1988, the subject matter of which is hereby incorporated by reference. Further, in the current system, when a memory address conflict is detected, the system is powered off, the add-on card that is suspected of causing the conflict is removed from the system, and any module installed on the module is removed. By means of changing the configuration of that card, then re-installing the expansion card in the system,
It is necessary to power up the system and retest the operation of the module. (The means used in current systems to change the base address is a moveable jumper or switch.) The CPU goes through its initialization routine again, and if another memory base address conflict is detected, The process of removing the module and physically changing the memory base address is repeated until the memory conflict is removed. When no memory conflict is detected, the CPU continues to execute its initialization routine.

【０００６】ATバスに接続される複数のI/O インタフェ
ース装置は、各々にI/O 基底アドレスを有する。これら
のI/O インタフェース装置は、そのI/O 基底アドレスを
バス上に検出すると、バス上の命令に応答する。上記メ
モリ基底アドレスの場合と同様に、各々のI/O インタフ
ェース装置が固有のI/O 基底アドレスを有することが必
要である。メモリアドレスと同様に、ATバス規格は、I/
O アドレス範囲を特定の装置に割り当てる。従って、こ
れらのI/O アドレスは、これらの装置によってだけ使用
される。しかし、他の装置がATバスに付け加えられる時
に、その各々の装置はその装置に固有のI/O アドレスを
持たなければならない。しかし、メモリ基底アドレスの
場合と同様に、これらの装置は、事前に割り当てられた
アドレスを持たない。従って、ATバス規格は、これらの
新たな装置にI/O アドレス範囲を割り当てる。The plurality of I / O interface devices connected to the AT bus each have an I / O base address. These I / O interface devices respond to instructions on the bus when they detect their I / O base address on the bus. As with the memory base address above, each I / O interface device must have a unique I / O base address. Like the memory address, the AT bus standard
O Assign an address range to a specific device. Therefore, these I / O addresses are used only by these devices. However, when other devices are added to the AT bus, each device must have its own I / O address. However, as with memory base addresses, these devices do not have pre-allocated addresses. Therefore, the AT bus standard assigns I / O address ranges to these new devices.

【０００７】しかし、新たな装置がATバスに接続される
時には、CPU がその初期設定ルーチンを実行し終わるま
で、システムは、ATバス上の２つ以上の装置が同一のI/
O 基底アドレスを使用しているかどうかを知ることはな
い。従って、CPU が、同一のアドレスを使用するATバス
上の２つ以上の装置に対して１つのI/O バスアドレスを
送る時に、これらの２つ以上の装置全部が応答し、ATバ
ス上にコンフリクトを生じさせる。However, when a new device is connected to the AT bus, the system will keep two or more devices on the AT bus the same I / O until the CPU finishes its initialization routine.
O It never knows if it is using the base address. Therefore, when the CPU sends one I / O bus address to two or more devices on the AT bus that use the same address, all of these two or more devices will respond, and the Create a conflict.

【０００８】EEPROMに基づく構成を有する現行のシステ
ムは、ジャンパ又はスイッチに基づく設計によってアド
レスコンフリクトを解消する方法に相応する方法によっ
て、I/O 基底アドレスにおけるコンフリクトを解決す
る。詳細に説明すると、EEPROMに基づく構成を有するイ
ーサネットモジュールの場合には、コンピュータユーザ
が先ず最初にコンピュータの電源をオンにする。CPU の
初期設定ルーチン中に、I/O メモリアドレスのコンフリ
クトが検出されると、ユーザは、第１のコンピュータか
ら当該モジュールを取り外し、I/O 基底アドレスコンフ
リクトを起こしていない第２のシステムの中にそのモジ
ュールを挿入しなければならない。その後で、ユーザ
は、そのモジュールのEEPROMを書き直すことによって、
そのモジュールのI/O アドレスを変更することが可能で
ある。その後で、最初の構成が既に変更された上記モジ
ュールが、当初のシステムの中に再び取り付けられるこ
とが可能である。Current systems with EEPROM-based configurations resolve conflicts in I / O base addresses in a manner that is similar to how address conflicts are resolved by jumper or switch-based designs. In detail, in the case of an Ethernet module having an EEPROM-based configuration, the computer user first turns on the computer. If a conflict of I / O memory addresses is detected during the initialization routine of the CPU, the user removes the module from the first computer and the second system that does not have the I / O base address conflict occurs. You must insert the module into. Then the user can rewrite the EEPROM of that module to
It is possible to change the I / O address of the module. Afterwards, the module, whose initial configuration has already been modified, can be reinstalled in the original system.

【０００９】アドレスコンフリクトを解消するための上
記方法は、面倒であり、高コストであり、オペレーター
エラーを被り易い。その作業は、第１のコンピュータか
らモジュールを取り外すことと、そのモジュールを第２
のコンピュータの中に挿入することと、その第２のコン
ピュータの電源をオンし第２のシステム内でそのモジュ
ールを再構成することと、そのモジュールを第２のシス
テムから取り外すことと、そのモジュールを第１のシス
テムの中に再挿入して再テストすることと、全てのコン
フリクトが除去されるまでこの作業を繰り返すことと、
を必要とする。これらのステップの各々は、その遂行の
ために労力を必要とし、従って、時間浪費的である。セ
ットアップとテストと手直しとのための追加時間が、そ
のモジュールのコストを増大させる。更に、上記の多数
のステップが、手直し中にエラーが生じる可能性と、上
記２つのコンピュータシステム内でのモジュールの取り
外しと取り付けの繰り返しによってモジュール又はコン
ピュータに損傷を与える可能性と、を増大させる。The above methods for resolving address conflicts are cumbersome, expensive and subject to operator error. The task is to remove the module from the first computer and the module to the second
The second computer, powering on the second computer and reconfiguring the module in the second system, removing the module from the second system, and removing the module from the second system. Reinsert into the first system and retest, and repeat this process until all conflicts are removed,
Need. Each of these steps is labor intensive to perform and is therefore time consuming. The additional time for setup, testing and rework increases the cost of the module. Moreover, the numerous steps described above increase the potential for errors during rework and the potential for damage to the module or computer by repeated removal and installation of modules within the two computer systems.

【００１０】増設モジュールのメモリアドレスとI/O ア
ドレスとをジャンパ無しで変更することと、その変更に
おけるステップを自動化しそのステップ数を減少させる
ことと、が求められている。It is required to change the memory address and I / O address of the extension module without jumpers, and to automate the steps in the change and reduce the number of steps.

【００１１】[0011]

【課題を解決するための手段及び作用】簡略的に説明す
ると、本発明の実施例の１つは、アドレス指定可能イン
タフェースモジュール用のインタフェース制御装置であ
る。このインタフェースモジュールは、他のアドレス指
定可能インタフェースモジュールと共に通信バスを介し
て中央処理装置に結合されるように適合させられてい
る。各々のインタフェースモジュールは、中央処理装置
によって通信バス上に与えられる各インタフェースモジ
ュールに固有の基底アドレスと、上記インタフェースモ
ジュールから通信バスへのデータの読取りのための、中
央処理装置によって通信バス上に与えられる読取り命
令、又は、通信バスから上記インタフェースモジュール
へのデータの書込みのための、中央処理装置によって通
信バス上に与えられる書込み命令と、に応答するように
適合させられている。上記インタフェース制御装置は、
対応するインタフェースモジュールがそれに応答しなけ
ればならない固有のアドレスを決定するための、記憶さ
れた構成基底アドレスを有する。更に、このインタフェ
ース制御装置は、対応するインタフェースモジュールに
よる応答のための固有のアドレスの決定時に、対応する
インタフェースモジュールによる使用のための変更され
た構成アドレスを含む基底アドレスを復号する復号器も
有する。このインタフェース制御装置は、記憶された構
成基底アドレスが他のインタフェースモジュールのいず
れか１つのための固有のアドレスと同一である時に、記
憶された構成基底アドレスを自動的に変更する回路を含
む。この回路は、記憶された構成基底アドレスを異なっ
た構成アドレスに変更するために、通信バス上の予め決
められたアドレスと読取り命令とに対して応答する第２
の回路を含む。１つの特定の実装例では、上記第１の回
路は、構成基底アドレスによって表される値を増分調節
するためのカウンタを含む。Briefly stated, one embodiment of the present invention is an interface controller for an addressable interface module. The interface module is adapted to be coupled with the other addressable interface module via a communication bus to the central processing unit. Each interface module is provided on the communication bus by the central processing unit for reading the data from the interface module to the communication bus, with a unique base address for each interface module provided on the communication bus by the central processing unit. Read instructions or write instructions provided on the communication bus by the central processing unit for writing data from the communication bus to the interface module. The interface control device is
It has a stored configuration base address for determining the unique address to which the corresponding interface module must respond. The interface controller also has a decoder for decoding the base address including the modified configuration address for use by the corresponding interface module when determining the unique address for the response by the corresponding interface module. The interface controller includes circuitry for automatically changing the stored configuration base address when the stored configuration base address is the same as the unique address for any one of the other interface modules. The circuit responds to a predetermined address and a read command on the communication bus to change the stored configuration base address to a different configuration address.
Including the circuit. In one particular implementation, the first circuit includes a counter for incrementally adjusting the value represented by the configuration base address.

【００１２】簡略的に説明すると、本発明の実施例の１
つは、同じバスに接続された第２のモジュールとのコン
フリクトを除去するために、そのバスに接続された第１
のモジュールの第１の識別コードを、開始命令に応答し
て、適応的に調節するための方法である。第１の識別コ
ードが１つのレジスタ内に格納される。命令された識別
コードが上記バスを通して受け取られる。記憶された第
１の識別コードが、上記バスを通して受け取られた上記
命令された識別コードと比較される。第１の識別コード
と命令された識別コードとの間の一致に応答して、デー
タが上記バスを通して送り出される。期待データが発生
させられる。送り出されたデータは、そのデータの期待
値と比較され、送り出されたデータがこの期待データと
一致しない場合には、その結果が不一致として識別され
る。上記レジスタ内の記憶された第１の識別コードが、
この識別された不一致に応答して変更される。第１のモ
ジュールが第１の識別コードによって一意に識別される
ように、送り出されたデートと期待データとの間に不一
致が識別されなくなるまで、上記の過程が逐次的に反復
される。Briefly, one embodiment of the present invention will be described.
One is the first connected to that bus to eliminate conflicts with a second module connected to the same bus.
Is a method for adaptively adjusting the first identification code of the module in response to a start command. The first identification code is stored in one register. A commanded identification code is received over the bus. The stored first identification code is compared to the commanded identification code received over the bus. Data is sent out on the bus in response to a match between the first identification code and the commanded identification code. Expected data is generated. The data sent out is compared to the expected value of that data, and if the data sent out does not match this expected data, the result is identified as a mismatch. The first identification code stored in the register is
Changes are made in response to this identified discrepancy. The above process is repeated iteratively until no discrepancies are identified between the date sent and the expected data, such that the first module is uniquely identified by the first identification code.

【００１３】上記バスがIBM ATバスであり、識別コード
が入出力基底アドレスであり、且つ、開始命令がハード
ウェアリセット命令であることが好ましい。Preferably, the bus is an IBM AT bus, the identification code is an input / output base address, and the start instruction is a hardware reset instruction.

【００１４】同じバスに接続された第２のモジュールと
のコンフリクトを回避するために、そのバスに接続され
た第１のモジュールの第１の識別コードを開始命令に応
答して適応的に調節するための回路が提供される。この
回路は、第１の識別コードを記憶するための手段と、こ
の記憶手段内の第１の識別コードを命令された識別コー
ドと比較するための手段と、第１の識別コードと命令さ
れた識別コードとの間の一致に応答してデータを送り出
すための手段と、第１のモジュールと第２のモジュール
の両方が第１の識別コードと命令された識別コードとの
間の一致に応答してデータを送り出すかどうかを検出す
るための、及び、この一致が無い時にコンフリクト信号
を発生させるための手段と、上記コンフリクト信号に応
答して、第１の識別コードと命令された識別コードとの
間の一致が生じる時に第１のモジュールと第２のモジュ
ールとが両方ともデータを送り出すことがないように、
第１の識別コードを変更するための手段と、を有する。In order to avoid a conflict with a second module connected to the same bus, the first identification code of the first module connected to that bus is adaptively adjusted in response to the start command. A circuit is provided for. The circuit is instructed with a first identification code, a means for storing a first identification code, a means for comparing the first identification code in the storage means with a commanded identification code. A means for sending out data in response to the match between the identification code and both the first module and the second module responding to the match between the first identification code and the commanded identification code. Means for detecting whether or not to send data by means of, and for generating a conflict signal when there is no match, and a first identification code and an instructed identification code in response to the conflict signal. So that both the first module and the second module do not send data when a match occurs between
Means for changing the first identification code.

【００１５】特定の実施例では、インタフェースモジュ
ールが、Industry Standard Architecture (ISA)バスと
イーサネットネットワークとの間でデータを転送する。
ISAバスは、アドレスの第１のグループ及び第２のグル
ープとリセット命令とを、中央処理装置(CPU) から上記
インタフェースモジュールに転送し、上記インタフェー
スモジュールからCPU にデータを転送する。このインタ
フェースモジュールは、可適応の識別コードを有する。
このインタフェースモジュールは、可適応の識別アドレ
スを記憶するためのレジスタを含む。CPU からの可適応
識別アドレスとアドレスの第１のグループとを復号する
ために、復号器がこのレジスタに結合される。バッファ
メモリがこの復号器とISA バスとに結合される。復号さ
れたアドレスの第１のグループの中の選択されたアドレ
スが可適応識別アドレスを含む時に、このバッファメモ
リが、復号されたアドレスの第１のグループに応答し
て、ISA バスにデータを送り出すか、又は、ISA バスか
らデータを受け取る。CPU からのアドレスの第２のグル
ープとリセット命令とに応答して、カウンタが、上記レ
ジスタ内に記憶された可適応識別アドレスを変更する。In a particular embodiment, the interface module transfers data between the Industry Standard Architecture (ISA) bus and the Ethernet network.
The ISA bus transfers a first group and a second group of addresses and a reset instruction from a central processing unit (CPU) to the interface module and data from the interface module to the CPU. This interface module has an adaptive identification code.
The interface module includes a register for storing the adaptive identification address. A decoder is coupled to this register for decoding the adaptive identification address from the CPU and the first group of addresses. A buffer memory is coupled to this decoder and the ISA bus. This buffer memory sends data to the ISA bus in response to the first group of decoded addresses when the selected address in the first group of decoded addresses contains an adaptive identification address. Or receive data from the ISA bus. In response to the second group of addresses from the CPU and the reset instruction, the counter modifies the adaptive identification address stored in the register.

【００１６】[0016]

【実施例】図１は、本発明の原理によるイーサネットと
ATバスとの間を通信するためのイーサネットインタフェ
ースモジュールを使用するコンピュータを示す機能ブロ
ック図である。コンピュータ10は、ATバス14に接続され
た中央処理装置(CPU) モジュール12を有する。このCPU
12は、Intel Corporation, Santa Clara, Californiaに
よって製造される486 タイプのマイクロプロセッサチッ
プから構成されることが好ましい。上記のように、ATバ
ス14は、IBM ATパーソナルコンピュータとAT互換パーソ
ナルコンピュータとで使用される標準バスである。ATバ
ス14は、ハードディスク16とフロッピーディスク18とラ
ンダムアクセスメモリ(RAM)20 とを含む複数の記憶装置
にも接続される。幾つかの記憶装置が示されているが、
本発明はこれらの装置全てを必要とするわけではない。
プリンタインタフェースモジュール22が、ATバス14と、
コンピュータ10の外部にあるプリンタ23と、に接続され
る。キーボードインタフェースモジュール24が、ATバス
14とキーボード25とに接続される。キーボード25は、ユ
ーザによって選択された命令をコンピュータ10に与え
る。イーサネットインタフェース(I/F) モジュール26
は、ATバス14とイーサネットネットワーク27との間の通
信のためのインタフェースを与える。或いは、インタフ
ェースモジュール26は、他のバスに対してインタフェー
スしてもよい。上記のように、イーサネットは、典型的
にはローカルエリアネットワーク(LocalArea Network)
(LAN) のために使用される標準化された通信ネットワー
クである。イーサネットインタフェースモジュール26
は、１つのモジュール上にパッケージ化されることが好
ましい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 illustrates an Ethernet according to the principles of the present invention.
FIG. 6 is a functional block diagram illustrating a computer that uses an Ethernet interface module to communicate with an AT bus. The computer 10 has a central processing unit (CPU) module 12 connected to an AT bus 14. This CPU
12 is preferably comprised of a 486 type microprocessor chip manufactured by Intel Corporation, Santa Clara, California. As mentioned above, the AT bus 14 is a standard bus used by IBM AT personal computers and AT compatible personal computers. The AT bus 14 is also connected to a plurality of storage devices including a hard disk 16, a floppy disk 18 and a random access memory (RAM) 20. Although some storage devices are shown,
The present invention does not require all of these devices.
The printer interface module 22 includes the AT bus 14,
It is connected to the printer 23, which is external to the computer 10. Keyboard interface module 24 is AT bus
Connected to 14 and keyboard 25. The keyboard 25 provides the commands selected by the user to the computer 10. Ethernet interface (I / F) module 26
Provides an interface for communication between the AT bus 14 and the Ethernet network 27. Alternatively, the interface module 26 may interface to other buses. As mentioned above, Ethernet is typically a Local Area Network.
A standardized communications network used for (LAN). Ethernet interface module 26
Are preferably packaged on one module.

【００１７】IBM ATコンピュータの場合の電源投入シー
ケンスは、当業で公知である。簡略的に説明すると、電
源投入時に、そのコンピュータ10内の各モジュールに初
期設定ルーチンを開始するように命じるために、CPU 12
が、コンピュータ10内の全モジュールに対してハードウ
ェアリセットを送り出す。CPU 12は、そのCPU モジュー
ル上に配置されたプログラム可能読出し専用メモリ(PRO
M)から、基本入出力システム(BIOS)のための命令を読み
取る。BIOSからの複数の初期設定ルーチンを実行した後
に、CPU 12は、上記メモリからユーティリティプログラ
ムを読み取る。このユーティリティプログラムは、上記
記憶装置の１つ（好ましくはハードディスク16）の中に
前もって格納され、ATバス14に接続されると見込まれる
モジュールを識別し、これらのモジュールと、ATバスに
対するこれらのモジュールのインタフェースとに対し
て、初期設定ルーチンと診断ルーチンとを実行する。The power-up sequence for IBM AT computers is well known in the art. Briefly, at power up, the CPU 12 is instructed to instruct each module in the computer 10 to start an initialization routine.
Sends a hardware reset to all modules in computer 10. CPU 12 is a programmable read-only memory (PRO) located on its CPU module.
From M) read the instructions for the basic input / output system (BIOS). After executing the initialization routines from the BIOS, the CPU 12 reads the utility program from the memory. This utility program identifies the modules that are pre-stored in one of the storage devices (preferably the hard disk 16) and are expected to be connected to the AT bus 14, these modules and those modules for the AT bus. The initialization routine and the diagnostic routine are executed with respect to the interface.

【００１８】図２は、図１に示されるコンピュータのた
めのイーサネットインタフェースモジュール26の機能ブ
ロック図である。イーサネットインタフェース制御信号
が、CPU 12からATバス14を通してライン102 上をインタ
フェース制御装置32に送られ、一方、これとは逆方向
に、インタフェース制御装置32からATバス14ヘライン10
2 上を送られる。CPU 12は、ATバス14とシステムアドレ
スバス116 とを通して、ブートプログラム可能読出し専
用メモリ(boot programmable read-only memory)(PROM)
34 とインタフェース制御装置32とにシステムアドレス
命令を与える。イーサネットインタフェースモジュール
のアドレスは、そのモジュールを識別するための識別コ
ードとして機能する。そのイーサネットインタフェース
モジュール26 のアドレスに合致する命令アドレスを受
け取ると、モジュール26は要求された機能に応答する。
ブートPROM 34 は、イーサネットインタフェースモジュ
ール26用の立上げプログラムを含む。このブートPROM 3
4 は、例えばハードディスク16又はフロッピーディスク
18を持たない無ディスクのシステム(diskless system)
で使用されることが可能であり、この場合には、ドライ
バプログラムがイーサネット 27 からロードされる。イ
ンタフェース制御装置32は、ATバス14とイーサネット 2
7 との間をインタフェースするための制御回路を与え
る。インタフェース制御装置32は、ブートPROM 34 を使
用可能にしてその出力を制御するために、ライン114 を
通してPROM制御信号を与える。ブートPROM 34 は、バス
110 を通して、インタフェース制御装置32にデータを与
える。FIG. 2 is a functional block diagram of the Ethernet interface module 26 for the computer shown in FIG. Ethernet interface control signals are sent from the CPU 12 through the AT bus 14 on line 102 to the interface controller 32, while vice versa.
2 sent on. CPU 12 is a boot programmable read-only memory (PROM) through AT bus 14 and system address bus 116.
System address instructions are provided to 34 and interface controller 32. The address of the Ethernet interface module functions as an identification code for identifying the module. Upon receiving an instruction address that matches the address of its Ethernet interface module 26, module 26 responds to the requested function.
The boot PROM 34 contains the startup program for the Ethernet interface module 26. This boot PROM 3
4 is, for example, a hard disk 16 or a floppy disk
Diskless system without 18
Can be used in this case, in which case the driver program is loaded from Ethernet 27. The interface controller 32 has an AT bus 14 and an Ethernet 2
It provides a control circuit for interfacing with. Interface controller 32 provides PROM control signals over line 114 to enable boot PROM 34 and control its output. Boot PROM 34 is the bus
Data is provided to the interface controller 32 through 110.

【００１９】CPU 12は、第１の方向においては、ATバス
14とそれに続いてシステムデータバス106 とを通して、
16ビットATバス14の場合には、システムデータバス高位
（ハイ）バイトトランシーバ(system data bus high by
te transceiver)40 とシステムデータバス低位（ロウ）
バイトトランシーバ(system data bus low byte transc
eiver)42との両方にシステムデータを与え、8 ビットAT
バス14の場合には、システムデータバス低位バイトトラ
ンシーバ42だけにシステムデータを与える。これに加え
て、システムテータバス106 を通して命令と状態の転送
が行われる。これとは逆に、CPU 12は、第２の方向にお
いて、システムデータバス106 とそれに続いてATバス14
とを通して、16ビットATバス14の場合には、システムデ
ータバス高位バイトトランシーバ40とシステムデータバ
ス低位バイトトランシーバ42との両方からシステムデー
タを受け取るか、又は、8 ビットATバス14の場合には、
システムデータバス低位バイトトランシーバ42だけから
システムデータを受け取る。システムデータバス高位バ
イトトランシーバ40は、選択的に、バス108 を通して、
インタフェース制御装置32にデータを与えるか、又は、
これとは逆方向に、インタフェース制御装置32からデー
タを受け取る。インタフェース制御装置32は、システム
データバス高位バイトトランシーバ40を通したデータ伝
送を制御するために、ライン104 を通してトランシーバ
制御信号を与える。同様に、システムデータバス低位バ
イトトランシーバ42は、選択的に、バス110 を通して、
インタフェース制御装置32にデータを与えるか、又は、
これとは逆方向に、インタフェース制御装置32からデー
タを受け取る。インタフェース制御装置32は、システム
データバス低位バイトトランシーバ42を通したデータ伝
送を制御するために、ライン112 を通してトランシーバ
制御信号を与える。In the first direction, the CPU 12 is the AT bus.
14 and then through the system data bus 106,
For 16-bit AT bus 14, system data bus high by byte transceiver
te transceiver) 40 and system data bus low (low)
Byte transceiver (system data bus low byte transc
eiver) 42 and system data, and 8 bit AT
For bus 14, only system data bus low byte transceiver 42 provides system data. In addition to this, the transfer of instructions and status is done through the system data bus 106. On the contrary, the CPU 12 causes the system data bus 106 and subsequently the AT bus 14 in the second direction.
Through 16 to receive system data from both system data bus high byte transceiver 40 and system data bus low byte transceiver 42 for 16-bit AT bus 14, or 8-bit AT bus 14 to
System data bus receives system data from low byte transceiver 42 only. The system data bus high-order byte transceiver 40 optionally
Provide data to the interface controller 32, or
In the opposite direction, data is received from the interface controller 32. Interface controller 32 provides transceiver control signals on line 104 to control data transmission through system data bus high byte transceiver 40. Similarly, the system data bus low byte transceiver 42 optionally
Provide data to the interface controller 32, or
In the opposite direction, data is received from the interface controller 32. Interface controller 32 provides transceiver control signals on line 112 to control data transmission through system data bus low byte transceiver 42.

【００２０】クロック118 がライン238 を通してインタ
フェース制御装置32にクロック信号を与える。インタフ
ェース制御装置32は、ライン143 を通して発光ダイオー
ド(LED)144に制御信号を与え、これらの発光ダイオード
144 は、イーサネットインタフェースモジュール26の状
態の視覚的表示をもたらす。例えば、LED 144 は、受
信、送信、衝突、リンクテストパス(link test pass)を
表示することが可能である。IDメモリ36が、インタフェ
ース制御装置32からのライン120 を通してのIDメモリ制
御信号に応答して、ライン122 を通してインタフェース
制御装置32に無ジャンパの形態識別情報とノード識別情
報とを与える。ブートPROM構成では、IDメモリ36が、ブ
ートPROMアドレスのための記憶域を与える。IDメモリ36
が電気的消去可能プログラム可能読出し専用メモリ(EEP
ROM)であることが好ましい。別の実施例では、形態識別
とノード識別とが、バス108 、110 に直接的にこのデー
タを与えるID PROM 内に格納されてもよい。インタフェ
ース制御装置32は、バッファ制御信号142 とバッファ記
憶装置バスアドレス信号140 とをバッファ記憶装置138
に供給し、スタティックランダムアクセスメモリ(SRAM)
であることが好ましいこのバッファ記憶装置138 は、AT
バス14とイーサネット27との間のデータバス136 を通し
て転送されるデータのためのメモリ記憶域を与える。SR
AM 138は、典型的には8 キロバイトまたは32キロバイト
である。Clock 118 provides a clock signal to interface controller 32 via line 238. The interface controller 32 provides control signals to the light emitting diodes (LEDs) 144 through line 143,
144 provides a visual indication of the status of the Ethernet interface module 26. For example, the LED 144 can indicate receive, transmit, collision, link test pass. ID memory 36 provides jumperless form identification information and node identification information to interface controller 32 via line 122 in response to ID memory control signals from interface controller 32 on line 120. In the boot PROM configuration, the ID memory 36 provides storage for the boot PROM address. ID memory 36
Is an electrically erasable programmable read-only memory (EEP
ROM) is preferred. In another embodiment, the form identification and node identification may be stored in the ID PROM which provides this data directly to the buses 108, 110. The interface controller 32 sends the buffer control signal 142 and the buffer storage bus address signal 140 to the buffer storage 138.
Supply to static random access memory (SRAM)
This buffer store 138 is preferably an AT
It provides memory storage for data transferred through the data bus 136 between the bus 14 and the Ethernet 27. SR
AM 138 is typically 8 or 32 kilobytes.

【００２１】コネクタインタフェース30は、イーサネッ
トインタフェースモジュール26をイーサネット27に電気
的に接続するための幾つかのタイプの機械式コネクタを
有する。更に具体的に言えば、イーサネットインタフェ
ースモジュール26は、AUI インタフェース用にはAttach
ment Unit Interface (AUI) コネクタ128 を有し、同軸
ラインを通しての信号通信用には同軸トランシーバイン
タフェース130 を有し、ツイストペアインタフェース用
にはツイストペアコネクタ134 を有する。インタフェー
ス制御装置32は、AUI コネクタ128 と同軸トランシーバ
インタフェース130 との両方に対してライン124 を通し
て伝送対信号(transmit pair signal)を与える。AUI コ
ネクタ128 と同軸トランシーバインタフェース130 の各
々は、ライン126 を通してインタフェース制御装置32に
受信／衝突対信号(receive/collision pairs signals)
を与える。インタフェース制御装置32とツイストペアコ
ネクタ134 は、ライン132 を通して差分対信号(differe
ntial pairs signals)を送ることによって、互いに通信
し合う。Connector interface 30 comprises several types of mechanical connectors for electrically connecting Ethernet interface module 26 to Ethernet 27. More specifically, the Ethernet interface module 26 has an Attach interface for the AUI interface.
ment unit interface (AUI) connector 128, a coaxial transceiver interface 130 for signal communication through a coaxial line, and a twisted pair connector 134 for twisted pair interface. Interface controller 32 provides a transmit pair signal over line 124 for both AUI connector 128 and coaxial transceiver interface 130. Each of AUI connector 128 and coaxial transceiver interface 130 receives receive / collision pairs signals to interface controller 32 via line 126.
give. Interface controller 32 and twisted pair connector 134 provide differential pair signal (differe pair) over line 132.
Communicate with each other by sending ntial pairs signals).

【００２２】図３は、図２に示されたインタフェース制
御装置の機能ブロック図である。インタフェース制御装
置32は、５つの機能ブロック、即ち、システムインタフ
ェース146 と、バッファ制御装置152 と、制御及び状態
レジスタ150 と、送信回路154 と、受信回路156 と、を
有する。FIG. 3 is a functional block diagram of the interface control device shown in FIG. The interface controller 32 has five functional blocks: a system interface 146, a buffer controller 152, a control and status register 150, a transmitter circuit 154, and a receiver circuit 156.

【００２３】システムインタフェース146 は、上記のよ
うにライン102 、104 、108 、110,112 、114 、116 上
の信号を使用してATバス14と通信する。システムインタ
フェース146 は、ATバス14とイーサネット27との間での
通信中にデータを保持するためのバッファレジスタ148
を有する。システムインタフェース146 はバッファ制御
装置152 と双方向に通信し、このバッファ制御装置152
は、バッファ制御装置152 と、バッファレジスタ148 、
IDメモリ36、SRAM 138、受信回路156 、及び送信回路15
4 と、の間のデータ転送を制御する。制御及び状態レジ
スタ150 は、システムインタフェース146 とバッファ制
御装置152 と送信回路154 と受信回路156 とから制御及
び状態情報を受け取り、システムインタフェース146 と
バッファ制御装置152 とに制御及び状態情報を送る。The system interface 146 communicates with the AT bus 14 using the signals on lines 102, 104, 108, 110, 112, 114, 116 as described above. The system interface 146 is a buffer register 148 for holding data during communication between the AT bus 14 and the Ethernet 27.
Have. The system interface 146 bidirectionally communicates with the buffer controller 152, and the buffer controller 152
Is a buffer controller 152, a buffer register 148,
ID memory 36, SRAM 138, receiving circuit 156, and transmitting circuit 15
Controls data transfer between and. The control and status register 150 receives control and status information from the system interface 146, buffer controller 152, transmitter circuit 154 and receiver circuit 156, and sends control and status information to the system interface 146 and buffer controller 152.

【００２４】送信回路154 は、符号器160 内でのバッフ
ァ制御装置152 からのデータの符号化を制御するための
送信回路制御装置158 を有する。符号化されたデータ
は、パルス整形回路及びフィルタ162 によって処理さ
れ、その後で、送信回路増幅器166 内で増幅され、コネ
クタインタフェース30に供給される（図２を参照された
い）。これとは逆に、受信回路156 は、コネクタインタ
フェース30からのデータ信号を受け取り、受信回路増幅
器174 内で増幅する。増幅されたデータ信号は、受信回
路スライサ172 内で処理され、その後で復号器170 によ
って復号される。その後で、復号されたデータ信号が受
信回路制御装置168 に送られ、更に、バッファ制御装置
152 に送られる。衝突回路(collision circuit)164が、
復号器170 からの復号信号と符号器160 からの符号化信
号とを処理することによって、イーサネット27上での受
信と送信との間の衝突を解消する。The transmitter circuit 154 has a transmitter circuit controller 158 for controlling the encoding of the data from the buffer controller 152 in the encoder 160. The encoded data is processed by the pulse shaping circuit and filter 162 and then amplified in the transmitter circuit amplifier 166 and provided to the connector interface 30 (see FIG. 2). Conversely, the receiver circuit 156 receives the data signal from the connector interface 30 and amplifies it in the receiver circuit amplifier 174. The amplified data signal is processed in the receiver circuit slicer 172 and then decoded by the decoder 170. After that, the decoded data signal is sent to the receiving circuit control device 168, and further, the buffer control device 168.
Sent to 152. Collision circuit 164
By processing the decoded signal from decoder 170 and the encoded signal from encoder 160, collisions between reception and transmission on Ethernet 27 are resolved.

【００２５】図４は、図１に示されたコンピュータ10の
ためのイーサネットインタフェースモジュール26の具体
的な実現例の機能ブロック図である。FIG. 4 is a functional block diagram of a specific implementation of Ethernet interface module 26 for computer 10 shown in FIG.

【００２６】CPU 12は、ATバス14を介して、イーサネッ
トインタフェースモジュール26と、ATバス14上のその他
のモジュールとにシステムアドレス(System Address)(S
YSADDRESS)信号を送る。更に明確に言えば、イーサネッ
トインタフェースモジュール26上では、SYSADDRESS信号
が、ブートPROM 34 のアドレス入力とインタフェース制
御装置32のアドレス入力とに対してライン116 を通して
供給される。CPU 12は、メモリアドレス空間とI/O アド
レス空間とを定義するためにこれらのシステムアドレス
命令を送り出す。このアドレス指定は、図９〜12と共に
下記で詳細に説明される。更に、ATバス14は、イーサネ
ットインタフェース制御信号ライン102(図2)の一部分で
あるライン176 を通して、ブートPROM 34 の出力イネー
ブル(Output Enable)(OEバー) 入力とインタフェース制
御装置32との両方にシステムメモリ読取り(System Memo
ry Read)(SMEMRバー) 命令を与える。（信号名称の上線
（バー）の取り決めは、その信号が低状態(low state)
でアサートされることを表している）。SMEMR バー命令
は、ATバス14からのアクティブ低（アクティブロウ）(a
ctive low)信号であり、この信号は、現在のバスサイク
ルがメモリ読取り動作であることを示し、且つATバス14
を通してイーサネットインタフェースモジュール26が上
記記憶装置からデータを出力することを要求する。ここ
では命令がアクティブ高低信号として説明されるが、本
発明はこれに限定されない。イーサネットインタフェー
スモジュール26は、アクティブ低信号又はアクティブ高
（アクティブハイ）(active high) 信号のどちらの場合
にも設計されることが可能である。The CPU 12 sends a system address (System Address) (S) to the Ethernet interface module 26 and other modules on the AT bus 14 via the AT bus 14.
YSADDRESS) signal. More specifically, on the Ethernet interface module 26, the SYSADDRESS signal is provided on line 116 to the boot PROM 34 address input and the interface controller 32 address input. CPU 12 issues these system address instructions to define the memory address space and the I / O address space. This addressing is described in detail below in conjunction with Figures 9-12. In addition, the AT bus 14 is system coupled to both the output enable (OE bar) input of the boot PROM 34 and the interface controller 32 through line 176, which is part of the Ethernet interface control signal line 102 (FIG. 2). Memory read (System Memo
ry Read) (SMEMR bar) command is given. (Arrangement for the overline (bar) of the signal name is that the signal is in the low state.
Represents that it will be asserted in). The SMEMR bar instruction is used for active low (active low) (a
ctive low) signal, which indicates that the current bus cycle is a memory read operation, and the AT bus 14
Through the Ethernet interface module 26 requesting to output data from the storage device. Although the instructions are described herein as active high and low signals, the invention is not so limited. Ethernet interface module 26 can be designed for either active low signals or active high signals.

【００２７】更に、CPU 12は、システムデータ(System
Data)(SYSDATA)バス106 を通して全てのデータと命令と
状態との転送を可能にし、又は、ATバス14を通して全て
のデータと命令と状態をイーサネットインタフェースモ
ジュール26に送るよう他の装置に命令する。更に明確に
言えば、システムデータバス高位バイトトランシーバ40
とシステムデータバス低位バイトトランシーバ42との両
方の第１の双方向入力／出力端子に至るSYSDATA バスラ
イン106 が、ATバス14に接続される。CPU 12がシステム
データバス高位バイトトランシーバ40を通るデータフロ
ー方向を制御し、一方、インタフェース制御装置32がシ
ステムデータバス低位バイトトランシーバ42を通るデー
タフロー方向を制御するということを除いて、システム
データバス高位バイトトランシーバ40とシステムデータ
バス低位バイトトランシーバ42との両方が同一の仕方で
動作する。システムデータバス高位バイトトランシーバ
40は、CPU 12からの入出力読取り(Input/Output Read)
(IOR バー) 命令を、ATバス14とライン178 とを経由し
て、このトランシーバの方向制御(DIR) 入力端子を介し
て受け取る。このDIR 端子上のアクティブ高信号は、書
込み動作のために、システムデータバス106 からバッフ
ァシステムデータ(BSD) バス180 （バス108 、110 を含
む (図2)）へデータを転送するように、システムデータ
バス高位バイトトランシーバ40を切り替える。このバッ
ファシステムデータ(BSD) バス180 は、イーサネットイ
ンタフェースモジュール26上の内部データバスである。
DIR 入力端子上のアクティブ低信号は、読取り動作のた
めに、BSD バスからシステムデータバスに逆方向にデー
タを転送するように、トランシーバ40を切り替える。IO
Rバー命令は、CPU 12からのアクティブ低信号であり、
この信号は、現在バスサイクルがI/O 読取り動作である
ことを示し、且つATバス14のシステムデータバス106 上
にイーサネットインタフェースモジュール26がデータを
出力することを要求する。Further, the CPU 12 controls the system data (System
Data) (SYSDATA) bus 106 to enable the transfer of all data, commands and status, or to command other devices to send all data, commands and status to the Ethernet interface module 26 over the AT bus 14. More specifically, the system data bus high byte transceiver 40
A SYSDATA bus line 106 to the first bidirectional input / output terminals of both the system data bus low byte transceiver 42 and the system data bus is connected to the AT bus 14. The system data bus, except that the CPU 12 controls the data flow direction through the system data bus high byte transceiver 40, while the interface controller 32 controls the data flow direction through the system data bus low byte transceiver 42. Both high byte transceiver 40 and system data bus low byte transceiver 42 operate in the same manner. System data bus High-order byte transceiver
40 is Input / Output Read from CPU 12
(IOR bar) instructions are received via the AT bus 14 and line 178 via the direction control (DIR) input terminal of this transceiver. This active high signal on the DIR pin causes the system to transfer data from the system data bus 106 to the buffer system data (BSD) bus 180 (including buses 108 and 110 (FIG. 2)) for write operations. Switch data bus high byte transceiver 40. This buffer system data (BSD) bus 180 is an internal data bus on the Ethernet interface module 26.
An active low signal on the DIR input terminal switches transceiver 40 to transfer data in the reverse direction from the BSD bus to the system data bus for read operations. IO
The R bar instruction is an active low signal from CPU 12,
This signal indicates that the current bus cycle is an I / O read operation and requires the Ethernet interface module 26 to output data on the system data bus 106 of the AT bus 14.

【００２８】バッファシステムデータバス( BSD<15:0>
) 180 は、ブートPROM 34 と、システムデータバス高
位バイトトランシーバ40と、システムデータバス低位バ
イトトランシーバ42と、制御装置チップ32とを相互接続
する。（ここで使用される信号ライン上のビットを定義
する取り決めは、コロンで分けられた<>記号でビット数
を囲むことである。例えば、BSD <15:0>は、BSD バスの
ビット15-0を表す。）システムデータバストランシーバ
40、42は、74ALS245トライステートバストランシーバ(t
ri-state bus tranceiver)であることが好ましい。ジャ
ンパバッファ38、39の出力も、システムデータバス高位
バイトトランシーバ40とシステムデータバス低位バイト
トランシーバ42の第２の双方向入出力端子へのBSD バス
<15:0> 180上に与えられる。Buffer system data bus (BSD <15: 0>
) 180 interconnects the boot PROM 34, system data bus high byte transceiver 40, system data bus low byte transceiver 42, and controller chip 32. (The convention used here to define the bits on the signal line is to enclose the number of bits in <> symbols separated by colons. For example, BSD <15: 0> is bit 15- of the BSD bus. Represents 0.) System data bus transceiver
40 and 42 are 74ALS245 tristate bus transceivers (t
ri-state bus transceiver). The output of the jumper buffers 38 and 39 is also the BSD bus to the second bidirectional input / output terminal of the system data bus high-order byte transceiver 40 and the system data bus low-order byte transceiver 42.
<15: 0> given on 180.

【００２９】インタフェース制御装置32は、システムデ
ータバス高位バイトトランシーバ40のイネーブル(Enabl
e)(EN バー) 入力へライン182 を通してイネーブルデー
タ高位バイト(Enable Data High Byte)(ENHBバー) 命令
を与える。イネーブルデータ高位バイト信号は、システ
ムデータバス高位バイトトランシーバ40をイネーブル又
はディスエーブルにするアクティブ低信号である。更に
明確に言えば、イネーブルデータ高位バイト命令は、バ
ッファシステムデータバス180 からSYSDATA バス106 を
切り離すために、システムデータバス高位バイトトラン
シーバ40をディスエーブルにする。The interface controller 32 enables (enables) the system data bus high byte transceiver 40.
e) Give the Enable Data High Byte (ENHB Bar) command to the (EN Bar) input via line 182. The enable data high byte signal is an active low signal that enables or disables the system data bus high byte transceiver 40. More specifically, the enable data high byte instruction disables system data bus high byte transceiver 40 to disconnect SYSDATA bus 106 from buffer system data bus 180.

【００３０】イーサネットインタフェースモジュール26
によるシステムデータフローの制御のために、システム
データバス低位バイトトランシーバ42が同様の仕方で制
御される。しかし、システムデータバス低位バイトトラ
ンシーバ42に対する両方の制御信号は、インタフェース
制御装置32によって与えられる。更に詳細に説明する
と、ライン184 上のイネーブルデータ低位バイト(Enabl
e Data Low Byte)(ENLBバー) 信号によってシステムデ
ータバス低位バイトトランシーバ42をイネーブルにする
ことによって、及び、ライン186 上に低位バイト方向(L
ow Byte Direction)(LBDIRバー) 信号を送ることによっ
てバッファシステムデータバス180 からシステムデータ
バス106 へのデータフローの方向を制御することによっ
て、イーサネットインタフェースモジュール26がシステ
ムデータバス106 上にデータを出力する。Ethernet interface module 26
The system data bus low byte transceiver 42 is controlled in a similar manner for control of system data flow by. However, both control signals for the system data bus low byte transceiver 42 are provided by the interface controller 32. More specifically, the enable data low byte (Enabl
e Data Low Byte (ENLB bar) signal to enable the system data bus low byte transceiver 42 and the low byte direction (L) on line 186.
The Ethernet interface module 26 outputs data on the system data bus 106 by controlling the direction of data flow from the buffer system data bus 180 to the system data bus 106 by sending the ow Byte Direction (LBDIR bar) signal. .

【００３１】下記で詳細に説明されるように、イーサネ
ットインタフェースモジュール26は、有ジャンパモード
(jumper mode) と無ジャンパモード(jumperless mode)
のどちらでも動作することが可能である。有ジャンパモ
ードでは、イーサネットインタフェースモジュールの構
成は、このモジュール上の物理的ワイヤである構成ジャ
ンパ188 〜195 によって定義される。ジャンパ188 、19
2 はI/O 基底アドレスを定義し、ジャンパ189 、193 は
メモリ基底アドレスを定義し、ジャンパ190 、194 はDM
A (Direct Memory Access)アクノリッジ(Acknowledge)
(DACK) を定義し、ジャンパ191 、195 は割込みを定義
する。DACK信号はアクティブ低信号であり、この信号
は、ホストシステムとイーサネットインタフェースバッ
ファメモリとの間でデータを転送する用意が外部DMA 制
御装置（図示されていない）に整っていることを示す。
I/O 基底アドレスとメモリ基底アドレスと割込み信号
は、図9〜12と共に下記で定義される。構成ジャンパ
は、その一方の末端において、接地又は電圧源(VCC)(図
示されていない) に接続され、その他方の末端におい
て、構成ジャンパバッファ38、39の入力に接続される。
或いは、その代わりに、構成ジャンパ192 〜195 は、上
記の構成以外の構成を定義するために使用されてもよ
い。EEPROMとID PROM のどちらが初期パラメタを格納す
るのかということと、その動作が有ジャンパ動作と無ジ
ャンパ動作のどちらであるかということを定義する１組
のモードジャンパ235 が、インタフェース制御装置32に
与えられる。As described in detail below, the Ethernet interface module 26 has a jumper mode.
(jumper mode) and no jumper mode
It is possible to work with either. In jumpered mode, the configuration of the Ethernet interface module is defined by configuration jumpers 188-195, which are the physical wires on this module. Jumpers 188, 19
2 defines the I / O base address, jumpers 189 and 193 define the memory base address, and jumpers 190 and 194 are DM.
A (Direct Memory Access) Acknowledge
(DACK) and jumpers 191, 195 define interrupts. The DACK signal is an active low signal, which indicates that the external DMA controller (not shown) is ready to transfer data between the host system and the Ethernet interface buffer memory.
The I / O base address, memory base address, and interrupt signal are defined below in conjunction with Figures 9-12. The configuration jumper is connected at one end to ground or a voltage source (VCC) (not shown) and at the other end to the inputs of the configuration jumper buffers 38, 39.
Alternatively, the configuration jumpers 192-195 may be used to define configurations other than those described above. The interface controller 32 is provided with a set of mode jumpers 235 that define whether the EEPROM or the ID PROM stores the initial parameters and whether the operation is jumpered or jumperless. To be

【００３２】有ジャンパモードでは、各々の構成ジャン
パの論理レベルが、バッファシステムデータバス180 に
与えられる。イーサネットインタフェースモジュール26
が構成ジャンパの状態を読み取ることを求めると、イン
タフェース制御装置32は、ジャンパバッファ38のイネー
ブル(EN バー) 入力に対してライン196 を通して構成レ
ジスタ１選択(Select Configuration Register 1) 命令
(SEL12) を与え、ジャンパバッファ38は、これに応答し
て、構成ジャンパ信号をバッファシステムデータバス18
0 に与える。SEL 12命令は、無ジャンパモードでは使用
されない。この代わりに、ジャンパバッファ39は、構成
ジャンパバッファ39のイネーブル(EN バー) 入力にイン
タフェース制御装置32から与えられるライン198 上の構
成レジスタ２選択(Select Configuration Register 2)
命令(SEL13) によってイネーブルにされる。下記で説明
されるように、SEL13 命令は、シフトレジスタ／カウン
タ48からの読取りを行うために無ジャンパモードで使用
される。構成ジャンパバッファ38、39は、74LS244 トラ
イステートバッファであることが好ましい。論理１レベ
ルは、ライン196 上のSEL12 信号とライン198 上のSEL1
3 信号のどちらの場合にも、その対応するバッファ出力
を高インピーダンス状態に切り替え、ジャンパされた入
力をバスへの出力から切り離す。これとは逆に、論理０
レベルは、SEL12 命令196 とSEL13 命令198 のどちらの
場合にも、その対応するバッファ38、39を各々に切り替
えて、構成ジャンパ188 〜195 に対応する信号をバッフ
ァシステムデータバス180 に与える。In the jumpered mode, the logic level of each configuration jumper is provided on the buffer system data bus 180. Ethernet interface module 26
When the interface controller 32 asks to read the state of the configuration jumper, the interface controller 32 issues a Select Configuration Register 1 instruction on line 196 to the enable (EN bar) input of the jumper buffer 38.
(SEL12) and the jumper buffer 38 responds by sending the configuration jumper signal to the buffer system data bus 18
Give to 0. The SEL 12 instruction is not used in jumperless mode. Instead, jumper buffer 39 uses Select Configuration Register 2 on line 198 provided by interface controller 32 to the enable (EN bar) input of configuration jumper buffer 39.
Enabled by instruction (SEL13). As explained below, the SEL13 instruction is used in jumperless mode to read from the shift register / counter 48. The configuration jumper buffers 38, 39 are preferably 74LS244 tristate buffers. A logic one level is the SEL12 signal on line 196 and SEL1 on line 198.
For either of the three signals, switch its corresponding buffer output to a high impedance state, disconnecting the jumpered input from the output on the bus. Conversely, logic 0
For both the SEL12 instruction 196 and the SEL13 instruction 198, the level switches its corresponding buffer 38, 39 to each and provides the signals corresponding to the configuration jumpers 188-195 to the buffer system data bus 180.

【００３３】IDメモリ36は、イーサネットインタフェー
スモジュール26のための構成バイトを記憶する。IDメモ
リ36は、256 、512 又は1024ビットを各々に有するNati
onalSemiconductor NMC93C06 、C26 又はC46 シリーズ
のような、直列EEPROMであることが好ましい。直列EEPR
OMは、インタフェース制御装置32からの３つの入力、即
ち、直列データ入力と、直列データクロック又はシフト
クロック(SK)と、チップ選択(chip select)(CS) とを有
する。IDメモリ36は、単一出力である直列データ出力(D
O)をライン206 を通してインタフェース制御装置32に与
える。命令とアドレスと書込みデータとの全てが、IDメ
モリ36入力としてライン200 を通してIDメモリ36の入力
端子に与えられる。直列EEPROMの読取りデータと状態情
報とが、直列データ出力端子から出力される。インタフ
ェース制御装置32は、チップ選択信号をライン202 を通
してIDメモリ36に与える。直列EEPROMは、インタフェー
ス制御装置32からのライン204 上のシフトクロック(SK)
の低から高への遷移時に、データをシフトイン(shift-i
n)又はシフトアウト(shif-out)する。The ID memory 36 stores the configuration bytes for the Ethernet interface module 26. The ID memory 36 is a Nati with 256, 512 or 1024 bits each.
It is preferably a serial EEPROM such as the onalSemiconductor NMC93C06, C26 or C46 series. Serial EEPR
The OM has three inputs from the interface controller 32, a serial data input, a serial data clock or shift clock (SK), and a chip select (CS). The ID memory 36 has a single serial data output (D
O) is applied to the interface controller 32 via line 206. All instructions, addresses, and write data are provided as input to ID memory 36 through line 200 to the input terminals of ID memory 36. Read data of the serial EEPROM and status information are output from the serial data output terminal. Interface controller 32 provides a chip select signal to ID memory 36 via line 202. Serial EEPROM is the shift clock (SK) on line 204 from interface controller 32.
Shifts data in (shift-i
n) or shift out (shif-out).

【００３４】別の実施例では、ID PROM 208 が、ライン
210 を通して、バッファシステムデータバス180 に対し
てデータを与え、バッファシステムデータバス180 から
データを受け取る。インタフェース制御装置32は、ID P
ROM 208 をイネーブルにするためにPROMチップ選択信号
をライン212 上に与え、ID PROM 36をアドレスするため
に、ラッチされたアドレス信号をライン213 上に与え
る。In another embodiment, the ID PROM 208 is a line
Data is provided to and received from the buffer system data bus 180 through 210. The interface controller 32 has ID P
A PROM chip select signal is provided on line 212 to enable ROM 208 and a latched address signal is provided on line 213 to address ID PROM 36.

【００３５】（SRAM 138とも呼ばれる）バッファ記憶メ
モリ138 と任意の追加のバッファ記憶メモリ138'とが、
そのメモリ内の記憶場所を選択するための、インタフェ
ース制御装置32からのアドレス信号140 を受け取る。イ
ンタフェース制御装置32は、SRAM 138、138'上の各々の
チップイネーブル入力端子にバッファチップ選択信号を
ライン224 、226 を通して与え、その選択されたチップ
をイネーブルにする。更に、インタフェース制御装置32
は、SRAM 138、138'の両方に対して、ライン228 を通し
て書込みイネーブル(write enable)(WE バー) 信号を与
え、ライン230を通して出力イネーブル(output enable)
(OEバー) 信号を与える。SRAM 138、138'とインタフェ
ース制御装置32との間でバス232 を通してバッファデー
タが双方向に通信される。バッファデータのビット７〜
０がSRAM 138に与えられる。バッファデータのビット15
〜8 がSRAM 138' に与えられる。The buffer storage memory 138 (also called SRAM 138) and any additional buffer storage memory 138 'are
An address signal 140 is received from the interface controller 32 to select a storage location within that memory. Interface controller 32 provides a buffer chip select signal to each chip enable input terminal on SRAM 138, 138 'through lines 224, 226 to enable the selected chip. Further, the interface controller 32
Provides a write enable (WE bar) signal on line 228 to both SRAMs 138 and 138 'and an output enable on line 230.
(OE bar) Give a signal. Buffer data is bidirectionally communicated via the bus 232 between the SRAMs 138, 138 'and the interface controller 32. Bit 7 of buffer data
0 is provided to SRAM 138. Bit 15 of buffer data
~ 8 is given to SRAM 138 '.

【００３６】インタフェース制御装置32とコネクタイン
タフェース30は、上記のライン124、126 、132 を通し
て通信する。コネクタインタフェース30は、イーサネッ
ト27に結合される。インタフェース制御装置32は、ライ
ン222 を通してATバス14にシステム要求を与え、ライン
220 を通してATバス14からシステム制御信号を受け取
る。ライン220 、222 はライン102 の一部分である（図
２）。The interface controller 32 and the connector interface 30 communicate via the lines 124, 126, 132 described above. The connector interface 30 is coupled to the Ethernet 27. The interface controller 32 provides the system request to the AT bus 14 via the line 222,
Receive system control signals from AT bus 14 through 220. Lines 220 and 222 are part of line 102 (FIG. 2).

【００３７】I/O 基底アドレスジャンパは、有ジャンパ
モードでI/O 基底アドレスを定義するための構成バイト
のビット２〜０を置換するために、ライン216 に接続さ
れることが可能である。同様に、メモリ基底アドレスジ
ャンパは、メモリ基底アドレスのビット５〜３又は（下
記で説明される）割込み要求のビット７〜６を置換する
ためにライン218 に接続されることが可能である。割込
み要求0 は、インタフェース制御装置32にライン214 を
通して与えられる。The I / O base address jumper can be connected to line 216 to replace bits 2-0 of the configuration byte to define the I / O base address in jumpered mode. Similarly, the memory base address jumper can be connected to line 218 to replace bits 5-3 of the memory base address or bits 7-6 of the interrupt request (described below). Interrupt request 0 is provided to interface controller 32 via line 214.

【００３８】図５は、図４に示されたインタフェース制
御装置のアドレス復号回路及び構成バイト処理回路の機
能ブロック図である。FIG. 5 is a functional block diagram of the address decoding circuit and the constituent byte processing circuit of the interface control device shown in FIG.

【００３９】ジャンパモード復号器44は、接地又は電圧
源(VCC)(図示されていない) の何方かに選択的に接続さ
れている（ライン235 として一括して示される）第１の
入力と第２の入力とを有するモードジャンパ235 を有す
る。ジャンパモード復号器44の一方の出力は、ライン23
7 上の有ジャンパ／無ジャンパ(JP/JPLESS) 信号であ
り、この信号は、そのモジュールがジャンパワイヤの変
更又は（下記で説明される）ソフトウェアの何方によっ
て再構成されることになるかということをインタフェー
ス制御装置32に対して示す。例えば、第２の入力235 を
電圧源(VCC) に接続する時には、ライン237 上のJP/JPL
ESS 信号は、そのモジュールが無ジャンパモードで動作
していることを示す論理１である。これとは逆に、第１
の入力235を接地に接続する時には、JP/JPLESS 信号
は、そのモジュールが有ジャンパモードで動作している
ことを示す論理０である。The jumper mode decoder 44 has a first input (shown collectively as line 235) and a first input (shown collectively as line 235) selectively connected to either ground or a voltage source (VCC) (not shown). It has a mode jumper 235 with two inputs. One output of jumper mode decoder 44 is line 23
7 Jumper / No Jumper (JP / JPLESS) signal above, which indicates whether the module will be reconfigured by changing jumper wires or by software (described below). Is shown to the interface controller 32. For example, when connecting the second input 235 to a voltage source (VCC), use JP / JPL on line 237.
The ESS signal is a logic 1 indicating that the module is operating in jumperless mode. On the contrary, the first
When connecting the input 235 of the to 235 to ground, the JP / JPLESS signal is a logic zero indicating that the module is operating in jumpered mode.

【００４０】IDメモリ36からのライン206 上の直列デー
タ出力は、インタフェース制御装置32内のデータ選択マ
ルチプレクサ(MUX)46 の第１の入力とシフトレジスタ／
カウンタ48との両方に与えられる。シフトレジスタ／カ
ウンタ48は、ビット７〜０を有する８ビット直列入力／
並列出力シフトレジスタを含む。ビット２〜０（I/OSEL
<2:0> とも呼ばれる）は、I/O 基底アドレスを定義す
る。ビット５〜３（MSEL <2:0>とも呼ばれる）はメモリ
基底アドレスを定義する。ビット７〜６（IRQ<3:0> と
も呼ばれる）は割込みライン構成を定義する。これらの
ビットの復号を下記で詳細に説明する。シフトレジスタ
／カウンタ48は、下記で説明するように、ビット２〜０
用のカウンタとしても機能する。The serial data output on line 206 from the ID memory 36 is coupled to the first input of a data select multiplexer (MUX) 46 in the interface controller 32 and to the shift register /
Given to both counter 48. The shift register / counter 48 is an 8-bit serial input / bit having bits 7-0.
It includes a parallel output shift register. Bits 2-0 (I / OSEL
<2: 0>) defines the I / O base address. Bits 5-3 (also called MSEL <2: 0>) define the memory base address. Bits 7-6 (also called IRQ <3: 0>) define the interrupt line configuration. The decoding of these bits is described in detail below. The shift register / counter 48 has bits 2-0 as described below.
Also functions as a counter for.

【００４１】データ選択MUX 46は、BSD バス180 に与え
られるデータを選択的に制御する。更に、シフトレジス
タ／カウンタ48のビット７〜０は、データ選択MUX 46の
第２の入力に接続される。インタフェース制御装置32の
内部バスであり且つシステムインタフェース146 と制御
及び状態レジスタ150 とバッファ制御装置152 と送信回
路154 と受信回路156 と（図３）を相互接続するバスで
ある、システムデータ出力高／低バス(System Data Out
put High/Low bus)(SDOHL <7:0>)信号が、データ選択MU
X 46の第３の入力に与えられる。Data Select MUX 46 selectively controls the data provided to BSD bus 180. In addition, bits 7-0 of shift register / counter 48 are connected to the second input of data select MUX 46. System Data Output High / Low bus (System Data Out
put High / Low bus) (SDOHL <7: 0>) signal is the data selection MU
Given to the third input of X 46.

【００４２】データ選択MUX 46によって与えられる信号
は、制御論理回路58によって制御される。図６は、デー
タ選択MUX 46によってバッファシステムデータバスに与
えられるデータを制御するための制御論理回路の略図で
ある。ライン237 上の有ジャンパ／無ジャンパ(JP/JPLE
SS) 信号がジャンパモード復号器44によって制御論理回
路58の第１の入力に与えられる。バッファレジスタ148
（図３）の読取りアドレス13に対するREAD 13 - 命令
が、制御論理回路58の第２の入力に与えられる。JP/JPL
ESS 信号と READ 13- とが、データ選択MUX 46に与えら
れるJPLS- READ 13 信号を発生させるために、制御論理
回路58内で否定論理和 (NOR)をとられる。The signal provided by the data select MUX 46 is controlled by the control logic circuit 58. FIG. 6 is a schematic diagram of a control logic circuit for controlling the data provided to the buffer system data bus by the data select MUX 46. With / without jumper on line 237 (JP / JPLE
The SS) signal is provided by jumper mode decoder 44 to a first input of control logic circuit 58. Buffer register 148
The READ 13 - instruction for read address 13 (FIG. 3) is provided to the second input of control logic 58. JP / JPL
ESS signal and READ 13 - and is, JPLS applied to data selection MUX 46 - in order to generate a READ 13 signals are taken to NOR (NOR) in the control logic circuit within 58.

【００４３】IDメモリ36からデータ出力を読み取るため
のREAD 11 命令も、データ選択MUX46に与えられる。表
Ｉは、データ選択MUX 46用に選択された出力に関する真
理値表を示す。 表Ｉ READ 11 JPLS- READ 13 MUX46 からのデータアウト １ ０ Do ０ １ シフトレジスタ／カウンタ48<7:0> ０ ０ SDOHL<7:0>A READ 11 command for reading the data output from the ID memory 36 is also given to the data selection MUX 46. Table I shows a truth table for the outputs selected for the data selection MUX 46. Table I READ 11 JPLS - READ 13 Data out from MUX46 1 0 Do 0 1 Shift register / counter 48 <7: 0> 0 0 SDOHL <7: 0>

【００４４】データ選択MUX 46の出力は、双方向トライ
ステートバッファ50に接続される。双方向トライステー
トバッファ50の双方向入出力ポートが、上記の通りにバ
ッファシステムデータバス(BSD <15:0>) 180に接続され
る。双方向トライステートバッファ50は、バッファシス
テムデータバス180 とインタフェース制御装置32との間
のデータフローの方向を選択的に制御する。双方向トラ
イステートバッファ50からの単一方向出力が、システム
データ入力低(System Data Input Low)(SDAIL<6:5> )
信号とSDAIL <7> とによって別々にフリップフロップ52
とフリップフロップ54とに接続される。双方向トライス
テートバッファ50内のデータフローの方向は、制御論理
回路56によって制御される。The output of the data selection MUX 46 is connected to the bidirectional tristate buffer 50. The bidirectional input / output port of the bidirectional tristate buffer 50 is connected to the buffer system data bus (BSD <15: 0>) 180 as described above. Bidirectional tri-state buffer 50 selectively controls the direction of data flow between buffer system data bus 180 and interface controller 32. The unidirectional output from the bidirectional tri-state buffer 50 is the System Data Input Low (SDAIL <6: 5>).
Flip-flop 52 separately by signal and SDAIL <7>
And a flip-flop 54. The direction of data flow in bidirectional tristate buffer 50 is controlled by control logic circuit 56.

【００４５】図７は、双方向トライステートバッファを
制御するための制御論理回路の略図である。図６に示さ
れるように、制御論理回路58は、SEL 13- 信号を発生さ
せるために、JP/JPLESS 信号と READ 13- 信号との論理
積(AND) をとり、このSEL 13- 信号は、構成ジャンパバ
ッファ39と制御論理回路56とに与えられる。次に図７を
見ると，SEL 13- 信号が、Tri - Out 信号を発生させる
ために、システム最下位ビット(System Least Signific
ant Bit)(SYS- LSB - ) 信号の反転と否定論理積(NAND)
され、Tri - Out 信号は、第１の論理状態（例えば論理
「１」）においてインタフェース制御装置32からBSD バ
ス180 へデータが流れることを命令し、一方、これとは
逆に、第２の論理状態（例えば論理「０」）においてBS
D バス180 からインタフェース制御装置32へデータが流
れることを命令する。SYS - LSB- 信号は内部FIFO又は
レジスタ（図示されていない）によって与えられ、修飾
子である。従って、データ選択MUX 46は、IDメモリ36
か、シフトレジスタ／カウンタ48か、SDOHL バスかのい
ずれかからBSD ライン180 上にデータを出力するように
選択される。FIG. 7 is a schematic diagram of a control logic circuit for controlling a bidirectional tristate buffer. As shown in FIG. 6, the control logic circuit 58, SEL 13 - in order to generate a signal, JP / JPLESS signal and READ 13 - ANDs the signal (the AND), the SEL 13 - signal, It is provided to the configuration jumper buffer 39 and the control logic circuit 56. Next, referring to FIG. 7, the SEL 13 - signal is used to generate the Tri - Out signal.
ant Bit) (SYS - LSB - ) signal inverted NAND of (NAND)
The Tri - Out signal directs data to flow from the interface controller 32 to the BSD bus 180 in the first logic state (eg, logic "1"), while vice versa. BS in state (eg logic "0")
Instruct that data flow from the D bus 180 to the interface controller 32. The SYS - LSB - signal is provided by an internal FIFO or register (not shown) and is a modifier. Therefore, the data selection MUX 46 is
Selected to output data on BSD line 180 from either the shift register / counter 48 or the SDOHL bus.

【００４６】ライン236 上のハードウェアリセット(Har
dware Reset)信号と、ライン237 上のJP/JPLESS 信号
と、20 MHzクロックとが、無ジャンパ状態機械(jumperl
ess state machine)60の第１と第２と第３の入力に与え
られる。イーサネットインタフェースモジュール26は、
クロック118 （図２）からのライン238 上の20 MHzクロ
ック信号に基づいて動作する。無ジャンパ状態機械60の
第１の出力信号であるイネーブルカウンタ(Enable Coun
ter)(EN CNTR) 信号が、シフトレジスタ／カウンタ48に
シフトレジスタ又はカウンタのどちらとして動作するか
を命令するために、ライン244 上をシフトレジスタ／カ
ウンタ48に与えられる。これに加えて、シフトレジスタ
クロック(shift register clock)(SRCLK) 信号も、シフ
トレジスタ／カウンタ48内でデータをシフトイン(shift
in)するために与えられる。無ジャンパ状態機械60は、
その第２の出力からハードウェア被制御データイン(har
dware controlled data in)(HARD DI)信号をライン239
を通してIDメモリ制御MUX 62に与え、IDメモリ制御MUX
62は、IDメモリ36にライン200 を通して選択的にHARDDI
信号を与える。無ジャンパ状態機械60は、その第３の
出力からハードウェア被制御シフトクロック(hardware
controlled shift clock)(HARD SK)信号をライン241 を
通してIDメモリ制御MUX 62に与え、IDメモリ制御MUX 62
は、IDメモリ36にライン204 を通して選択的にHARD SK
信号を与える。無ジャンパ状態機械60は、その第４の出
力からハードウェア被制御チップ選択(hardware contro
lled chip select)(HARD CS)信号をライン242 を通して
IDメモリ制御MUX 62に与え、IDメモリ制御MUX 62は、ID
メモリ36にライン202 を通して選択的にHARD CS 信号を
与える。無ジャンパ状態機械60は、その第５の出力から
MUX ハードウェア選択(MUXhardware select)(MUXHW)信
号をライン243 を通してIDメモリMUX 制御回路69に与え
る。Hardware reset on line 236 (Har
dware Reset) signal, the JP / JPLESS signal on line 237, and the 20 MHz clock.
ess state machine) 60 to the first, second and third inputs. Ethernet interface module 26
It operates on a 20 MHz clock signal on line 238 from clock 118 (FIG. 2). The first output signal of the jumperless state machine 60, the enable counter (Enable Coun
ter) (EN CNTR) signal is provided to shift register / counter 48 on line 244 to instruct shift register / counter 48 to operate as a shift register or a counter. In addition to this, the shift register clock (SRCLK) signal also shifts data in the shift register / counter 48.
in) to be given. The jumperless state machine 60
The hardware controlled data-in (har
dware controlled data in) (HARD DI) signal on line 239
To the ID memory control MUX 62 through the ID memory control MUX
62 is HARDDI selectively through line 200 to ID memory 36
Give a signal. The jumperless state machine 60 receives the hardware controlled shift clock (hardware controlled) from its third output.
A controlled shift clock (HARD SK) signal is applied to the ID memory control MUX 62 via line 241 to control the ID memory control MUX 62.
HARD SK to ID memory 36 via line 204
Give a signal. The jumperless state machine 60 selects the hardware controlled chip select (hardware contro
lled chip select) (HARD CS) signal on line 242
ID memory control MUX 62, ID memory control MUX 62
The memory 36 is selectively provided with the HARD CS signal via line 202. The jumperless state machine 60 starts from its fifth output
A MUX hardware select (MUXHW) signal is provided on line 243 to the ID memory MUX control circuit 69.

【００４７】図８は、図５に示されたIDメモリMUX 制御
回路の略図である。MUXHW 制御信号がライン243 上をID
メモリMUX 制御回路69に与えられ、IDメモリMUX 制御回
路69では、このMUXHW 信号が、SEL - MUX 信号を形成す
るために、反転されてJP/JPLESS 信号と論理積される。
再び図５を参照すると、無ジャンパ状態機械60からIDメ
モリ36への信号と、フリップフロップ52、54からの信号
との何方か一方を選択するように、SEL - MUX 信号がラ
イン246 上をIDメモリ制御MUX 62に与えられる。FIG. 8 is a schematic diagram of the ID memory MUX control circuit shown in FIG. MUXHW control signal ID on line 243
The MUXHW signal is supplied to the memory MUX control circuit 69, and the MUXHW signal is inverted and logically ANDed with the JP / JPLESS signal in the ID memory MUX control circuit 69 to form the SEL -- MUX signal.
Referring again to FIG. 5, the SEL - MUX signal is selected on line 246 to select either the signal from jumperless state machine 60 to ID memory 36 or the signal from flip-flops 52, 54. Given to memory control MUX 62.

【００４８】ソフトウェア被制御チップ選択信号と、ソ
フトウェア被制御シフトクロック信号と、ソフトウェア
被制御データイン信号とが、フリップフロップ52、54に
与えられる。特に、SDAIL <6:5> とSDAIL <7> とが、上
記のようにバッファシステムデータバス180 からフリッ
プフロップ52、54に別々に与えられる。更に、WRITE10
信号とWRITE 11 信号とがフリップフロップ52、54に
別々に与えられる。The software controlled chip select signal, the software controlled shift clock signal, and the software controlled data-in signal are applied to flip-flops 52 and 54. In particular, SDAIL <6: 5> and SDAIL <7> are provided separately from buffer system data bus 180 to flip-flops 52, 54 as described above. Furthermore, WRITE10
The signal and the WRITE 11 signal are separately supplied to the flip-flops 52 and 54.

【００４９】シフトレジスタ／カウンタ48のビット２〜
０は、復号器選択MUX 64の第１の入力にI/OSEL <2:0>と
して接続される。シフトレジスタ／カウンタ48のビット
５〜３は、復号器選択MUX 64の第２の入力に信号MSEL <
2:0>として与えられる。ジャンパによって定義されるI/
OSEL <2:0>命令は、ライン216 を通して、復号器選択MU
X 64の第３の入力に与えられる。復号器選択MUX 64の第
４の入力は、双方向トライステートバッファ72に接続さ
れる。双方向トライステートバッファ72の双方向ポート
は、ジャンパによって定義されるMSEL <2:0>命令を入力
として搬送するか又は割込み要求(IRQ <3:0>) 信号を出
力として搬送する信号ラインに接続される。双方向トラ
イステートバッファ72への入力は、割込み要求復号器70
の第１の出力である。割込み要求復号器70の第２の出力
は、割込み要求０である。シフトレジスタ／カウンタ48
のビット７〜６も、割込み要求復号器70の２つの入力に
与えられる。双方向トライステートバッファ72は、ジャ
ンパ復号器44からのライン237 上のJP/JPLESS 命令によ
って制御される。復号器選択MUX 64の出力は、メモリア
ドレス復号器66とI/O アドレス復号器68とに接続され
る。メモリアドレス復号器66の出力とI/O アドレス復号
器68の出力は、SRAM 138 (図３）に接続される。復号器
選択MUX 64は、ジャンパ復号器44からのJP/JPLESS 命令
によっても制御される。復号器選択MUX 64は、論理１の
JP/JPLESS 命令又は論理０のJP/JPLESS命令に各々に応
答して、シフトレジスタ／カウンタ48又はジャンパから
MSEL <2:0>を出力することと、I/OSEL <2:0>を出力する
こととの間で切り替えられる。Bit 2 of shift register / counter 48
0 is connected as I / OSEL <2: 0> to the first input of the decoder select MUX 64. Bits 5-3 of the shift register / counter 48 are signal MSEL <to the second input of the decoder select MUX 64.
Given as 2: 0>. I / defined by jumper
The OSEL <2: 0> instruction sends the decoder select MU through line 216.
Given to the third input of X64. The fourth input of the decoder select MUX 64 is connected to the bidirectional tristate buffer 72. The bidirectional port of the bidirectional tri-state buffer 72 has a signal line that carries either the MSEL <2: 0> instruction defined by the jumper as an input or the interrupt request (IRQ <3: 0>) signal as an output. Connected. The input to the bidirectional tri-state buffer 72 is the interrupt request decoder 70.
Is the first output of The second output of interrupt request decoder 70 is interrupt request 0. Shift register / counter 48
Bits 7-6 of the are also provided to the two inputs of the interrupt request decoder 70. Bidirectional tri-state buffer 72 is controlled by the JP / JPLESS instruction on line 237 from jumper decoder 44. The output of the decoder select MUX 64 is connected to the memory address decoder 66 and the I / O address decoder 68. The outputs of memory address decoder 66 and I / O address decoder 68 are connected to SRAM 138 (FIG. 3). The decoder selection MUX 64 is also controlled by the JP / JPLESS instruction from the jumper decoder 44. Decoder Select MUX 64 is a logic 1
From the shift register / counter 48 or jumper in response to a JP / JPLESS instruction or a JP / JPLESS instruction of logic 0, respectively.
It is possible to switch between outputting MSEL <2: 0> and outputting I / OSEL <2: 0>.

【００５０】次に、上記で定義されたハードウェアに関
して、イーサネットインタフェースモジュール26の動作
を、図9 〜12を参照して説明する。図９は、システム電
源投入時、又は、System Hardware Reset 命令が送り出
される他のいずれかの時点における、IDメモリからシフ
トレジスタ／カウンタへの構成バイトの読み取りと、メ
モリアドレスのコンフリクトの解消とのフローチャート
である。システム電源投入時（ステップ300 ）に、CPU
12は、イーサネットインタフェースモジュール26を含む
ATバス14上の各モジュールに対して、System Hardware
Reset 命令を開始命令又は初期設定命令として送り出
す。リセット後に、CPU 12は、最初のATバス所有者とな
る。更に、例えば、キーボード25上のコントロール(Ctr
l)キーとALT キーと削除(Del) キーとを３つ同時にユー
ザが押すことによって、通常のシステム動作中にHardwa
re Reset命令が送り出されることも可能である。以下の
説明は、典型的な目的のためにシステム電源投入時に送
り出されるハードウェアリセットに関して、システムの
動作を説明する。しかし、本発明はこれに限定されな
い。The operation of the Ethernet interface module 26 will now be described with reference to the hardware defined above with reference to FIGS. FIG. 9 is a flow chart of reading the configuration byte from the ID memory to the shift register / counter and resolving the memory address conflict when the system power is turned on or at some other time when the System Hardware Reset command is issued. Is. When the system power is turned on (step 300), the CPU
12 includes an Ethernet interface module 26
System Hardware for each module on AT bus 14
Send the Reset command as a start command or initial setting command. After reset, CPU 12 becomes the first AT bus owner. Furthermore, for example, the control (Ctr
The l) key, the ALT key, and the delete (Del) key are pressed by the user at the same time, so that the hardwa
It is also possible that a re Reset command is sent out. The following description describes the operation of the system in terms of hardware resets that are delivered at system power up for typical purposes. However, the present invention is not limited to this.

【００５１】ハードウェアリセット時に、ジャンパ復号
器44（図５）からのJP/JPLESS 信号が示すシステム構成
が有ジャンパシステム構成と無ジャンパシステム構成と
の何方であるかを、無ジャンバ状態機械60が判定する。
無ジャンパモジュールとしてのイーサネットインタフェ
ースモジュール26の動作を、先ず最初に次で説明する。At the time of hardware reset, the jumperless state machine 60 determines whether the system configuration indicated by the JP / JPLESS signal from the jumper decoder 44 (FIG. 5) is the jumpered system configuration or the jumperless system configuration. judge.
The operation of the Ethernet interface module 26 as a jumperless module will first be described next.

【００５２】システムが無ジャンパシステムである場合
には、無ジャンバ状態機械60（図５）が、ライン202
（図４）上のChip Select 信号を高状態にセットするこ
とによってIDメモリ制御MUX 62にIDメモリ36を選択する
ように命令する。ライン204 上のShift Clock 命令（図
４）が、直列データ出力206 上をIDメモリ36からシフト
レジスタ／カウンタ48にデータをシフトするようにセッ
トされる。更に、シフトレジスタ／カウンタ48にシフト
レジスタとして動作することとIDメモリ36からの直列デ
ータ出力206 をクロックイン(clock in)することとを命
令するために、無ジャンバ状態機械60が、ライン244
（図５）を通してシフトレジスタ／カウンタ48に命令を
送る。If the system is a jumperless system, the jumperless state machine 60 (FIG. 5) will be on line 202.
The ID memory control MUX 62 is instructed to select the ID memory 36 by setting the Chip Select signal above (FIG. 4) to a high state. The Shift Clock instruction on line 204 (FIG. 4) is set to shift data from the ID memory 36 to the shift register / counter 48 on the serial data output 206. In addition, a jumperless state machine 60 is provided on line 244 to command shift register / counter 48 to operate as a shift register and clock in serial data output 206 from ID memory 36.
Send instructions to shift register / counter 48 through (FIG. 5).

【００５３】IDメモリ36の位置Ox11から構成バイトを読
み取って、それをシフトレジスタ／カウンタ48内にロー
ドするために、無ジャンバ状態機械60は適切な信号を発
生させる（ステップ 302）。上記のように、ビット５〜
３はメモリ基底アドレスを決定する（ステップ 304）。
図10は、ATバス用のメモリ基底アドレスのマップであ
る。メモリアドレスは０（00 0000 Hex)〜16384 K （FF
FFFF Hex)の範囲内である。実際にはアドレスは16384
K マイナス１であるが、説明を分かり易くするために、
この−１は、接尾辞「K 」を有するアドレスから省かれ
る。このアドレス範囲内で、複数の部分範囲(subrange)
がプラットフォームメモリとBI0Sとのために割り当てら
れるか又は確保される。アドレス 0 (00 0000 Hex)− 5
12 K (06 FFFF Hex)が、プラットフォームメモリ用に確
保された位置である。アドレス 512K (07 0000 Hex)−
640K (09 FFFF Hex) が、プラットフォームメモリ用の
アドレス範囲である。アドレス範囲 100000 (Hex) − F
D FFFF (Hex)が、スロットメモリ用に確保される。この
アドレス範囲内に、イーサネットインタフェースモジュ
ール26がC4000-DFFFF のアドレス範囲を有することが好
ましい。基底アドレスビットに割り当てられるアドレス
が次の表IIに示されている。 表II ビット５ ビット４ ビット３ アドレス (Hex) ０ ０ ０ 0XC4000-0XC7FFF ０ ０ １ 0XC8000-0XCBFFF ０ １ ０ 0XCC000-0XCFFFF ０ １ １ 0XD0000-0XD3FFF １ ０ ０ 0XD4000-0XD7FFF １ ０ １ 0XD8000-0XDBFFF １ １ ０ 0XDC000-0XDFFFF １ １ １ ROM BIOSなし−復号無効To read the configuration byte from location Ox11 of the ID memory 36 and load it into the shift register / counter 48, the no-jumber state machine 60 generates an appropriate signal (step 302). Bits 5 through 5 as above
3 determines the memory base address (step 304).
FIG. 10 is a map of memory base addresses for the AT bus. The memory address is 0 (00 0000 Hex) to 16384 K (FF
FFFF Hex). Actually the address is 16384
K minus 1, but to make the explanation easier to understand,
This -1 is omitted from addresses with the suffix "K". Within this address range, multiple subranges
Are allocated or reserved for platform memory and BI0S. Address 0 (00 0000 Hex) -5
12 K (06 FFFF Hex) is a reserved location for platform memory. Address 512K (07 0000 Hex) −
640K (09 FFFF Hex) is the address range for platform memory. Address range 100000 (Hex) − F
D FFFF (Hex) is reserved for slot memory. Within this address range, Ethernet interface module 26 preferably has an address range of C4000-DFFFF. The addresses assigned to the base address bits are shown in Table II below. Table II Bit 5 Bit 4 Bit 3 Address (Hex) 0 0 0 0XC4000-0XC7FFF 0 0 1 0XC8000-0XCBFFF 0 1 0 0XCC000-0XCFFFF 0 1 1 1 0XD0000-0XD3FFF 1 0 0 0XD4000-0XD7FFF 1D 0X 04000 0 0XDC000-0XDFFFF 1 1 1 ROM BIOS None-Decryption disabled

【００５４】再び図９を参照すると、この図に示される
ように、イーサネットインタフェースモジュール26は、
IDメモリ36から構成バイトをロードする。IDメモリ36か
ら構成バイトを読み取る過程は、システム電源投入時に
開始し、上記のシステムBIOS立ち上げ時の初期設定と検
査とに並行している。構成バイトの並行読取りは、BIOS
が有効ブートROM を求めてROM 位置を走査することを可
能にする。システムが適正に立ち上がる場合（ステップ
306）には、ブートROM 初期設定コードがそのリソース
を初期化し、所望の割込みベクトルを置換し（ステップ
307）、システムコントロールをシステムBIOSに戻し、
その初期設定を完了する（ステップ 308）。Referring again to FIG. 9, as shown in this figure, the Ethernet interface module 26
Load the configuration byte from ID memory 36. The process of reading the configuration byte from the ID memory 36 is started when the system power is turned on, and is in parallel with the above-mentioned initial setting and inspection when the system BIOS is started. Parallel reading of configuration bytes is
To scan the ROM location for a valid boot ROM. If the system starts up properly (step
306), the boot ROM initialization code initializes its resources and replaces the desired interrupt vector (step
307), return system control to the system BIOS,
The initial setting is completed (step 308).

【００５５】一方、システムが適正に立ち上がらない場
合には、コンピュータ10内のイーサネットインタフェー
スモジュール26と別の増設モジュールとの間でメモリア
ドレスのコンフリクトがあると見なされる（ステップ 3
06）。メモリコンフリクトがある場合には、システム電
源投入中にCPU 12が停止する。このコンフリクトを解消
するために、イーサネットインタフェースモジュール26
が、コンピュータ10から取り外され（ステップ 310）、
第２のコンピュータシステム内にインストールされる
（ステップ 312）。この第２のシステムは、メモリ基底
アドレスのコンフリクトの可能性を低減させることによ
ってイーサネットインタフェースモジュール26が適正に
動作するかどうかを判定するために使用される。この第
２のシステムは、第１のシステムと同一の基本構成を有
するが、増設モジュールを全く含まないことが好まし
く、これによって、イーサネットインタフェースモジュ
ール26と増設モジュールとの間のメモリコンフリクトを
排除する。これに加えて、無ジャッパモードでは、下記
で説明されるように、異なるメモリ基底アドレスによっ
てIDメモリ36を再プログラムするために第２のシステム
が使用される。イーサネットインタフェースモジュール
26を第２のシステム内に挿入した後に、第２のシステム
が電源投入される。第２のシステムが適正に立ち上がっ
た場合（ステップ314）には、イーサネットインタフェ
ースモジュール26は作動中であり、第１のシステムでの
問題点はメモリコンフリクトであったと見なされる。従
って、このコンフリクトを排除するために、イーサネッ
トインタフェースモジュール26のメモリ基底アドレス位
置を再割当てすることが必要である（ステップ 316）。On the other hand, if the system does not boot properly, it is considered that there is a memory address conflict between the Ethernet interface module 26 in the computer 10 and another expansion module (step 3).
06). CPU 12 hangs during system power up if there is a memory conflict. To eliminate this conflict, Ethernet interface module 26
Is removed from computer 10 (step 310),
Installed in the second computer system (step 312). This second system is used to determine if the Ethernet interface module 26 operates properly by reducing the likelihood of memory base address conflicts. This second system has the same basic configuration as the first system, but preferably does not include any add-on modules, thereby eliminating memory conflicts between the Ethernet interface module 26 and the add-on modules. In addition to this, in the no-japper mode, a second system is used to reprogram the ID memory 36 with a different memory base address, as described below. Ethernet interface module
After inserting 26 into the second system, the second system is powered up. If the second system boots properly (step 314), the Ethernet interface module 26 is operational and the problem with the first system is considered to be a memory conflict. Therefore, it is necessary to reallocate the memory base address location of the Ethernet interface module 26 to eliminate this conflict (step 316).

【００５６】有ジャンパモードでは、ジャンパワイヤを
物理的に付加又は変更することによってイーサネットイ
ンタフェースモジュール26のメモリ基底構成ジャンパ18
9 （図４）を変更することによって、メモリ基底アドレ
ス位置が再割当てされる。これとは対照的に、無ジャン
パモードでは、好ましくはIDメモリ36のアドレス 0X13
において構成バイトを再プログラムすることによって、
メモリ基底アドレス位置が変更される。例えば、構成バ
イトのビット５〜３内に最初に格納されたイーサネット
インタフェースモジュール26のメモリ基底アドレス位置
が000 であるとすると、この値000 に対応するアドレス
範囲は、上記の表IIに示されるように、範囲 0XC4000
(Hex)- 00XC7FFF (Hex)である。アドレスコンフリクト
がある場合には、この範囲内のアドレスに応答すること
によって、イーサネットインタフェースモジュール26と
ATバス14上の第２の増設モジュールとの両方が作動す
る。イーサネットインタフェースモジュール26のメモリ
基底アドレスは、構成バイトのビット５〜３を変更する
ことによって再割当てされる。例えば、000 から001 に
ビット５〜３を増分することによって、これに対応して
メモリ基底アドレス範囲が、表IIに示されるような 0XC
8000 (Hex) - 0XCBFFF (Hex)の範囲に増分する。In the jumper mode, the memory base configuration jumper 18 of the Ethernet interface module 26 is added by physically adding or changing jumper wires.
By changing 9 (FIG. 4), the memory base address location is reallocated. In contrast, jumperless mode preferably addresses 0X13 of ID memory 36.
By reprogramming the configuration byte in
The memory base address location is changed. For example, if the memory base address location of the Ethernet interface module 26 initially stored in bits 5-3 of the configuration byte is 000, the address range corresponding to this value 000 is as shown in Table II above. In the range 0XC4000
(Hex)-It is 00XC7FFF (Hex). If there is an address conflict, the Ethernet interface module 26
Both the second expansion module on the AT bus 14 will work. The memory base address of the Ethernet interface module 26 is reallocated by changing bits 5-3 of the configuration byte. For example, by incrementing bits 5-3 from 000 to 001, the corresponding memory base address range is 0XC as shown in Table II.
Increments to the range of 8000 (Hex)-0XCBFFF (Hex).

【００５７】IDメモリ36を再プログラムするために、CP
U 12は最初に、構成バイトの現在状態を知るために、そ
の構成バイトを読み取らなければならない。CPU 12は、
IDメモリ36のメモリ位置 0X13 における構成バイトのア
ドレスのためのメモリ読取りの要求を送り出す。CPU 12
は、データアドレスと要求命令をシステムデータバスを
通してIDメモリ36に通信するために、I/O 読取り(IORバ
ー) 信号をシステムデータバストランシーバ40に送る。
インタフェース制御装置32は、IDメモリ36にアドレスと
シフト選択命令とシフトクロック命令とを与えるため
に、システムデータバス180 からフリップフロップ52、
54にデータを供給するようにインタフェース制御装置32
の双方向トライステートバッファ50（図５）に命令す
る。IDメモリ36は、そのデータ出力ポートから、要求さ
れた構成バイトをデータ選択MUX 46に供給し、データ選
択MUX 46は、バッファシステムデータバス180 上にその
データを出力するように、イーサネットインタフェース
モジール26によって命令される。インタフェース制御装
置32は、バッファシステムデータバス180 からATバス14
を経由してシステムデータバス106 とCPU 12とにデータ
を供給することをシステムデータバストランシーバ40に
命令し、更にシステムデータバストランシーバ40をディ
スエーブルにする。その後で、CPU 12は構成バイトのビ
ット５〜３を増分し、それによって新たなメモリ基底ア
ドレスを発生させ、更にその後で、上記の仕方で、位置
0X13においてIDメモリ36の中にその新たな構成バイトを
書き込むことをイーサネットインタフェースモジュール
26に命令する。CPU 12によるIDメモリ36からの構成バイ
トの読取りと同様の仕方で、CPU は、システムデータバ
ス106 を通してIDメモリ36に適切な命令を与えることに
よって、増分された構成バイトを上記0X13メモリ位置に
書き込むことを、イーサネットインタフェースモジュー
ル26に命令する。To reprogram the ID memory 36, the CP
U 12 must first read the configuration byte in order to know the current state of the configuration byte. CPU 12
Issue a request for memory read for the address of the constituent byte at memory location 0X13 of ID memory 36. CPU 12
Sends an I / O read (IOR bar) signal to the system data bus transceiver 40 to communicate the data address and the requested instruction to the ID memory 36 through the system data bus.
The interface controller 32 uses the system data bus 180 to flip-flop 52,
Interface controller 32 to supply data to 54
Command to the bidirectional tri-state buffer 50 (FIG. 5). The ID memory 36 provides the requested configuration byte from its data output port to the data select MUX 46, which in turn outputs the data on the buffer system data bus 180, the Ethernet interface module. Ordered by 26. The interface controller 32 operates from the buffer system data bus 180 to the AT bus 14
The system data bus transceiver 40 is instructed to supply data to the system data bus 106 and the CPU 12 via, and the system data bus transceiver 40 is further disabled. Thereafter, the CPU 12 increments bits 5-3 of the configuration byte, thereby generating a new memory base address, and thereafter, in the manner described above, the location.
Ethernet interface module to write that new configuration byte into ID memory 36 at 0X13
Order 26. In a similar manner to the CPU 12 reading the configuration byte from the ID memory 36, the CPU writes the incremented configuration byte to the 0X13 memory location by giving the appropriate instruction to the ID memory 36 through the system data bus 106. Command to the Ethernet interface module 26.

【００５８】再び図９を参照すると、この図に示される
ように、新たなメモリ基底アドレスを有する構成バイト
によってイーサネットインタフェースモジュール26が再
プログラムされ終わった後に、そのイーサネットインタ
フェースモジュール26が第１のコンピュータシステム内
にインストールされ（ステップ 317）、この第１のシス
テムが、ステップ 300を繰り返すことによって再び立ち
上げられる。この第１のシステムはその立上げルーチン
を完了し、ステップ 302に関して上記で説明された通り
に、IDメモリ36からシフトレジスタ／カウンタ48の中に
構成バイトをロードする。復号器66、68を使用するイン
タフェース制御装置32は、その構成バイトをステップ 3
04において復号する。そのシステムがステップ 306で適
正に立ち上がる場合には、ステップ 316で行われたメモ
リ位置の再割り当てが適正であり、イーサネットインタ
フェースモジュール26は上記で説明したようにステップ
307に進む。一方、再構成されたイーサネットインタフ
ェースモジュールがステップ 306で適正に立ち上がらな
い場合には、第１のシステムからそのイーサネットイン
タフェースモジュールを取り外し（ステップ 310）、第
２のシステムでそのモジュールをテストする（ステップ
312）という過程が繰り返される。Referring again to FIG. 9, as shown in this figure, after the Ethernet interface module 26 has been reprogrammed with a configuration byte having a new memory base address, the Ethernet interface module 26 is transferred to the first computer. Installed in the system (step 317), this first system is brought up again by repeating step 300. This first system completes its start-up routine and loads the configuration byte from the ID memory 36 into the shift register / counter 48 as described above with respect to step 302. The interface controller 32, using the decoders 66, 68, steps the configuration byte.
Decrypt at 04. If the system boots properly in step 306, then the memory location reallocation made in step 316 is correct and the Ethernet interface module 26 proceeds as described above.
Proceed to 307. On the other hand, if the reconfigured Ethernet interface module does not boot properly in step 306, remove the Ethernet interface module from the first system (step 310) and test the module in the second system (step 310).
312) is repeated.

【００５９】第２のシステムがステップ 314で適正に立
ち上がらない場合には、ステップ 316で説明した通り
に、そのメモリの構成バイトが再構成される（ステップ
318）。ステップ 314で第２のシステムの立ち上げが再
び試みられる。或いは、ステップ 318でメモリ位置を再
構成する代わりに、イーサネットインタフェースモジュ
ールが別のシステムに挿入され（ステップ 320）、この
別のシステムが、ステップ 314に関して上記で説明した
ように、再び立ち上げられることも可能である。If the second system does not boot properly in step 314, then the constituent bytes of its memory are reconstructed (step 316) as described.
318). At step 314, the second system startup is attempted again. Alternatively, instead of reconfiguring the memory location in step 318, the Ethernet interface module is inserted into another system (step 320) and this other system is brought up again as described above with respect to step 314. Is also possible.

【００６０】全てのメモリ基底アドレスコンフリクトを
除去するためにイーサネットインタフェースモジュール
26が再構成された後で、I/O 基底アドレスのコンフリク
トがあるかどうかが判定される。概要を説明すると、そ
のシステムが立ち上がった時に、全てのメモリ基底アド
レスコンフリクトが上記のように解消されているなら
ば、そのシステムは、イーサネットインタフェースモジ
ュール26上の幾つかの予め決められたレジスタ位置から
内容を読み取ることと、これらの内容をその期待値と比
較することとによって、I/O 基底アドレスを検査する。
別の実施例では、イーサネットインタフェースモジュー
ルはブートメモリを含まない。この実施例では、コンフ
リクトが発生する可能性があるメモリがイーサネットイ
ンタフェースモジュール上にないので、メモリコンフリ
クトを解消することは不必要である。上記比較が一致を
示す場合には、I/O 基底アドレスコンフリクトは存在し
ない。一方、システムは、上記比較が一致を示さない場
合にはコンフリクトがあると見なす。この時には、シス
テムは、予め決められたレジスタ位置からダミー読取り
(dummy read)を行う。これに応答して、イーサネットイ
ンタフェースモジュール26はそのI/O 基底アドレスを増
分する。システムは、新たなアドレスにおけるレジスタ
位置の内容を読み取って比較し、再びコンフリクトがあ
るかどうかを判定する。コンフリクトが検出されなくな
るまで、システムはこの過程を繰り返す。Ethernet interface module to eliminate all memory base address conflicts
After 26 is reconfigured, it is determined if there is an I / O base address conflict. Briefly, if all memory base address conflicts have been resolved as described above when the system was booted, the system will start from several predetermined register locations on the Ethernet interface module 26. Check the I / O base address by reading the contents and comparing these contents with its expected value.
In another embodiment, the Ethernet interface module does not include boot memory. In this embodiment, it is not necessary to resolve the memory conflict, since there is no memory on the Ethernet interface module that may cause a conflict. If the above comparison shows a match, then there is no I / O base address conflict. On the other hand, the system considers a conflict if the comparison does not show a match. At this time, the system will read a dummy read from the predetermined register location.
(dummy read) In response, Ethernet interface module 26 increments its I / O base address. The system reads and compares the contents of the register location at the new address and again determines if there is a conflict. The system repeats this process until no conflicts are detected.

【００６１】次に、ATバス14に関するI/O アドレス基底
を示す図11を参照して、I/O アドレス指定を説明する。
このI/O アドレスは、0 (0000 Hex)から 64 K (FFFF He
x)の範囲である。このアドレス範囲内では、各々の1 K
範囲は２つの部分範囲に分けられる。第１の部分範囲は
メモリの下位の256 バイトであり、割込み制御装置やDM
A 制御装置のようなI/O プラットフォームリソース用に
確保される。第２の部分範囲は残りの上位の768 バイト
であり、これらのバイトは汎用I/O 従属モジュール用に
使用可能である。I / O addressing will now be described with reference to FIG. 11 which shows the I / O address base for the AT bus 14.
This I / O address can range from 0 (0000 Hex) to 64 K (FFFF Hex).
x) range. Within this address range, 1 K each
The range is divided into two subranges. The first subrange is the lower 256 bytes of memory and is used by the interrupt controller and DM.
Reserved for I / O platform resources such as the A controller. The second subrange is the remaining upper 768 bytes, which are available for general purpose I / O dependent modules.

【００６２】下記で説明される通りの好ましい実施例で
は、イーサネットインタフェースモジュール26は、上記
第２の部分範囲内にある 0x260 (Hex)〜 0x3FF (Hex)の
I/Oアドレス範囲を有する。上記のように、構成バイト
のビット２〜０（I/OSEL <2:0>とも呼ばれる）は、I/O
基底アドレスを決定する。表III は、 0x260 (Hex)〜0x
3FF (Hex)のアドレス範囲内の構成バイトに関するI/O
アドレス復号を示す。 表III ビット２ ビット１ ビット０ アドレス (Hex) ０ ０ ０ 0X260-0X27F ０ ０ １ 0X280-0X29F ０ １ ０ 0X2A0-0X2BF ０ １ １ 0X240-0X25F １ ０ ０ 0X340-0X35F １ ０ １ 0X320-0X33F １ １ ０ 0X380-0X39F １ １ １ 0X300-0X31F In the preferred embodiment, as described below, the Ethernet interface module 26 is between 0x260 (Hex) and 0x3FF (Hex) within the second subrange.
Has an I / O address range. As mentioned above, bits 2-0 (also called I / OSEL <2: 0>) of the configuration byte are I / O
Determine the base address. Table III shows 0x260 (Hex) ~ 0x
I / O for the configuration byte within the address range of 3FF (Hex)
Indicates address decoding. Table III Bit 2 Bit 1 Bit 0 Address (Hex) 0 0 0 0X260-0X27F 0 0 1 0X280-0X29F 0 1 0 0X2A0-0X2BF 0 1 1 0X240-0X25F 1 0 0 0X340-0X35F 1 0 1 0X320-0X33F 1 0 0X380-0X39F 1 1 1 0X300-0X31F

【００６３】次に図12を参照すると、この図では、I/O
基底アドレスコンフリクトルーチンの過程を説明してい
る。この段階では、メモリ基底アドレスコンフリクト
は、図９〜10において上記で説明したように、既に解消
され終わっていると見なされる。（或いは、イーサネッ
トインタフェースモジュールがブートメモリを持たない
別の実施例では、上記のようにメモリコンフリクトを解
消することは不必要である。）コンピュータが立ち上げ
られ、図９のステップ300 に関して上記で説明されたよ
うに初期設定ルーチンを行う（ステップ 330）。インタ
フェース制御装置32は、図９に関して上記で説明された
ステップ302 と同様の仕方で、IDメモリ36からシフトレ
ジスタ／カウンタ48の中に構成バイトをロードする（ス
テップ 332）。この読取りの完了時に、シフトレジスタ
／カウンタ48は、無シャンパ状態機械60によってカウン
タモードにセットされる。このモードでは、イーサネッ
トインタフェースモジュール26のI/O 基底アドレスを決
定する構成バイトのビット２〜０だけが、カウンタによ
って増分される。構成バイトの残りのバイトは無変更の
ままに保たれる。インタフェース制御装置32は、図９の
ステップ 304に関して説明された仕方と同様の仕方で、
その構成バイトをI/O 基底アドレスとメモリ基底アドレ
スと割込みの形に復号する（ステップ 334）。これに加
えて、イーサネットインタフェースモジュール26内のレ
ジスタ中の「汚染ビット(dirty bit) 」が、その特殊セ
ルのレジスタ／カウンタモードの監視のために割り当て
られる。その後で、CPU 12が初期範囲内でメモリから読
み取る（ステップ 336）。更に明確に言えば、CPU 12
は、インタフェース制御装置32の８つのレジスタの内容
を読み取るために、そのI/O プログラムに入る。各レジ
スタが８バイトを有することが好ましい。８つのレジス
タの読み取りは、単に一例として示したにすぎない。本
発明は、８つのレジスタだけを読み取ることには限定さ
れない。コンフリクトがあるかどうかを判定するために
CPU 12によって読み取られるレジスタ位置内に記憶され
た同じ値を、ATバス14上の２つの異なる増設モジュール
が偶然の一致から有することがないという所期の見込み
を満たすように、ソフトウェアプログラマーは、必要に
応じた数のレジスタを読み取ることが可能である。Referring now to FIG. 12, in this figure, I / O
The process of the base address conflict routine is described. At this stage, the memory base address conflict is considered to have already been resolved, as described above in Figures 9-10. (Alternatively, in another embodiment where the Ethernet interface module has no boot memory, it is unnecessary to resolve memory conflicts as described above.) The computer is booted and described above with respect to step 300 of FIG. The initialization routine is performed as described above (step 330). The interface controller 32 loads the configuration byte from the ID memory 36 into the shift register / counter 48 in a manner similar to step 302 described above with respect to FIG. 9 (step 332). At the completion of this read, the shift register / counter 48 is set to counter mode by the shampooless state machine 60. In this mode, only bits 2-0 of the configuration byte that determine the I / O base address of the Ethernet interface module 26 are incremented by the counter. The remaining bytes of the configuration byte are left unchanged. The interface controller 32, in a manner similar to that described with respect to step 304 of FIG.
Decode the configuration byte into an I / O base address, a memory base address and an interrupt (step 334). In addition to this, a "dirty bit" in a register within the Ethernet interface module 26 is assigned for register / counter mode monitoring of that particular cell. Then CPU 12 reads from memory within the initial range (step 336). More specifically, the CPU 12
Enters its I / O program to read the contents of the eight registers of interface controller 32. Preferably each register has 8 bytes. Reading the eight registers is provided as an example only. The invention is not limited to reading only eight registers. To determine if there is a conflict
Software programmers need to ensure that the two different expansion modules on the AT bus 14 will not have the same value stored in register locations read by the CPU 12 from accidental coincidence. It is possible to read as many registers as

【００６４】システム電源投入時に、インタフェース制
御装置32の８つのレジスタが、ハードディスク16上に記
録されたユーティリティプログラムの一部として、モジ
ュール識別子又は「カンパニーコード(company code)」
としても記憶される予め決められた値にセットされる。
モジュール識別子は、当該モジュールをATバス14上の他
のモジュールに対して一意に識別することが好ましい。
このモジュール識別子は、イーサネットインタフェース
モジュール26の最初の８つのレジスタの中に記憶された
初期値であることが好ましい。これら８つのレジスタを
CPU 12が読み取った後に、CPU 12はソフトウェアユーテ
ィリティを実行し、このソフトウェアユーティリティ
は、ハードディスク16からモジュール識別子を読み取
り、この識別子を最初の８つのレジスタからの読取り値
と比較する（ステップ 338）。CPU 12は、このモジュー
ル識別子の値に上記読取り値が一致することを期待する
ので、これらの２つの値の間の差異をI/O 基底アドレス
コンフリクトと解釈する。読取り値とモジュール識別子
との間に一致がある時（ステップ 340）には、CPU 12
は、この一致を、イーサネットインタフェースモジュー
ル26とATバス14上の他のモジュールとの間にI/O 基底ア
ドレスコンフリクトが存在しないことと解釈すると共
に、イーサネットインタフェースモジュール26のための
固有のI/O 基底アドレスをそのCPU 12が発見したと解釈
する（ステップ 342）。When the system power is turned on, the eight registers of the interface controller 32 are assigned a module identifier or "company code" as a part of the utility program recorded on the hard disk 16.
Is set to a predetermined value that is also stored as.
The module identifier preferably uniquely identifies the module to other modules on the AT bus 14.
This module identifier is preferably the initial value stored in the first eight registers of the Ethernet interface module 26. These eight registers
After CPU 12 reads, CPU 12 executes a software utility that reads the module identifier from hard disk 16 and compares this identifier with the readings from the first eight registers (step 338). Since the CPU 12 expects the read value to match the value of this module identifier, it interprets the difference between these two values as an I / O base address conflict. If there is a match between the reading and the module identifier (step 340), the CPU 12
Interprets this match as the absence of an I / O base address conflict between the Ethernet interface module 26 and other modules on the AT bus 14, as well as the unique I / O for the Ethernet interface module 26. Interpret the base address as found by that CPU 12 (step 342).

【００６５】一方、CPU 12によって読み取られた上記８
つのレジスタの内容が予想値と相違する場合( ステップ
340) には、システムは、この不一致を、I/O 基底アド
レスのコンフリクトと解釈するか、又は、イーサネット
インタフェースモジュール26が、そのCPU 12が読み取っ
たばかりのI/O アドレスにはないということと解釈す
る。システムは、ATバス14上に与えられるデータを無視
することによってイーサネットモジュール26の存在を無
視するが、ソフトウェアユーティリティは、予め決めら
れたメモリ位置からの読取りを試みることによって続行
する（ステップ 344）。この予め決められたメモリ位置
は、アドレス 0X12 (Hex) にあることが好ましい。CPU
12が幾つかタイプの記憶装置に書込みを行おうとする場
合に、イーサネットインタフェースモジュール26が、コ
ンフリクトを生じるアドレス指定によって物理的に損傷
を与えられる可能性があるので、読取りが好ましい。シ
フトレジスタ／カウンタ48がカウンタモード用にセット
され、且つ、何が実際に読み取られているかということ
をCPU 12が関知しないので、この読取りは、「ダミー読
取り(dummy raed)」である。カウンタモードでは、ダミ
ー読取りが行われる毎に、シフトレジスタ／カウンタ48
がビット２〜０の値を１ずつ増分し、それによって、I/
O 基底アドレスを、表III に定義されているようなその
次のアドレス範囲にジャンプさせる。初期I/O 基底アド
レス範囲は、値 111を有する構成バイトのビット２〜０
によって定義される 0X300 (Hex) 〜 0X31F (Hex)に設
定されることが好ましい。メモリ位置 0X12 からの読取
りによってカウンタが増分される時に、構成バイトのビ
ット２〜０が、0X260 (Hex) 〜 0X27F (Hex)の新たなア
ドレス範囲に対応する 000の値に変化する。ユーティリ
ティプログラムは、シフトレジスタ／カウンタ48がその
次の基底I/O アドレスにカウントアップ(count up)する
毎に、適正なモジュール識別子を求めてインタフェース
制御装置32を読み取る。このことは、コンフリクトを起
こさないI/O 基底アドレスにイーサネットインタフェー
スモジュール26がそのモジュール自体を動的に再構成す
ることを可能にする。しかし、７回目の増分の後で、ビ
ット２〜０は値 111に戻る。８回目の上記メモリ読取り
の後では、システム内にはイーサネットインタフェース
モジュール26が存在しないか、又は、I/O 基底アドレス
は全て使用不可能である。CPU12は、読み取られている
メモリの範囲内にモジュール位置があるかどうかを判定
する（ステップ 346）。モジュール位置が上記メモリ範
囲内にない場合には、その構成バイトの値は増分（又は
カウント）されず、システムはI/O 基底アドレスを増分
し（ステップ 353）、その増分されたアドレスにおける
レジスタを読み取り（ステップ 348）、読取り値を期待
値と比較するためにステップ 338にループバック(loop
back) する。ステップ 340で一致が得られない時には、
CPU 12はステップ 344にループバックする。一致が得ら
れた時には、CPU 12はステップ 342にループバックす
る。CPU 12は、予め決められたアドレスに書込み命令を
送り、インタフェース制御装置32がシフトレジスタ／カ
ウンタ48をカウントモードにセットして、ユーザモード
(user mode) に切り替え、必要に応じてユーザがシステ
ム側からIDメモリにアクセスすることを可能にする。On the other hand, the above 8 read by the CPU 12
If the contents of one register differ from the expected value (step
340), the system interprets this mismatch as an I / O base address conflict, or that the Ethernet interface module 26 is not at the I / O address that the CPU 12 just read. To do. The system ignores the presence of Ethernet module 26 by ignoring the data provided on AT bus 14, but the software utility continues by attempting to read from a predetermined memory location (step 344). This predetermined memory location is preferably at address 0X12 (Hex). CPU
Reads are preferred because the Ethernet interface module 26 can be physically damaged by conflicting addressing if the 12 attempts to write to some type of storage. This read is a "dummy raed" because the shift register / counter 48 is set for counter mode and the CPU 12 has no knowledge of what is actually being read. In counter mode, every time a dummy read is performed, the shift register / counter 48
Increments the value of bits 2-0 by 1 so that I /
O Jump the base address to the next address range as defined in Table III. The initial I / O base address range is bits 2-0 of the configuration byte with the value 111
It is preferably set to 0X300 (Hex) to 0X31F (Hex) defined by When the counter is incremented by reading from memory location 0X12, bits 2-0 of the configuration byte change to a value of 000, which corresponds to the new address range of 0X260 (Hex) to 0X27F (Hex). The utility program reads the interface controller 32 for the proper module identifier each time the shift register / counter 48 counts up to the next base I / O address. This allows the Ethernet interface module 26 to dynamically reconfigure itself to a conflicting I / O base address. However, after the seventh increment, bits 2-0 return to the value 111. After the eighth memory read, there is no Ethernet interface module 26 in the system or all I / O base addresses are unavailable. CPU 12 determines if the module location is within the range of memory being read (step 346). If the module location is not within the above memory range, the value of its configuration byte is not incremented (or counted) and the system increments the I / O base address (step 353) and registers at the incremented address. Read (step 348) and loop back to step 338 to compare the reading with the expected value.
back) If no match is found in step 340,
CPU 12 loops back to step 344. When a match is obtained, CPU 12 loops back to step 342. The CPU 12 sends a write command to a predetermined address, and the interface control unit 32 sets the shift register / counter 48 in the count mode to set the user mode.
Switch to (user mode) and allow the user to access the ID memory from the system side if necessary.

【００６６】一方、イーサネットインタフェースモジュ
ールのアドレスがステップ 346で読み取られたメモリの
範囲内にある場合には、CPU 12が、それが上記範囲の最
後の増分であるかどうかを判定し（ステップ 350）、そ
うであるならば、I/O 基底アドレス範囲スロットは全て
使用不可能であるか、又は、システム内にはイーサネッ
トインタフェースモジュール26がインストールされてい
ない（ステップ 354）。一方、メモリ読取りがそのメモ
リ範囲の最終メモリ増分でない場合には、制御装置チッ
プ32は、シフトレジスタ／カウンタ48のビット２〜０を
増加させることによって、イーサネットインタフェース
モジュール26のI/O 基底アドレスを増分する（ステップ
352）。CPU はI/O 基底アドレスを増分し（ステップ 3
53）、その後で、その増分されたI/O 基底アドレスにお
いて８つのレジスタから読み取る（ステップ 348）。CP
U 12は、ステップ 338における読取り値と期待値との比
較にループバックする。On the other hand, if the address of the Ethernet interface module is within the range of memory read in step 346, CPU 12 determines whether it is the last increment in the range (step 350). If so, all I / O base address range slots are unavailable, or the Ethernet interface module 26 is not installed in the system (step 354). On the other hand, if the memory read is not the final memory increment of the memory range, the controller chip 32 increments the I / O base address of the Ethernet interface module 26 by incrementing bits 2-0 of the shift register / counter 48. Increment (step
352). The CPU increments the I / O base address (step 3
53), then read from the eight registers at the incremented I / O base address (step 348). CP
U 12 loops back to comparing the reading with the expected value in step 338.

【００６７】アドレス0X12への不慮の書込みからシフト
レジスタ／カウンタ48内の構成バイトを誤って変更して
しまうことを防止するために、ソフトウェア機能抑止が
備えられる。データリンクレジスタ内のI/O 基底アンロ
ックビット(I/O base unlockbit) を０にセットするこ
とによって、シフトレジスタ／カウンタ48が、システム
ハードウェアリセットが再び送り出されるまで、ディス
エーブルにされる。このリセット命令によって、上記ア
ンロックビットが１にセットされ、コンフリクトを起こ
さないI/O 基底アドレスにイーサネットインタフェース
モジュール26がそのモジュール自体を動的に再構成する
ことを可能にする。Software feature deterrence is provided to prevent accidental modification of the constituent bytes in shift register / counter 48 from accidental writes to address 0X12. The shift register / counter 48 is disabled by setting the I / O base unlock bit in the data link register to 0 until a system hardware reset is reissued. This reset command sets the unlock bit to 1, allowing the Ethernet interface module 26 to dynamically reconfigure itself to a conflicting I / O base address.

【００６８】I/O アドレスのコンフリクトが解消される
と、上記ソフトウェアは初期設定ルーチンを続行するこ
とが可能である。イーサネットインタフェースモジュー
ル26は、所謂「汚染ビット」をセット／リセットするこ
とによって、シフトレジスタ／カウンタ48をレジスタモ
ードに設定し直す。その直後に、上記ユーティリティプ
ログラムは、シフトレジスタ／カウンタ48から新たな構
成バイトを読み取って、新たな基底アドレスによってID
メモリ36内に格納された構成バイトを再プログラムする
ことが可能である。Once the I / O address conflict is resolved, the software can continue with the initialization routine. The Ethernet interface module 26 resets the shift register / counter 48 to register mode by setting / resetting the so-called "dirty bit". Immediately after that, the utility program reads the new configuration byte from the shift register / counter 48 and identifies it with the new base address.
It is possible to reprogram the configuration byte stored in memory 36.

【００６９】さて、I/O アドレスプログラムを終了した
後に、割込みを説明する。上記のように、ビット７〜６
は、割込みライン構成だけに使用される。割込み信号
は、CPU 12による割込みサービスを増設カードが要求す
ることを可能にする。これらのビットは、イーサネット
インタフェースモジュール26のホストインタフェース側
で使用可能な４つの割込みラインのいずれか１つを選択
するようにプログラム可能である。ユーザは、システム
ユーザに使用可能な４つのシステム割込みライン（割込
み０〜３）の任意のセットに対して上記割込みラインを
接続する任意選択権を有する。上記ユーティリティは割
込み構成をテストし、コンフリクトがある場合には、そ
の次の使用可能な割込みオプションによってIDメモリ36
を再プログラムし、システムを再立ち上げし、構成を再
テストする。Now, the interrupt will be described after the I / O address program is completed. As above, bits 7-6
Are used only for interrupt line configurations. The interrupt signal allows the expansion card to request interrupt service by the CPU 12. These bits are programmable to select any one of the four interrupt lines available on the host interface side of the Ethernet interface module 26. The user has the option to connect said interrupt line to any set of four system interrupt lines (interrupts 0-3) available to the system user. The above utility tests the interrupt configuration and, if there is a conflict, the next available interrupt option determines the ID memory 36
Reprogram, reboot the system, and retest the configuration.

【００７０】次表IVは割込みビット定義のリストであ
る。 表IV ビット７ ビット６ 記述要素 ０ ０ 割り込み０ ０ １ 割り込み１ １ ０ 割り込み２ １ １ 割り込み３Table IV below is a list of interrupt bit definitions. Table IV Bit 7 Bit 6 Description element 0 0 Interrupt 0 0 1 Interrupt 1 1 0 Interrupt 2 1 1 Interrupt 3

【００７１】メモリ基底アドレスのコンフリクトと、I/
O 基底アドレスのコンフリクトと、割込みのコンフリク
トとを解消するためにIDメモリ36が再プログラムされた
後には、構成バイトの更に別の再プログラミングは不要
である。こうして構成されたコンピュータ10を引き続い
て使用する際には、コンフリクトは発生しないだろう。Memory base address conflict and I /
No additional reprogramming of the configuration byte is required after the ID memory 36 has been reprogrammed to resolve O base address conflicts and interrupt conflicts. Subsequent use of the thus configured computer 10 will cause no conflicts.

【００７２】以上のように本発明が説明され、その好ま
しい実施例が説明されたが、他の変更と応用とが当業者
にとって見い出されることが予想される。従って、本明
細書の特許請求の範囲によってのみ本発明が限定される
ことが意図されている。Having thus described the invention and described the preferred embodiments thereof, it is anticipated that other modifications and applications will occur to those skilled in the art. Therefore, it is intended that the present invention be limited only by the claims herein.

【００７３】以上説明したように、本発明によれば、増
設モジュールのメモリアドレスとI/O アドレスとがジャ
ンパ無しで変更されるとともに、その変更におけるステ
ップが自動化され、ステップ数も減少する、という効果
がある。As described above, according to the present invention, the memory address and I / O address of the extension module are changed without jumpers, the steps in the change are automated, and the number of steps is reduced. effective.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理によるコンピュータを示す説明図
である。FIG. 1 is an explanatory diagram showing a computer according to the principle of the present invention.

【図２】図１に示されたコンピュータのためのイーサネ
ットインタフェースモジュールの機能ブロック図であ
る。2 is a functional block diagram of an Ethernet interface module for the computer shown in FIG. 1. FIG.

【図３】図２に示されたインタフェース制御装置の機能
ブロック図である。3 is a functional block diagram of the interface control device shown in FIG. 2. FIG.

【図４】図１に示されたコンピュータのためのイーサネ
ットインタフェースモジュールの特定の実施例の機能ブ
ロック図である。4 is a functional block diagram of a particular embodiment of an Ethernet interface module for the computer shown in FIG.

【図５】図４に示されたインタフェース制御装置のアド
レス復号回路と構成バイト処理回路との機能ブロック図
である。5 is a functional block diagram of an address decoding circuit and a constituent byte processing circuit of the interface control device shown in FIG.

【図６】データ選択MUX によってバッファシステムデー
タバスに与えられるデータを制御するための制御論理回
路の略図である。FIG. 6 is a schematic diagram of control logic circuitry for controlling data provided to a buffer system data bus by a data selection MUX.

【図７】双方向トライステートバッファを制御するため
の制御論理回路の略図である。FIG. 7 is a schematic diagram of a control logic circuit for controlling a bidirectional tristate buffer.

【図８】図５に示されるIDメモリMUX 制御回路の略図で
ある。FIG. 8 is a schematic diagram of the ID memory MUX control circuit shown in FIG.

【図９】システム電源投入時における、又はSystem Har
dware Reset 命令が送り出されるその他の時点におけ
る、IDメモリからシフトレジスタ／カウンタへの構成バ
イトの読取りと、ブートメモリのコンフリクトの解消と
のフローチャートである。[Figure 9] System power-on or System Har
6 is a flowchart of reading the configuration bytes from the ID memory to the shift register / counter and resolving boot memory conflicts at other times when the dware Reset instruction is issued.

【図１０】ATバス用のメモリ基底アドレスのマップであ
る。FIG. 10 is a map of a memory base address for the AT bus.

【図１１】ATバス用のI/D 基底アドレスのマップであ
る。FIG. 11 is a map of an I / D base address for the AT bus.

【図１２】図４に示されたイーサネットインタフェース
モジュールのI/O 基底アドレスを再構成する際に使用さ
れる手順を示すフローチャートである。12 is a flowchart showing a procedure used in reconfiguring an I / O base address of the Ethernet interface module shown in FIG.

【符号の説明】[Explanation of symbols]

１０…コンピュータ １２…中央処理装置モジュール １４…ATバス １６…ハードディスク １８…フロッピーディスク ２０…ランダムアクセスメモリ ２２…キーボードインタフェースモジュール ２６…イーサネットインタフェース(I/F) モジュール ２７…イーサネットネットワーク ３２…インタフェース制御装置 10 ... Computer 12 ... Central processing unit module 14 ... AT bus 16 ... Hard disk 18 ... Floppy disk 20 ... Random access memory 22 ... Keyboard interface module 26 ... Ethernet interface (I / F) module 27 ... Ethernet network 32 ... Interface control device

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成６年５月２３日[Submission date] May 23, 1994

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００７３[Correction target item name] 0073

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００７３】[0073]

【発明の効果】以上説明したように、本発明によれば、
増設モジュールのメモリアドレスとＩ／Ｏアドレスとが
ジャンパ無しで変更されるとともに、その変更における
ステップが自動化され、ステップ数も減少する、という
効果がある。As described above, according to the present invention,
There is an effect that the memory address and the I / O address of the extension module are changed without jumpers, the steps in the change are automated, and the number of steps is reduced.

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図４[Name of item to be corrected] Fig. 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図４】 [Figure 4]

【手続補正３】[Procedure 3]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図５[Name of item to be corrected] Figure 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図５】 [Figure 5]

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェン−フェン チャン アメリカ合衆国，カリフォルニア 95070, サラトガ，エリサ アベニュ 19724 (72)発明者 フェイザル アバス アメリカ合衆国，カリフォルニア 95123, サン ホセ，カリー ドライブ 535 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Wen-Feng Chan, California 95070, Saratoga, Elisa Avenue 19724 (72) Inventor Faisal Abbas USA, California 95123, San Jose, Curry Drive 535

Claims (23)

【特許請求の範囲】[Claims] 【請求項１】 アドレス指定可能インタフェースモジュ
ールのためのインタフェース制御装置であって、前記イ
ンタフェースモジュールが、他のアドレス指定可能イン
タフェースモジュールと共に通信バスを介して中央処理
装置に結合されるように適合させられ、前記インタフェ
ースモジュールの各々が、前記中央処理装置によって前
記通信バス上に与えられる前記インタフェースモジュー
ルに特有の固有基底アドレスと、前記インタフェースモ
ジュールから前記通信バスへのデータ読取りのための、
前記中央処理装置によって前記通信バス上に与えられる
読取り命令、又は、前記通信バスから前記インタフェー
スモジュールへのデータ書込みのための、前記中央処理
装置によって与えられる書込み命令と、に応答するよう
に適合させられており、 前記インタフェース制御装置が、 対応する前記インタフェースモジュールがそれに応答し
なければならない固有アドレスを決定するための、記憶
された構成基底アドレスと、 対応する前記インタフェースモジュールによる応答のた
めの前記固有アドレスの決定時に、対応する前記インタ
フェースモジュールによる使用のための変更された構成
アドレスを含む前記基底アドレスを復号するための復号
器と、 前記記憶された構成基底アドレスが他のインタフェース
モジュールのいずれかのための固有のアドレスと同一で
ある時に、前記記憶された構成基底アドレスを自動的に
変更するための変更手段と、を含み、 前記変更手段が、前記記憶された構成基底アドレスを異
なった構成アドレスに変更するために、前記通信バス上
の予め決められたアドレスと前記読取り命令とに対して
応答する手段、を含む、 インタフェース制御装置。1. An interface controller for an addressable interface module, the interface module being adapted to be coupled to a central processing unit via a communication bus together with other addressable interface modules. , Each of the interface modules has a unique base address unique to the interface module provided on the communication bus by the central processing unit and for reading data from the interface module to the communication bus,
Adapted to respond to a read instruction provided by said central processing unit on said communication bus or a write instruction provided by said central processing unit for writing data from said communication bus to said interface module. A stored configuration base address for the interface controller to determine a unique address to which the corresponding interface module must respond, and the unique address for a response by the corresponding interface module. A decoder for decoding the base address, including the modified configuration address for use by the corresponding interface module upon determination of the address; and the stored configuration base address of any of the other interface modules. Solid for Change means for automatically changing the stored configuration base address when the stored configuration base address is the same as the existing address, the changing means changing the stored configuration base address to a different configuration address. An interface controller for responding to a predetermined address on the communication bus and the read command. 【請求項２】 前記インタフェース制御装置が単一の集
積回路チップから構成される、請求項１に記載のインタ
フェース制御装置。2. The interface controller according to claim 1, wherein the interface controller is composed of a single integrated circuit chip. 【請求項３】 前記変更手段が、前記構成基底アドレス
によって表される値を増分調節するためのカウンタを含
む、請求項１に記載のインタフェース制御装置。3. The interface controller according to claim 1, wherein the changing unit includes a counter for incrementally adjusting a value represented by the configuration base address. 【請求項４】 前記インタフェース制御装置が、前記構
成基底アドレスを最初に記憶するためのメモリを有し、
前記カウンタが、増分調節の前に前記メモリから前記構
成基底アドレスを受け取るために結合される、請求項３
に記載のインタフェース制御装置。4. The interface controller comprises a memory for initially storing the configuration base address,
4. The counter is coupled to receive the configured base address from the memory prior to incremental adjustment.
The interface control device described in. 【請求項５】 前記インタフェース制御装置が、前記変
更手段が前記構成基底アドレスを変更することを選択的
にイネーブル又はディスエーブルにするためのモードセ
レクタと、前記変更手段がディスエーブルにされる時に
その対応する前記インタフェースモジュールによる使用
のための前記固有アドレスを選択するためのジャンパ制
御装置と、を含む、請求項１、請求項３又は請求項４に
記載のインタフェース制御装置。5. The interface controller includes a mode selector for selectively enabling or disabling the altering means to alter the configuration base address, and a mode selector for disabling the altering means when the altering means is disabled. A jumper controller for selecting the unique address for use by the corresponding interface module, and the interface controller according to claim 1, claim 3 or claim 4. 【請求項６】 前記メモリからの前記構成基底アドレス
の読取りと、前記カウンタ内への前記構成基底アドレス
に対応する信号のローディングと、を制御するための状
態機械を有する、請求項４に記載のインタフェース制御
装置。6. A state machine for controlling the reading of the configuration base address from the memory and the loading of a signal corresponding to the configuration base address into the counter. Interface controller. 【請求項７】 前記記憶された構成基底アドレスが第１
の基底アドレスと第２の基底アドレスとを含み、前記第
１の基底アドレスが、変更される基底アドレスであり、
前記第２のアドレスが、メモリアドレス空間用の基底ア
ドレスであり、前記復号器が、前記インタフェース制御
装置に対して別々の基底アドレスを与えるために前記第
１の基底アドレスと前記第２の基底アドレスとの両方を
復号するための手段を含む、請求項１に記載のインタフ
ェース制御装置。7. The stored configuration base address is first
Of base addresses and a second base address, the first base address being the base address to be changed,
The second address is a base address for a memory address space, and the decoder provides the first base address and the second base address to provide different base addresses to the interface controller. An interface controller according to claim 1, including means for decoding both. 【請求項８】 他のアドレス指定可能インタフェースモ
ジュールと中央処理装置と共に通信ネットワークと通信
バスとの間を結合するための、自動再構成可能なアドレ
ス指定可能インタフェースモジュールであって、前記イ
ンタフェースモジュールの各々が、前記中央処理装置に
よって前記通信バス上に与えられる前記インタフェース
モジュールに特有の固有基底アドレスと、前記インタフ
ェースモジュールから前記通信バスへのデータ読取りの
ための、前記中央処理装置によって前記通信バス上に与
えられる読取り命令、又は、前記通信バスから前記イン
タフェースモジュールへのデータ書込みのための、前記
中央処理装置によって前記通信バス上に与えられる書込
み命令と、に応答するように適合させられており、 前記自動再構成可能インタフェースモジュールが、 前記自動再構成可能インタフェースモジュールに固有の
データを記憶するためのメモリと、 前記自動再構成可能インタフェースモジュールがそれに
対して応答しなければならない固有の基底アドレスを決
定するための、構成基底アドレスを記憶するためのレジ
スタと、 前記レジスタに記憶された構成基底アドレスを異なった
構成アドレスに変更するための、前記通信バス上の予め
決められたアドレスと前記読取り命令の１つとに応答す
る手段と、 前記自動再構成可能インタフェースモジュールによる応
答のための前記固有アドレスの決定時における前記イン
タフェースモジュールによる使用のために、前記手段に
よって変更された構成アドレスを復号するための復号器
と、を含み、 前記自動再構成可能インタフェースモジュールが、前記
中央処理装置による期待データとの比較のために前記通
信バスに前記メモリから前記固有データを読み出すため
に、前記通信バス上の前記読取り命令の１つに応答す
る、 自動再構成可能インタフェースモジュール。8. An auto-reconfigurable addressable interface module for coupling between a communication network and a communication bus with other addressable interface modules and a central processing unit, each of said interface modules. On the communication bus by the central processing unit for reading a data from the interface module to the communication bus, and a unique base address specific to the interface module provided on the communication bus by the central processing unit. Adapted to respond to a read command provided or a write command provided on the communication bus by the central processing unit for writing data from the communication bus to the interface module, Automatic reconfigurable A memory module for storing data unique to the auto-reconfigurable interface module, and a configuration for determining a unique base address to which the auto-reconfigurable interface module should respond. Responsive to a register for storing a base address and a predetermined address on the communication bus and one of the read instructions for changing the configuration base address stored in the register to a different configuration address. Means and a decoder for decoding the configuration address modified by the means for use by the interface module in determining the unique address for a response by the auto-reconfigurable interface module. , Said auto-reconfigurable interface A source module is responsive to one of the read instructions on the communication bus to read the unique data from the memory onto the communication bus for comparison with expected data by the central processing unit, automatically reconfigurable. Interface module. 【請求項９】 前記自動再構成可能インタフェースモジ
ュールが、前記通信バス上を送られるデータのための追
加のメモリも有し、前記レジスタが、前記追加のメモリ
のための追加の基底アドレスを記憶し、前記復号器が、
前記追加のメモリをアドレス指定するために、別々の基
底アドレスの形に前記追加の基底アドレスを復号するた
めの手段も含む、請求項８に記載の自動再構成可能イン
タフェースモジュール。9. The auto-reconfigurable interface module also has additional memory for data sent on the communication bus, and the register stores an additional base address for the additional memory. , The decoder is
9. The auto-reconfigurable interface module according to claim 8, further comprising means for decoding the additional base address in the form of separate base addresses for addressing the additional memory. 【請求項１０】 前記自動再構成可能インタフェースモ
ジュールが、前記通信バスと前記通信ネットワークとの
間のインタフェースを与えるように適合させられてい
る、請求項８に記載の自動再構成可能インタフェースモ
ジュール。10. The auto-reconfigurable interface module of claim 8, wherein the auto-reconfigurable interface module is adapted to provide an interface between the communication bus and the communication network. 【請求項１１】 前記自動再構成可能インタフェースモ
ジュールが、ローカルエリアネットワークにインタフェ
ースするように適合させられている、請求項１０に記載
の自動再構成可能インタフェースモジュール。11. The automatically reconfigurable interface module of claim 10, wherein the automatically reconfigurable interface module is adapted to interface with a local area network. 【請求項１２】 前記自動再構成可能インタフェースモ
ジュールが、イーサネットネットワークにインタフェー
スするように適合させられている、請求項１１に記載の
自動再構成可能インタフェースモジュール。12. The auto-reconfigurable interface module of claim 11, wherein the auto-reconfigurable interface module is adapted to interface to an Ethernet network. 【請求項１３】 前記自動再構成可能インタフェースモ
ジュールが、AT通信バスに結合するように適合させられ
ている、請求項８に記載の自動再構成可能インタフェー
スモジュール。13. The automatically reconfigurable interface module of claim 8, wherein the automatically reconfigurable interface module is adapted to couple to an AT communication bus. 【請求項１４】 前記通信バスとの通信を制御するため
の、前記通信バスに結合されたシステムインタフェース
と、 前記自動再構成可能インタフェースモジュールと前記通
信バス又は前記通信ネットワークとの間で通信されるデ
ータを記憶するためのバッファメモリと、 前記バッファメモリからのデータ転送を制御するための
バッファ制御装置と、 前記バッファ制御装置からの命令に応答して前記通信ネ
ットワークへのデータを処理及び供給するための送信回
路と、 前記通信ネットワークからのデータを受信して処理する
ための受信回路と、 を更に含む、請求項８に記載の自動再構成可能インタフ
ェースモジュール。14. A system interface coupled to the communication bus for controlling communication with the communication bus; communicated between the automatically reconfigurable interface module and the communication bus or the communication network. A buffer memory for storing data, a buffer controller for controlling data transfer from the buffer memory, and for processing and supplying data to the communication network in response to a command from the buffer controller. 9. The automatically reconfigurable interface module according to claim 8, further comprising: a transmitter circuit for receiving the data from the communication network; and a receiver circuit for receiving and processing data from the communication network. 【請求項１５】 通信バスと、前記通信バスに各々に結
合された複数のアドレス指定可能インタフェースモジュ
ールと、前記通信バスに結合された中央処理装置と、を
含むマイクロプロセッサシステムであって、 前記インタフェースモジュールの各々が、前記中央処理
装置によって前記通信バス上に与えられる前記インタフ
ェースモジュール各々に特有の固有基底アドレスと、前
記インタフェースモジュールから前記通信バスへのデー
タ読取りのための、前記中央処理装置によって前記通信
バス上に与えられる読取り命令、又は、前記通信バスか
ら前記インタフェースモジュールへのデータ書込みのた
めの、前記中央処理装置によって与えられる書込み命令
と、に応答するように適合させられ、前記インタフェー
スモジュールの少なくとも１つが、自動再構成可能イン
タフェースモジュールを含み、 前記自動再構成可能インタフェースモジュールが、 前記自動再構成可能インタフェースモジュールに固有の
データを記憶するためのメモリと、 前記自動再構成可能インタフェースモジュールがそれに
対して応答しなければならない固有のアドレスを決定す
るための、構成基底アドレスを記憶するためのレジスタ
と、 前記レジスタに記憶された構成基底アドレスを異なった
構成アドレスに変更するための、前記通信バス上の予め
決められたアドレスと前記読取り命令の１つとに応答す
る手段と、 前記自動再構成可能インタフェースモジュールによる応
答のための前記固有アドレスの決定時における前記自動
再構成可能インタフェースモジュールによる使用のため
に、前記手段によって変更された構成アドレスを復号す
るための復号器と、を含み、 前記自動再構成可能インタフェースモジュールが、前記
中央処理装置による期待データとの比較のために前記通
信バスに前記メモリから前記固有データを読み出すため
に、前記通信バス上の前記読取り命令に応答する、 マイクロプロセッサシステム。15. A microprocessor system including a communication bus, a plurality of addressable interface modules each coupled to the communication bus, and a central processing unit coupled to the communication bus, the interface comprising: Each of the modules is provided by the central processing unit to the unique base address unique to each of the interface modules provided on the communication bus by the central processing unit and for reading data from the interface module to the communication bus. A read command provided on a communication bus or a write command provided by the central processing unit for writing data from the communication bus to the interface module, the interface module being adapted to respond to the read command. At least 1 Includes an automatic reconfigurable interface module, the automatic reconfigurable interface module, a memory for storing data unique to the automatic reconfigurable interface module, the automatic reconfigurable interface module A register on the communication bus for storing a configuration base address for determining a unique address to respond to, and a register on the communication bus for changing the configuration base address stored in the register to a different configuration address. Means for responding to a predetermined address and one of the read instructions, for use by the auto-reconfigurable interface module in determining the unique address for response by the auto-reconfigurable interface module, By said means A decoder for decoding the updated configuration address, wherein the automatically reconfigurable interface module retrieves the unique data from the memory to the communication bus for comparison with expected data by the central processing unit. A microprocessor system responsive to the read command on the communication bus for reading. 【請求項１６】 前記自動再構成可能インタフェースモ
ジュールが、 前記中央処理装置と前記自動再構成可能インタフェース
モジュールとの間で前記通信バス上にデータを通過させ
るために結合されたデータバスと、 前記中央処理装置から前記自動再構成可能インタフェー
スモジュールへ前記通信バス上にアドレス信号を通過さ
せるために結合されたアドレスバスと、 を含む、請求項１５に記載のマイクロプロセッサシステ
ム。16. A data bus coupled to pass data on the communication bus between the central processing unit and the auto-reconfigurable interface module, the central processor comprising: 16. The microprocessor system of claim 15, comprising: an address bus coupled to pass address signals on the communication bus from a processing unit to the automatically reconfigurable interface module. 【請求項１７】 前記自動再構成可能インタフェースモ
ジュールが、前記通信バス上を通過させられるデータの
ための追加のメモリを含み、前記レジスタが、前記追加
メモリのメモリ空間のための基底を設定するための追加
の基底アドレスを記憶し、前記復号器が更に、前記追加
メモリをアドレス指定するために別の基底アドレスの形
に前記追加の基底アドレスを復号するように適合させら
れている、請求項１５に記載のマイクロプロセッサシス
テム。17. The auto-reconfigurable interface module includes additional memory for data to be passed on the communication bus, and the register sets a basis for a memory space of the additional memory. 16. storing additional base addresses of the decoder, the decoder being further adapted to decode the additional base addresses in the form of another base address for addressing the additional memory. The microprocessor system according to. 【請求項１８】 インタフェース制御装置を有するアド
レス指定可能インタフェースモジュールのための固有の
アドレスを自動的に発生させるための方法であって、前
記アドレス指定可能インタフェースモジュールが、他の
アドレス指定可能インタフェースモジュールと共に通信
バスを介して中央処理装置に結合されるように適合させ
られており、前記インタフェースモジュールの各々が、
前記中央処理装置によって前記通信バス上に与えられる
前記インタフェースモジュールに特有の固有基底アドレ
スと、前記インタフェースモジュールから前記通信バス
へのデータ読取りのための、前記中央処理装置によって
前記通信バス上に与えられる読取り命令、又は、前記通
信バスから前記インタフェースモジュールへのデータ書
込みのための、前記中央処理装置によって与えられる書
込み命令と、に応答するように適合させられており、前
記方法が、 前記インタフェース制御装置内に構成基底アドレスを記
憶する段階と、 前記インタフェース制御装置を有する前記インタフェー
スモジュールのための前記固有アドレスと前記構成基底
アドレスが同一である時に、前記通信バス上の予め決め
られたアドレスと前記読取り命令の１つとに応答して、
前記段階で記憶された構成基底アドレスを異なった構成
アドレスに変更する段階と、 前記インタフェースモジュールによる応答のために前記
固有アドレスを決定する際に、前記インタフェース制御
装置を有する前記インタフェースモジュールによる使用
のために、該変更された構成アドレスを復号する段階
と、 を含む方法。18. A method for automatically generating a unique address for an addressable interface module having an interface controller, said addressable interface module together with another addressable interface module. Each of the interface modules adapted to be coupled to a central processing unit via a communication bus,
A unique base address specific to the interface module provided on the communication bus by the central processing unit and provided on the communication bus by the central processing unit for reading data from the interface module to the communication bus. A read command or a write command provided by the central processing unit for writing data from the communication bus to the interface module, the method being adapted to respond to the interface controller. Storing a configuration base address therein and reading the predetermined address and the predetermined address on the communication bus when the unique address and the configuration base address for the interface module having the interface controller are the same. With one of the instructions To answer,
Changing the configuration base address stored in the step to a different configuration address, for use by the interface module having the interface controller in determining the unique address for a response by the interface module. And decoding the modified configuration address. 【請求項１９】 前記記憶された構成基底アドレスを変
更する前記段階が更に、前記構成基底アドレスによって
表される値をカウンタ内で増分調節する増分調節段階も
含む、請求項１８に記載の方法。19. The method of claim 18, wherein the step of modifying the stored configuration base address further comprises an incremental adjustment step of incrementally adjusting a value represented by the configuration base address in a counter. 【請求項２０】 前記インタフェース制御装置がメモリ
を有し、前記方法が、 前記メモリ内に前記構成基底アドレスを最初に格納する
段階と、 前記増分調節段階の前に前記メモリからの前記構成基底
アドレスを前記カウンタ内に受け取る段階と、 を更に含む、請求項１９に記載の方法。20. The interface controller comprises a memory, the method first storing the configuration base address in the memory, and the configuration base address from the memory prior to the increment adjusting step. 20. The method of claim 19, further comprising: receiving in the counter. 【請求項２１】 前記インタフェースモジュールが、モ
ード制御装置と無ジャンパ制御装置とを含む前記インタ
フェース制御装置を有し、前記方法が更に、 前記モード制御装置の制御を受けて、前記構成基底アド
レスの変更を選択的にイネーブル又はディスエーブルに
する段階と、 前記変更がディスエーブルにされる時に、前記ジャンパ
制御装置の制御を受けて、前記固有アドレスを選択する
段階と、 を含む、請求項１８、請求項１９又は請求項２０に記載
の方法。21. The interface module comprises the interface controller including a mode controller and a jumperless controller, and the method further includes changing the configuration base address under the control of the mode controller. 19. The method of claim 18, further comprising the steps of: selectively enabling or disabling the switch, and selecting the unique address under the control of the jumper controller when the changes are disabled. The method according to claim 19 or claim 20. 【請求項２２】 前記インタフェース制御装置を有する
前記インタフェース制御装置が状態機械を含み、前記方
法が更に、前記カウンタが前記増分調節を行う時に、前
記構成基底アドレスに対応する信号を前記カウンタに与
えることによって、前記メモリからの前記構成基底アド
レスの読取りを制御するために前記状態機械を使用する
制御段階も含む、請求項２０に記載の方法。22. The interface controller having the interface controller includes a state machine, the method further providing a signal corresponding to the configuration base address to the counter when the counter makes the incremental adjustment. 21. The method of claim 20, further comprising a control step of using the state machine to control the reading of the configured base address from the memory according to. 【請求項２３】 前記記憶された構成基底アドレスが、
第１の基底アドレスと第２の基底アドレスとを含み、前
記第１の基底アドレスが、変更される基底アドレスであ
り、前記方法が更に、別の基底アドレスを与えるために
前記第１の基底アドレスと前記第２の基底アドレスとを
両方とも復号する段階も含む、請求項１８に記載の方
法。23. The stored configuration base address is
Including a first base address and a second base address, the first base address being a base address to be modified, and the method further comprising the first base address to provide another base address. 19. The method of claim 18, also including the step of decoding both and the second base address.
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* Cited by examiner, † Cited by third party
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JP2016098027A (en) * 2014-11-25 2016-05-30 富士フイルム株式会社 Wraparound case

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