JPH076080A - フィールド・プログラマブル分散処理メモリ - Google Patents
フィールド・プログラマブル分散処理メモリInfo
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- JPH076080A JPH076080A JP6000053A JP5394A JPH076080A JP H076080 A JPH076080 A JP H076080A JP 6000053 A JP6000053 A JP 6000053A JP 5394 A JP5394 A JP 5394A JP H076080 A JPH076080 A JP H076080A
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- Japan
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- memory
- distributed processing
- field programmable
- programmable
- field
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 フィールド・プログラム作成機能を有し、分
散処理により処理速度を増加させたフィールド・プログ
ラマブル分散処理メモリを提供する。 【構成】 前記フィールド・プログラマブル分散処理メ
モリは、第1及び第2のメモリ・アレー(32、34)
と、前記第1及び第2のメモリ・アレーに接続され、分
散処理機能を実行するフィールド・プログラマブル・デ
ータ・パス(30)とを備える。
散処理により処理速度を増加させたフィールド・プログ
ラマブル分散処理メモリを提供する。 【構成】 前記フィールド・プログラマブル分散処理メ
モリは、第1及び第2のメモリ・アレー(32、34)
と、前記第1及び第2のメモリ・アレーに接続され、分
散処理機能を実行するフィールド・プログラマブル・デ
ータ・パス(30)とを備える。
Description
【0001】
【産業上の利用分野】本発明は、分散された計算のデー
タ処理装置に関する。特に、本発明は、フィールド・プ
ログラマブル分散処理メモリに関する。
タ処理装置に関する。特に、本発明は、フィールド・プ
ログラマブル分散処理メモリに関する。
【0002】
【従来の技術】典型的なフォン・ノイマンのアーキテク
チュアにおいてしばしば遭遇する問題を克服するため
に、無数の新しいコンピュータ・アーキテクチュア設計
が提案されていた。並列処理を達成するために多数のプ
ロセッサを付加することは、困難かつ複雑な作業であ
り、一方、単一プロセッサに複数のメモリを付加するこ
とは通常、取るに足らないことであることが分かった。
多数のプロセッサを使用するということは、システム・
バス・アクセスのアービトレーションを必要にさせるも
のであった。更に、メモリから各プロセッサへ適当な入
出力(I/O)バスを設けることが不可能ということ
は、利用可能なCPUサイクルを効果的に使用できない
ことになる。従って、現在の並列処理システムの処理能
力は、バス、即ち、I/Oの帯域幅により制限されてい
る。並列処理の分野における研究は、汎用の並列処理ハ
ードウェア及びソフトウェアに固有な困難を克服しよう
とするものであった。並列処理では、一つの課題をまず
より小さなかつ同じような大きさの課題に分割して多数
のプロセッサにより解決しなければならない。多数の並
列処理機械の多重プロセッサを効果的に利用することを
必要とする課題のセグメンテーション・タスクは、複雑
であり、かつうまく解決できないことが証明されてい
た。これは、他の課題も加えて、処理速度に対する直接
的な解決がセグメント化した課題を容易に解決するよう
に設計したアプリケーション専用システムであることを
示している。
チュアにおいてしばしば遭遇する問題を克服するため
に、無数の新しいコンピュータ・アーキテクチュア設計
が提案されていた。並列処理を達成するために多数のプ
ロセッサを付加することは、困難かつ複雑な作業であ
り、一方、単一プロセッサに複数のメモリを付加するこ
とは通常、取るに足らないことであることが分かった。
多数のプロセッサを使用するということは、システム・
バス・アクセスのアービトレーションを必要にさせるも
のであった。更に、メモリから各プロセッサへ適当な入
出力(I/O)バスを設けることが不可能ということ
は、利用可能なCPUサイクルを効果的に使用できない
ことになる。従って、現在の並列処理システムの処理能
力は、バス、即ち、I/Oの帯域幅により制限されてい
る。並列処理の分野における研究は、汎用の並列処理ハ
ードウェア及びソフトウェアに固有な困難を克服しよう
とするものであった。並列処理では、一つの課題をまず
より小さなかつ同じような大きさの課題に分割して多数
のプロセッサにより解決しなければならない。多数の並
列処理機械の多重プロセッサを効果的に利用することを
必要とする課題のセグメンテーション・タスクは、複雑
であり、かつうまく解決できないことが証明されてい
た。これは、他の課題も加えて、処理速度に対する直接
的な解決がセグメント化した課題を容易に解決するよう
に設計したアプリケーション専用システムであることを
示している。
【0003】コンピュータ・システムが大きくなるに従
って、計算能力とメモリ・サイズとの間にミスマッチが
発生する。ディジタル信号処理のように数個の計算タス
クはシステム・サイズに比例した計算サイクルを必要と
する。多年にわたりメモリに計算能力を設けることに基
づく機構が知られていたが、フォン・ノイマン・コンピ
ュータが関わっているので、ほとんど無視されていた。
この種のスマート・メモリの最近の型式がオックスフォ
ード・コンピュータズ(Oxford Compute
rs)により開発され、「多数の並列体によるマトリッ
クス・クランチング(Matrix Crunchin
g with Massive Parallelis
m)」、VLSIシステム設計(VLSI Syste
m Design)、第18頁〜第32頁(1988年
12月)にクッシュマン(Cushman)により説明
され、また「インテリジェントなメモリ・チップは光計
算と競う(Intelligent Memory C
hip Competeswith Optical
Competing)、レーザ・フォーカス・ワールド
(Laser Focus World)」、第163
頁〜第164頁(1989年4月)にモートン(Mor
ton)により説明されている。しかし、このスマート
・メモリは、中央プロセッサからメモリ・チップへ直列
に書き込むことにより、及びロジックの複雑さに基づく
大きな制約により制限される。
って、計算能力とメモリ・サイズとの間にミスマッチが
発生する。ディジタル信号処理のように数個の計算タス
クはシステム・サイズに比例した計算サイクルを必要と
する。多年にわたりメモリに計算能力を設けることに基
づく機構が知られていたが、フォン・ノイマン・コンピ
ュータが関わっているので、ほとんど無視されていた。
この種のスマート・メモリの最近の型式がオックスフォ
ード・コンピュータズ(Oxford Compute
rs)により開発され、「多数の並列体によるマトリッ
クス・クランチング(Matrix Crunchin
g with Massive Parallelis
m)」、VLSIシステム設計(VLSI Syste
m Design)、第18頁〜第32頁(1988年
12月)にクッシュマン(Cushman)により説明
され、また「インテリジェントなメモリ・チップは光計
算と競う(Intelligent Memory C
hip Competeswith Optical
Competing)、レーザ・フォーカス・ワールド
(Laser Focus World)」、第163
頁〜第164頁(1989年4月)にモートン(Mor
ton)により説明されている。しかし、このスマート
・メモリは、中央プロセッサからメモリ・チップへ直列
に書き込むことにより、及びロジックの複雑さに基づく
大きな制約により制限される。
【0004】
【発明が解決しようとする課題】従って、分散した処理
速度を実行して処理速度を増加させるスマート・メモリ
を得ることが望ましいこととなった。更に、ロジック機
能及び実行する他の計算がユーザによりプログラムでき
るように、フィールド・プログラマブルのスマート分散
処理メモリを提供することが望ましい。
速度を実行して処理速度を増加させるスマート・メモリ
を得ることが望ましいこととなった。更に、ロジック機
能及び実行する他の計算がユーザによりプログラムでき
るように、フィールド・プログラマブルのスマート分散
処理メモリを提供することが望ましい。
【0005】
【課題を解決するための手段】本発明によれば、従来の
回路に関連した欠点及び問題をほぼ除去し、又は低減す
る装置が提供される。
回路に関連した欠点及び問題をほぼ除去し、又は低減す
る装置が提供される。
【0006】本発明の一つの特徴によれば、フィールド
・プログラマブル分散処理メモリは、第1のメモリ・ア
レーと、第2のメモリ・アレーとを備えている。更に、
前記第1及び第2のメモリ・アレーの両方にフィールド
・プログラマブル・データ・パスが接続される。前記フ
ィールド・プログラマブル・データ・パスはデータ処理
機能を実行することができる。
・プログラマブル分散処理メモリは、第1のメモリ・ア
レーと、第2のメモリ・アレーとを備えている。更に、
前記第1及び第2のメモリ・アレーの両方にフィールド
・プログラマブル・データ・パスが接続される。前記フ
ィールド・プログラマブル・データ・パスはデータ処理
機能を実行することができる。
【0007】本発明の他の特徴によれば、分散処理シス
テムが中央処理ユニットと、この中央処理ユニットに接
続され、かつ分散処理機能及び並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリとを
備える。
テムが中央処理ユニットと、この中央処理ユニットに接
続され、かつ分散処理機能及び並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリとを
備える。
【0008】本発明をよく理解するために、添付してい
る図面を参照することができる。
る図面を参照することができる。
【0009】
【実施例】図1を参照すると、システム16の一部とし
てフィールド・プログラマブル分散処理メモリ10、1
2、…、14を示すブロック図であり、システム16に
は中央処理装置(CPU)18、マルチ・ビット・デー
タ・バス20、アドレス・バス22、チップ選択デコー
ダ24、及びI/Oブロック26が含まれる。CPU1
8は、各フィールド・プログラマブル分散処理メモリ1
0、12、…、14を制御する書き込みエネーブル及び
レディー信号を有するモトローラ68000又はインテ
ル8080のような簡単なプロセッサでよい。システム
16は、ディジタル信号処理のように計算が集中するア
プリケーションに特に適するが、汎用処理を実行するこ
とも可能である。
てフィールド・プログラマブル分散処理メモリ10、1
2、…、14を示すブロック図であり、システム16に
は中央処理装置(CPU)18、マルチ・ビット・デー
タ・バス20、アドレス・バス22、チップ選択デコー
ダ24、及びI/Oブロック26が含まれる。CPU1
8は、各フィールド・プログラマブル分散処理メモリ1
0、12、…、14を制御する書き込みエネーブル及び
レディー信号を有するモトローラ68000又はインテ
ル8080のような簡単なプロセッサでよい。システム
16は、ディジタル信号処理のように計算が集中するア
プリケーションに特に適するが、汎用処理を実行するこ
とも可能である。
【0010】図2を参照すると、各フィールド・プログ
ラマブル分散処理メモリ10、12、…、14は、実際
には、埋め込まれたフィールド・プログラマブル・デー
タ・パス30を有する二重メモリである。この二重メモ
リには第1のメモリ・アレー32及び第2のメモリ・ア
レー34が含まれている。埋め込まれたフィールド・プ
ログラマブル・データ・パス30には、メモリ・アレー
32及び34に記憶された入力データを用い、次いでデ
ータ・パス30により処理されたデータをメモリ・アレ
ー32及び34に戻して記憶するフィールド・プログラ
マブル・アプリケーション専用ロジックが含まれてい
る。更に、フィールド・プログラマブル分散処理メモリ
10には、データ・パス30のフィールド・プログラミ
ングと、フィールド・プログラマブル分散処理メモリ1
0の動作との両方を制御する制御回路36が含まれる。
ラマブル分散処理メモリ10、12、…、14は、実際
には、埋め込まれたフィールド・プログラマブル・デー
タ・パス30を有する二重メモリである。この二重メモ
リには第1のメモリ・アレー32及び第2のメモリ・ア
レー34が含まれている。埋め込まれたフィールド・プ
ログラマブル・データ・パス30には、メモリ・アレー
32及び34に記憶された入力データを用い、次いでデ
ータ・パス30により処理されたデータをメモリ・アレ
ー32及び34に戻して記憶するフィールド・プログラ
マブル・アプリケーション専用ロジックが含まれてい
る。更に、フィールド・プログラマブル分散処理メモリ
10には、データ・パス30のフィールド・プログラミ
ングと、フィールド・プログラマブル分散処理メモリ1
0の動作との両方を制御する制御回路36が含まれる。
【0011】このフィールド・プログラマブル分散処理
メモリ10のチップに埋め込まれているロジックは、低
コスト帯域幅のワン・チップの効果と、超高速のメモリ
・アクセスの効果とを提供する。更に、メモリ・アレー
34は、システム16が多量の並列分散計算のために各
フィールド・プログラマブル分散処理メモリ10、1
2、…、14のデータ・パス30を同時に使用可能にさ
せる。
メモリ10のチップに埋め込まれているロジックは、低
コスト帯域幅のワン・チップの効果と、超高速のメモリ
・アクセスの効果とを提供する。更に、メモリ・アレー
34は、システム16が多量の並列分散計算のために各
フィールド・プログラマブル分散処理メモリ10、1
2、…、14のデータ・パス30を同時に使用可能にさ
せる。
【0012】図2及び図3に示すように、各フィールド
・プログラマブル分散処理メモリ10、12、…、14
には、好ましい大きさを有する次に示す3つの主要な回
路ブロック (a)2K×8SRAMのメモリ・アレー32、 (b)フィールド・プログラマブル・データ・パス3
0、及び (c)256×8SRAMのメモリ・アレー34 が含まれている。
・プログラマブル分散処理メモリ10、12、…、14
には、好ましい大きさを有する次に示す3つの主要な回
路ブロック (a)2K×8SRAMのメモリ・アレー32、 (b)フィールド・プログラマブル・データ・パス3
0、及び (c)256×8SRAMのメモリ・アレー34 が含まれている。
【0013】図1には通常のメモリ・システムのチップ
選択の方法が示されており、CPU18はチップ選択の
復号を実行するために上位5アドレス・ビットを供給す
る。第1の好ましい実施例のチップ選択の方法もメモリ
・アレー32のアクセスのために上位5アドレス・ビッ
トの復号を用いるが、メモリ・アレー34に対するアク
セスには各フィールド・プログラマブル分散処理メモリ
におけるレジスタを用いる。CPU18のアドレス空間
におけるプログラマブル・メモリ・アレー34の位置
は、各フィールド・プログラマブル分散処理メモリ10
における初期化レジスタ(“CSBレジスタ”)(図示
なし)を用いてセットされる。このCSBレジスタも通
常のレジスタに単に記憶された値ではなくフィールド・
プログラマブルでもよい。
選択の方法が示されており、CPU18はチップ選択の
復号を実行するために上位5アドレス・ビットを供給す
る。第1の好ましい実施例のチップ選択の方法もメモリ
・アレー32のアクセスのために上位5アドレス・ビッ
トの復号を用いるが、メモリ・アレー34に対するアク
セスには各フィールド・プログラマブル分散処理メモリ
におけるレジスタを用いる。CPU18のアドレス空間
におけるプログラマブル・メモリ・アレー34の位置
は、各フィールド・プログラマブル分散処理メモリ10
における初期化レジスタ(“CSBレジスタ”)(図示
なし)を用いてセットされる。このCSBレジスタも通
常のレジスタに単に記憶された値ではなくフィールド・
プログラマブルでもよい。
【0014】CPU18からの同報伝送に対する応答に
対して、CSBレジスタの初期化を用いてフィールド・
プログラマブル分散処理メモリ10、12、…、14の
システムを複数のグループに分割することができる。初
期化は任意の時点でCPU18により実行可能であり、
簡単なシステムの再構築を可能にする。初期化は、個々
のフィールド・プログラマブル分散処理メモリ10、1
2、…、14に一連の2つの特殊アドレスを多数回逐次
的に書き込むことにより、逐次的に実行される。この事
象は初期化として現われる、メモリ・アレー32に対す
るランダムな書き込みが発生する可能性を除去するよう
に、逐次的に多数回発生することが要求される。各フィ
ールド・プログラマブル分散処理メモリ10、12、
…、14における事象カウンタ(図示なし)は、このシ
ーケンスを検出し、次いでデータ・バス(20)上のデ
ータを当該フィールド・プログラマブル分散処理メモリ
用のグループを定めるCSBレジスタに書き込む。事象
カウンタ用のクロック(図示なし)は、あらゆるアドレ
スの変更につき1回パルスを発生するアドレス遷移検出
(ATD)回路(図示なし)から供給される。初期化中
は、通常の上位5アドレス・ビットのチップ選択は、当
該CSBレジスタの書き込みのために、一度に1チップ
を選択するものであるが、同報伝送命令の検出中は不活
性であるということが想起される。
対して、CSBレジスタの初期化を用いてフィールド・
プログラマブル分散処理メモリ10、12、…、14の
システムを複数のグループに分割することができる。初
期化は任意の時点でCPU18により実行可能であり、
簡単なシステムの再構築を可能にする。初期化は、個々
のフィールド・プログラマブル分散処理メモリ10、1
2、…、14に一連の2つの特殊アドレスを多数回逐次
的に書き込むことにより、逐次的に実行される。この事
象は初期化として現われる、メモリ・アレー32に対す
るランダムな書き込みが発生する可能性を除去するよう
に、逐次的に多数回発生することが要求される。各フィ
ールド・プログラマブル分散処理メモリ10、12、
…、14における事象カウンタ(図示なし)は、このシ
ーケンスを検出し、次いでデータ・バス(20)上のデ
ータを当該フィールド・プログラマブル分散処理メモリ
用のグループを定めるCSBレジスタに書き込む。事象
カウンタ用のクロック(図示なし)は、あらゆるアドレ
スの変更につき1回パルスを発生するアドレス遷移検出
(ATD)回路(図示なし)から供給される。初期化中
は、通常の上位5アドレス・ビットのチップ選択は、当
該CSBレジスタの書き込みのために、一度に1チップ
を選択するものであるが、同報伝送命令の検出中は不活
性であるということが想起される。
【0015】全てのフィールド・プログラマブル分散処
理メモリ10、12、…、14は、アドレス・バス22
上の活動を監視して命令の同報伝送にアドレス・バス2
2を使用可能にさせている。この設計は、命令の質問の
ために上位5アドレス・ビットのチップ選択が活性であ
る必要性はないので、全てのフィールド・プログラマブ
ル分散処理メモリ10、12、…、14による命令のた
めに同時的な質問を可能にしている。グループの識別
は、同報伝送の命令に含まれており、要求グループのフ
ィールド・プログラマブル分散処理メモリのみがコマン
ドに応答する。命令フィールドは、第1の好ましい実施
例のフィールド・プログラマブル分散処理メモリの2K
×8構成では11ビットである。即ち、最初の3ビット
はコマンドを指定し、次の5ビットのうちの1ビットは
ATD信号を発生し、最後の3ビットはCSBレジスタ
に記憶した値との比較によりフィールド・プログラマブ
ル分散処理メモリが属するグループを定める。例えば以
下のテーブルは、グループを表わすRRRによる可能な
符号化を示す。
理メモリ10、12、…、14は、アドレス・バス22
上の活動を監視して命令の同報伝送にアドレス・バス2
2を使用可能にさせている。この設計は、命令の質問の
ために上位5アドレス・ビットのチップ選択が活性であ
る必要性はないので、全てのフィールド・プログラマブ
ル分散処理メモリ10、12、…、14による命令のた
めに同時的な質問を可能にしている。グループの識別
は、同報伝送の命令に含まれており、要求グループのフ
ィールド・プログラマブル分散処理メモリのみがコマン
ドに応答する。命令フィールドは、第1の好ましい実施
例のフィールド・プログラマブル分散処理メモリの2K
×8構成では11ビットである。即ち、最初の3ビット
はコマンドを指定し、次の5ビットのうちの1ビットは
ATD信号を発生し、最後の3ビットはCSBレジスタ
に記憶した値との比較によりフィールド・プログラマブ
ル分散処理メモリが属するグループを定める。例えば以
下のテーブルは、グループを表わすRRRによる可能な
符号化を示す。
【0016】
【表1】 命令 アドレス・ビット ──────────────────────────────────── 同報伝送書き込みモードの開始 000 00001 RRR 000 00000 RRR 同報伝送書き込みモードの終了 001 00001 RRR 001 00000 RRR ローカル計算の開始 010 00001 RRR 010 00000 RRR 自己試験モードの開始 011 00001 RRR 011 00000 RRR ローカル計算の割込 100 00001 RRR 100 00000 RRR
【0017】フィールド・プログラマブル分散処理メモ
リの事象カウンタは、アドレス・バス上のデータが命令
と一致すること、中間ビットが予測された通りであるこ
と、及び要求したグループがCSBレジスタにおけるグ
ループと一致することの逐次的な発生が制御回路36に
より検知されると、増加される。この事象カウンタは、
統計的に導出した逐次的な事象の数に達すると、満足さ
れることになる。次いで、制御回路36はそのグループ
における全フィールド・プログラマブル分散処理メモリ
のために要求された動作を開始する。
リの事象カウンタは、アドレス・バス上のデータが命令
と一致すること、中間ビットが予測された通りであるこ
と、及び要求したグループがCSBレジスタにおけるグ
ループと一致することの逐次的な発生が制御回路36に
より検知されると、増加される。この事象カウンタは、
統計的に導出した逐次的な事象の数に達すると、満足さ
れることになる。次いで、制御回路36はそのグループ
における全フィールド・プログラマブル分散処理メモリ
のために要求された動作を開始する。
【0018】例えば、システムが4つの同報グループ:
000、001、010、及び011に初期化されたと
仮定する。同報グループ001に同報伝送書き込みモー
ドの開始を指令するために、CPU18は、まず任意の
フィールド・プログラマブル分散処理メモリの000
00001 001アドレスを読み出し、次に0000
0000 001アドレスを読み出して、ATDが発生
したクロック・パルスを供給し、このクロック・パルス
が同報グループ001における全フィールド・プログラ
マブル分散処理メモリの事象カウンタを増加させること
になる。このような読み出しのシーケンスは同報グルー
プ001における各フィールド・プログラマブル分散処
理メモリの事象カウンタを満足させ、これが要求したコ
マンド000(同報伝送書き込みモードの開始)を実行
するようにオン・チップの制御ロジックに通知する。こ
の命令により、同報グループ001における全フィール
ド・プログラマブル分散処理メモリ用のメモリ・アレー
34のチップ選択(CSB)は、活性となる。CPU1
8は、同時に同報グループ001における各フィールド
・プログラマブル分散処理メモリのメモリ・アレー34
に書き込みを行なう一連の通常の書き込みサイクルを実
行することができる。一つのフィールド・プログラマブ
ル分散処理メモリは、同報伝送書き込みモード中に活性
なメモリ・アレー32(CSD)用のCSB及びチップ
選択の両方を有することができ、従ってオン・チップの
ロジックはこれをメモリ・アレー34に対する書き込み
として解釈する。CPU18は、同報伝送タスクを完了
すると、アドレス・バス上に001 00001 00
1を置くことにより、同報伝送書き込みモードをここで
終了させる命令によることを除き、処理を反復する。こ
れは、CSBを不活性化して通常モードに行くことを同
報グループ001におけるフィールド・プログラマブル
分散処理メモリに知らせるものである。
000、001、010、及び011に初期化されたと
仮定する。同報グループ001に同報伝送書き込みモー
ドの開始を指令するために、CPU18は、まず任意の
フィールド・プログラマブル分散処理メモリの000
00001 001アドレスを読み出し、次に0000
0000 001アドレスを読み出して、ATDが発生
したクロック・パルスを供給し、このクロック・パルス
が同報グループ001における全フィールド・プログラ
マブル分散処理メモリの事象カウンタを増加させること
になる。このような読み出しのシーケンスは同報グルー
プ001における各フィールド・プログラマブル分散処
理メモリの事象カウンタを満足させ、これが要求したコ
マンド000(同報伝送書き込みモードの開始)を実行
するようにオン・チップの制御ロジックに通知する。こ
の命令により、同報グループ001における全フィール
ド・プログラマブル分散処理メモリ用のメモリ・アレー
34のチップ選択(CSB)は、活性となる。CPU1
8は、同時に同報グループ001における各フィールド
・プログラマブル分散処理メモリのメモリ・アレー34
に書き込みを行なう一連の通常の書き込みサイクルを実
行することができる。一つのフィールド・プログラマブ
ル分散処理メモリは、同報伝送書き込みモード中に活性
なメモリ・アレー32(CSD)用のCSB及びチップ
選択の両方を有することができ、従ってオン・チップの
ロジックはこれをメモリ・アレー34に対する書き込み
として解釈する。CPU18は、同報伝送タスクを完了
すると、アドレス・バス上に001 00001 00
1を置くことにより、同報伝送書き込みモードをここで
終了させる命令によることを除き、処理を反復する。こ
れは、CSBを不活性化して通常モードに行くことを同
報グループ001におけるフィールド・プログラマブル
分散処理メモリに知らせるものである。
【0019】図3はフィールド・プログラマブル分散処
理メモリ10の更に詳細な図である。フィールド・プロ
グラマブル分散処理メモリ10には、例えば128セル
の128列のアレーが含まれている。メモリ・アレー3
4は本質的にメモリ・アレー32の128×16セクシ
ョンである。配列可能なロジック・セル40のアレー及
び相互接続はデータ・パス30及び制御回路36を形成
する。メモリ・アレー32及び34は着信するアドレス
信号42及び内部で発生したアドレス44によりアドレ
ス指定され、アドレス44はアドレス・マルチプレクサ
46により選択され、アドレス・マルチプレクサ46は
内部で発生した制御信号48により制御されている。メ
モリ・アレー32及び34の入出力は、入出力マルチプ
レクサ50により制御され、入出力マルチプレクサ50
は更に内部で発生した制御信号52により制御されてい
る。配列可能なロジック・セル40、データ・パス30
及び制御回路36は、プログラマブル素子(図5)から
なり、その状態がフィールド・プログラマブル分散処理
をするフィールド・プログラマブル分散処理メモリ10
を構成している。
理メモリ10の更に詳細な図である。フィールド・プロ
グラマブル分散処理メモリ10には、例えば128セル
の128列のアレーが含まれている。メモリ・アレー3
4は本質的にメモリ・アレー32の128×16セクシ
ョンである。配列可能なロジック・セル40のアレー及
び相互接続はデータ・パス30及び制御回路36を形成
する。メモリ・アレー32及び34は着信するアドレス
信号42及び内部で発生したアドレス44によりアドレ
ス指定され、アドレス44はアドレス・マルチプレクサ
46により選択され、アドレス・マルチプレクサ46は
内部で発生した制御信号48により制御されている。メ
モリ・アレー32及び34の入出力は、入出力マルチプ
レクサ50により制御され、入出力マルチプレクサ50
は更に内部で発生した制御信号52により制御されてい
る。配列可能なロジック・セル40、データ・パス30
及び制御回路36は、プログラマブル素子(図5)から
なり、その状態がフィールド・プログラマブル分散処理
をするフィールド・プログラマブル分散処理メモリ10
を構成している。
【0020】配列可能なロジック・セル40は、フィー
ルド・プログラマブル・ゲ−ト・アレー(FPGA)デ
バイスにおいて典型的に用いられている種々の技術及び
方法により実現されてもよい。例えば、チェン(X.C
hen)及びハースト(S.L.Hurst)が推奨し
た汎用ロジック・モジュール・アプローチ(これらの著
者により発行された多数の論文、例えば「汎用ロジック
・モジュール実現の比較、及び組合わせ的及び逐次的な
ロジック・ネットワークの合成によるそれらの応用(A
Comparison of Universal−
Logic−Module Realization
and Their Application in
the Synthesis of Combinat
orial and Sequential Logi
c Networks)、コンピュータに関するIEE
E会報、第c−13巻、第2号、1982年2月を参照
されたい。);米国カルフォルニア州サンホセのXIL
INKXによるロジック・セル・アレー・アーキテクチ
ュア;及び米国カルフォルニア州サンバレーのコンカレ
ント・ロジック(Concurrent Logi
c)、英国チェシャーのピルキントン・マイクロエレク
トロニックス(株)(Pilkington Micr
oelectronics Ltd)により作成され、
かつ記録された他のアーキテクチュア等。従って、配列
可能なロジック・セル40は、採用されたアーキテクチ
ュアと両立する適当な方法によりプログラム可能とされ
る。
ルド・プログラマブル・ゲ−ト・アレー(FPGA)デ
バイスにおいて典型的に用いられている種々の技術及び
方法により実現されてもよい。例えば、チェン(X.C
hen)及びハースト(S.L.Hurst)が推奨し
た汎用ロジック・モジュール・アプローチ(これらの著
者により発行された多数の論文、例えば「汎用ロジック
・モジュール実現の比較、及び組合わせ的及び逐次的な
ロジック・ネットワークの合成によるそれらの応用(A
Comparison of Universal−
Logic−Module Realization
and Their Application in
the Synthesis of Combinat
orial and Sequential Logi
c Networks)、コンピュータに関するIEE
E会報、第c−13巻、第2号、1982年2月を参照
されたい。);米国カルフォルニア州サンホセのXIL
INKXによるロジック・セル・アレー・アーキテクチ
ュア;及び米国カルフォルニア州サンバレーのコンカレ
ント・ロジック(Concurrent Logi
c)、英国チェシャーのピルキントン・マイクロエレク
トロニックス(株)(Pilkington Micr
oelectronics Ltd)により作成され、
かつ記録された他のアーキテクチュア等。従って、配列
可能なロジック・セル40は、採用されたアーキテクチ
ュアと両立する適当な方法によりプログラム可能とされ
る。
【0021】データ・パス30における配列可能なロジ
ック・セル40、プログラマブル・ルーチン・クロス・
バー60、及びプログラマブル・ルーチン62は、アプ
リケーション専用データ処理を実行するようにユーザに
よりプログラムされる。プログラマブル・ルーチン・ク
ロス・バー60及びプログラマブル・ルーチン62は、
メモリ・アレー32及び34に記憶されたデータをアプ
リケーション専用処理のために所定の配列可能なロジッ
ク・セル40へ、所定の方法により導くようにプログラ
ム可能である。他の多くのルーチン・アーキテクチュア
が発行されており、当然これらを採用することもでき
る。2又は3メタル・レベルの技術を用いるときは、プ
ログラマブル・ルーチン・クロス・バー60及びプログ
ラマブル・ルーチン62を配列可能なロジック・セル4
0の先頭に直接置くこと、従って貴重な実際の状態を保
持することができる。
ック・セル40、プログラマブル・ルーチン・クロス・
バー60、及びプログラマブル・ルーチン62は、アプ
リケーション専用データ処理を実行するようにユーザに
よりプログラムされる。プログラマブル・ルーチン・ク
ロス・バー60及びプログラマブル・ルーチン62は、
メモリ・アレー32及び34に記憶されたデータをアプ
リケーション専用処理のために所定の配列可能なロジッ
ク・セル40へ、所定の方法により導くようにプログラ
ム可能である。他の多くのルーチン・アーキテクチュア
が発行されており、当然これらを採用することもでき
る。2又は3メタル・レベルの技術を用いるときは、プ
ログラマブル・ルーチン・クロス・バー60及びプログ
ラマブル・ルーチン62を配列可能なロジック・セル4
0の先頭に直接置くこと、従って貴重な実際の状態を保
持することができる。
【0022】図5を参照すると、配列可能なロジック・
セル40が垂直ルーチン・ライン66及び水平ルーチン
・ライン68に示されている。水平ルーチン・ライン6
8は水平ルーチン・チャネル70を形成しており、水平
ルーチン・チャネル70の所定数がセグメント化され7
2、かつ所定セットがセグメント化されていない74。
セグメント化は所定の配列可能なロジック・セル40に
より実行される機能間で計算及びロジックの分割を可能
にさせる。複数のプログラマブル素子76は垂直ルーチ
ン・ライン66及び水平ルーチン・ライン68の相互接
続を決定し、これによって配列可能なロジック・セル4
0が互いに接続されると共に、メモリ・アレー32及び
メモリ・アレー34に接続される。更に、プログラマブ
ル素子76は、配列可能なロジック・セル40が実行し
なければならない機能も決定する。プログラマブル素子
76は、SRAM、EPROM、PROM、EEPRO
M、フラッシュEEPROMメモリ・セルに基づくよう
な多数の半導体メモリ・アーキテクチュアにより、また
CMOS、ヒューズに基づく、アンチヒューズに基づく
ような半導体技術により実施されてもよい。
セル40が垂直ルーチン・ライン66及び水平ルーチン
・ライン68に示されている。水平ルーチン・ライン6
8は水平ルーチン・チャネル70を形成しており、水平
ルーチン・チャネル70の所定数がセグメント化され7
2、かつ所定セットがセグメント化されていない74。
セグメント化は所定の配列可能なロジック・セル40に
より実行される機能間で計算及びロジックの分割を可能
にさせる。複数のプログラマブル素子76は垂直ルーチ
ン・ライン66及び水平ルーチン・ライン68の相互接
続を決定し、これによって配列可能なロジック・セル4
0が互いに接続されると共に、メモリ・アレー32及び
メモリ・アレー34に接続される。更に、プログラマブ
ル素子76は、配列可能なロジック・セル40が実行し
なければならない機能も決定する。プログラマブル素子
76は、SRAM、EPROM、PROM、EEPRO
M、フラッシュEEPROMメモリ・セルに基づくよう
な多数の半導体メモリ・アーキテクチュアにより、また
CMOS、ヒューズに基づく、アンチヒューズに基づく
ような半導体技術により実施されてもよい。
【0023】このようにして構築されたフィールド・プ
ログラマブル分散処理メモリのデバイスは、フィールド
・プログラマブルに作成され、従ってこれらが実行する
機能はアプリケーション専用となる。従って、フィール
ド・プログラマブル分散処理メモリは、実行される型式
により規制されないので、多量のフィールド・プログラ
マブル分散処理メモリを製造することができる。
ログラマブル分散処理メモリのデバイスは、フィールド
・プログラマブルに作成され、従ってこれらが実行する
機能はアプリケーション専用となる。従って、フィール
ド・プログラマブル分散処理メモリは、実行される型式
により規制されないので、多量のフィールド・プログラ
マブル分散処理メモリを製造することができる。
【0024】本発明を詳細に説明したが、請求の範囲に
より定めるように、本発明の精神及び請求の範囲から逸
脱することなく、種々の変更、置換及び交替を行なうこ
とができることを理解すべきである。
より定めるように、本発明の精神及び請求の範囲から逸
脱することなく、種々の変更、置換及び交替を行なうこ
とができることを理解すべきである。
【0025】
【発明の効果】本発明の重要な技術的な効果は、フィー
ルド・プログラマブル分散処理メモリ装置又はスマート
・メモリ装置におけるフィールド・プログラム作成機能
を提供することである。このように構成されることによ
り、これらの装置は汎用アーキテクチュアを有し、しか
もフィールド・プログラミング能力によりアプリケーシ
ョン専用に作成可能である。
ルド・プログラマブル分散処理メモリ装置又はスマート
・メモリ装置におけるフィールド・プログラム作成機能
を提供することである。このように構成されることによ
り、これらの装置は汎用アーキテクチュアを有し、しか
もフィールド・プログラミング能力によりアプリケーシ
ョン専用に作成可能である。
【0026】本発明は、1990年3月16日出願の特
許出願第07/498,235号(代理人文書番号第T
I−13437号に関するものであり、本出願の出願人
に譲渡されたものである。
許出願第07/498,235号(代理人文書番号第T
I−13437号に関するものであり、本出願の出願人
に譲渡されたものである。
【0027】以上の説明に関して更に以下の項を開示す
る。
る。
【0028】(1) フィールド・プログラマブル分散
処理メモリにおいて、第1のメモリ・アレーと、第2の
メモリ・アレーと、前記第1及び第2のメモリ・アレー
の両方に接続されたフィールド・プログラマブル・デー
タ・パスであって、データ処理機能を実行する前記フィ
ールド・プログラマブル・データ・パスとを備えたこと
を特徴とするフィールド・プログラマブル分散処理メモ
リ。
処理メモリにおいて、第1のメモリ・アレーと、第2の
メモリ・アレーと、前記第1及び第2のメモリ・アレー
の両方に接続されたフィールド・プログラマブル・デー
タ・パスであって、データ処理機能を実行する前記フィ
ールド・プログラマブル・データ・パスとを備えたこと
を特徴とするフィールド・プログラマブル分散処理メモ
リ。
【0029】(2) 前記フィールド・プログラマブル
データ・パスは、データ処理用のフィールド・プログラ
マブルに配列可能なロジック・セルと、前記フィールド
・プログラマブルに配列可能なロジック・セル並びに前
記第1及び第2のメモリ・アレーをプログラマブルに相
互接続する複数のルーチン・ラインと、を備えたことを
特徴とする第1項記載のフィールド・プログラマブル分
散処理メモリ。
データ・パスは、データ処理用のフィールド・プログラ
マブルに配列可能なロジック・セルと、前記フィールド
・プログラマブルに配列可能なロジック・セル並びに前
記第1及び第2のメモリ・アレーをプログラマブルに相
互接続する複数のルーチン・ラインと、を備えたことを
特徴とする第1項記載のフィールド・プログラマブル分
散処理メモリ。
【0030】(3) 前記フィールド・プログラマブル
に配列可能なロジック・セル及びプログラマブルに相互
接続し得る前記ルーチン・ラインは、複数のプログラマ
ブル素子を配列することにより、フィールド・プログラ
マブルであることを特徴とする第2項記載のフィールド
・プログラマブル分散処理メモリ。
に配列可能なロジック・セル及びプログラマブルに相互
接続し得る前記ルーチン・ラインは、複数のプログラマ
ブル素子を配列することにより、フィールド・プログラ
マブルであることを特徴とする第2項記載のフィールド
・プログラマブル分散処理メモリ。
【0031】(4) 前記プログラマブル素子はCMO
S SRAMであることを特徴とする第3項記載のフィ
ールド・プログラマブル分散処理メモリ。
S SRAMであることを特徴とする第3項記載のフィ
ールド・プログラマブル分散処理メモリ。
【0032】(5) 前記プログラマブル素子はアンチ
ヒューズに基づいたものであることを特徴とする第3項
記載のフィールド・プログラマブル分散処理メモリ。
ヒューズに基づいたものであることを特徴とする第3項
記載のフィールド・プログラマブル分散処理メモリ。
【0033】(6) 前記プログラマブル素子はEEP
ROMメモリ・セルに基づいたものであることを特徴と
する第3項記載のフィールド・プログラマブル分散処理
メモリ。
ROMメモリ・セルに基づいたものであることを特徴と
する第3項記載のフィールド・プログラマブル分散処理
メモリ。
【0034】(7) 前記プログラマブル素子はフラッ
シュEEPROMメモリ・セルに基づいたものであるこ
とを特徴とする第3項記載のフィールド・プログラマブ
ル分散処理メモリ。
シュEEPROMメモリ・セルに基づいたものであるこ
とを特徴とする第3項記載のフィールド・プログラマブ
ル分散処理メモリ。
【0035】(8) 前記プログラマブル素子はEPR
OMセルに基づいたものであることを特徴とする第3項
記載のフィールド・プログラマブル分散処理メモリ。
OMセルに基づいたものであることを特徴とする第3項
記載のフィールド・プログラマブル分散処理メモリ。
【0036】(9) 前記プログラマブル素子は前記プ
ログラマブル・ルーチン・ラインと連係してフィールド
・プログラマブル・ゲート・アレーを形成することを特
徴とする第2項記載のフィールド・プログラマブル分散
処理メモリ。
ログラマブル・ルーチン・ラインと連係してフィールド
・プログラマブル・ゲート・アレーを形成することを特
徴とする第2項記載のフィールド・プログラマブル分散
処理メモリ。
【0037】(10) 分散処理システムにおいて、中
央処理ユニットと、分散された並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリであ
って、前記中央処理ユニットに接続されている前記複数
のフィールド・プログラマブル分散処理メモリとを備え
たことを特徴とする分散処理システム。
央処理ユニットと、分散された並列処理機能を実行する
複数のフィールド・プログラマブル分散処理メモリであ
って、前記中央処理ユニットに接続されている前記複数
のフィールド・プログラマブル分散処理メモリとを備え
たことを特徴とする分散処理システム。
【0038】(11) 前記複数のフィールド・プログ
ラマブル分散処理メモリは、第1のメモリ・アレーと、
第2のメモリ・アレーと、前記第1及び第2のメモリ・
アレーの両方に接続されたフィールド・プログラマブル
・データ・パスであって、データ処理機能を実行する前
記フィールド・プログラマブル・データ・パスとを備え
たことを特徴とする第10項記載の分散処理システム。
ラマブル分散処理メモリは、第1のメモリ・アレーと、
第2のメモリ・アレーと、前記第1及び第2のメモリ・
アレーの両方に接続されたフィールド・プログラマブル
・データ・パスであって、データ処理機能を実行する前
記フィールド・プログラマブル・データ・パスとを備え
たことを特徴とする第10項記載の分散処理システム。
【0039】(12) 前記フィールド・プログラマブ
ル・データ・パスは、データ処理のためにフィールド配
列可能なロジック・セルと、複数のルーチン・ライン
と、前記フィールド配列可能なロジック・セルを前記ル
ーチン・ライン及び前記第1及び第2のメモリ・アレー
に相互接続する複数のプログラマブル相互接続とを備え
たをことを特徴とする第11項記載の分散処理システ
ム。
ル・データ・パスは、データ処理のためにフィールド配
列可能なロジック・セルと、複数のルーチン・ライン
と、前記フィールド配列可能なロジック・セルを前記ル
ーチン・ライン及び前記第1及び第2のメモリ・アレー
に相互接続する複数のプログラマブル相互接続とを備え
たをことを特徴とする第11項記載の分散処理システ
ム。
【0040】(13) 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はCMOS
SRAMであることを特徴とする第12項記載の分散
処理システム。
ック・セル及び前記プログラマブル相互接続はCMOS
SRAMであることを特徴とする第12項記載の分散
処理システム。
【0041】(14) 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はアンチヒ
ューズに基づいたものであることを特徴とする第12項
記載の分散処理システム。
ック・セル及び前記プログラマブル相互接続はアンチヒ
ューズに基づいたものであることを特徴とする第12項
記載の分散処理システム。
【0042】(15) 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はEEPR
OMメモリ・セルに基づいたものであることを特徴とす
る第12項記載の分散処理システム。
ック・セル及び前記プログラマブル相互接続はEEPR
OMメモリ・セルに基づいたものであることを特徴とす
る第12項記載の分散処理システム。
【0043】(16) 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はフラッシ
ュEEPROMメモリ・セルに基づいたものであること
を特徴とする第12項記載の分散処理システム。
ック・セル及び前記プログラマブル相互接続はフラッシ
ュEEPROMメモリ・セルに基づいたものであること
を特徴とする第12項記載の分散処理システム。
【0044】(17) 前記フィールド配列可能なロジ
ック・セル及び前記プログラマブル相互接続はフラッシ
ュEPROMセルに基づいたものであることを特徴とす
る第12項記載の分散処理システム。
ック・セル及び前記プログラマブル相互接続はフラッシ
ュEPROMセルに基づいたものであることを特徴とす
る第12項記載の分散処理システム。
【0045】(18) フィールド・プログラマブル分
散処理メモリは第1のメモリ・アレーと、第2のメモリ
・アレーとを備えている。更に、フィールド・プログラ
マブル・データ・パスが前記第1及び第2のメモリ・ア
レーの両方に接続される。前記フィールド・プログラマ
ブル・データ・パスはデータ処理機能を実行することが
可能である。
散処理メモリは第1のメモリ・アレーと、第2のメモリ
・アレーとを備えている。更に、フィールド・プログラ
マブル・データ・パスが前記第1及び第2のメモリ・ア
レーの両方に接続される。前記フィールド・プログラマ
ブル・データ・パスはデータ処理機能を実行することが
可能である。
【図1】多数のフィールド・プログラマブル分散処理メ
モリを採用しているシステムの簡単なブロック図。
モリを採用しているシステムの簡単なブロック図。
【図2】フィールド・プログラマブル分散処理メモリの
簡単なブロック図。
簡単なブロック図。
【図3】フィールド・プログラマブル分散処理メモリの
更に詳細なブロック図。
更に詳細なブロック図。
【図4】フィールド・プログラマブル分散処理メモリの
フィールド・プログラマブル・データ・パスの制御部分
の更に詳細なブロック図。
フィールド・プログラマブル・データ・パスの制御部分
の更に詳細なブロック図。
【図5】フィールド・プログラマブル・データ・パス及
びプログラマブル相互接続及びルーチン・ラインの更に
詳細な図。
びプログラマブル相互接続及びルーチン・ラインの更に
詳細な図。
10〜14 フィールド・プログラマブル分散処理メモ
リ 16 システム 18 CPU 24 チップ選択デコーダ 30 データ・パス 32、34 メモリ・アレー 36 制御回路 40 配列可能なロジック・セル 60 プログラマブル・ルーチン・クロス・バー 62 プログラマブル・ルーチン 66 垂直ルーチン・ライン 68 水平ルーチン・ライン 70 水平ルーチン・チャネル 76 プログラマブル素子
リ 16 システム 18 CPU 24 チップ選択デコーダ 30 データ・パス 32、34 メモリ・アレー 36 制御回路 40 配列可能なロジック・セル 60 プログラマブル・ルーチン・クロス・バー 62 プログラマブル・ルーチン 66 垂直ルーチン・ライン 68 水平ルーチン・ライン 70 水平ルーチン・チャネル 76 プログラマブル素子
Claims (1)
- 【請求項1】 フィールド・プログラマブル分散処理メ
モリにおいて、 第1のメモリ・アレーと、 第2のメモリ・アレーと、 前記第1及び第2のメモリ・アレーの両方に接続された
フィールド・プログラマブル・データ・パスであって、
データ処理機能を実行する前記フィールド・プログラマ
ブル・データ・パスと、を備えたことを特徴とするフィ
ールド・プログラマブル分散処理メモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US31993A | 1993-01-04 | 1993-01-04 | |
US000319 | 1993-01-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH076080A true JPH076080A (ja) | 1995-01-10 |
Family
ID=21690967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6000053A Pending JPH076080A (ja) | 1993-01-04 | 1994-01-04 | フィールド・プログラマブル分散処理メモリ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0606653A1 (ja) |
JP (1) | JPH076080A (ja) |
KR (1) | KR940018747A (ja) |
TW (1) | TW266273B (ja) |
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WO2022219727A1 (ja) | 2021-04-13 | 2022-10-20 | Chiptip Technology株式会社 | 情報処理システム、情報処理装置、サーバ装置、プログラム、リコンフィグラブルデバイス、又は方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040419 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |