JPH0759096A - ビデオエンコーダ及びデコーダ - Google Patents
ビデオエンコーダ及びデコーダInfo
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- JPH0759096A JPH0759096A JP6147934A JP14793494A JPH0759096A JP H0759096 A JPH0759096 A JP H0759096A JP 6147934 A JP6147934 A JP 6147934A JP 14793494 A JP14793494 A JP 14793494A JP H0759096 A JPH0759096 A JP H0759096A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
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- G—PHYSICS
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/231—Content storage operation, e.g. caching movies for short term storage, replicating data over plural servers, prioritizing data for deletion
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 ブロックの走査順序がシャッフルされた場合
にも適応しうるビデオエンコーダ及びデコーダを提供す
る。 【構成】 動き補償されたビデオコーディング又はデコ
ーディング用の、動き補償器を設けたビデオエンコーダ
又はデコーダにおいて、画像をブロック単位で、水平方
向及び垂直方向のステップで交互にコーディング又はデ
コーディングする。動き補償器にはアドレス手段（１６
０）とマルチプレクサ（１１１−１１９）とを設け、サ
ーチ領域メモリ（１０１−１０９）をステップ毎にステ
ップの方向に従ってリフレッシュするようにした。
にも適応しうるビデオエンコーダ及びデコーダを提供す
る。 【構成】 動き補償されたビデオコーディング又はデコ
ーディング用の、動き補償器を設けたビデオエンコーダ
又はデコーダにおいて、画像をブロック単位で、水平方
向及び垂直方向のステップで交互にコーディング又はデ
コーディングする。動き補償器にはアドレス手段（１６
０）とマルチプレクサ（１１１−１１９）とを設け、サ
ーチ領域メモリ（１０１−１０９）をステップ毎にステ
ップの方向に従ってリフレッシュするようにした。
Description
【０００１】
【産業上の利用分野】本発明は、予測画像の複数の隣接
するピクセルブロックを格納するサーチ領域メモリを具
える動き補償器を設けた、動き補償されたビデオ画像を
ブロック単位でエンコードするビデオエンコーダに関す
るものである。本発明はビデオ画像をデコードするビデ
オデコーダにも関するものである。
するピクセルブロックを格納するサーチ領域メモリを具
える動き補償器を設けた、動き補償されたビデオ画像を
ブロック単位でエンコードするビデオエンコーダに関す
るものである。本発明はビデオ画像をデコードするビデ
オデコーダにも関するものである。
【０００２】
【従来の技術】テレビジョン画像のディジタルコード化
において、画質の劣化ができるだけないようにデータ量
を高度に圧縮することが一般的な目的である。この目的
のために、コード化すべき画像を、例えば８×８ピクセ
ルブロックに分割する。その後にこれらのブロックに対
し、例えば画像変換や可変長コード化を行う。高度な圧
縮はフレーム間又はフィールド間符号化によって達成さ
れる。このような方法においては、すべての個々のフレ
ーム又はフィールドはエンコードされず、現画像のフレ
ーム又はフィールドとその予測画像との差がコード化さ
れる。１９９２年６月に発行された文献「Ｄｉｇｉｔａ
ｌｅ Ｂｉｌｄｃｏｄｉｅｒｕｎｇ，Ｂｅｗｅｇｕｎｇ
ｓｋｏｍｐｅｎｓｉｅｒｔｅ ＩｎｔｅｒｆｒａｍｅＤ
ＰＣＭ」の４１６−４２４ページには、予測画像が動き
に関して補償された場合に、より高度の圧縮は達成され
ると記述されている。現画像の各ブロックに対し、この
画像にできるかぎり対応する予測画像のブロックがサー
チされる。このような処理はブロックマッチングと称さ
れている。現ブロックに関して見つけ出したブロックの
相対座標は動ベクトルを構成し、このベクトルがコード
化され伝送される。
において、画質の劣化ができるだけないようにデータ量
を高度に圧縮することが一般的な目的である。この目的
のために、コード化すべき画像を、例えば８×８ピクセ
ルブロックに分割する。その後にこれらのブロックに対
し、例えば画像変換や可変長コード化を行う。高度な圧
縮はフレーム間又はフィールド間符号化によって達成さ
れる。このような方法においては、すべての個々のフレ
ーム又はフィールドはエンコードされず、現画像のフレ
ーム又はフィールドとその予測画像との差がコード化さ
れる。１９９２年６月に発行された文献「Ｄｉｇｉｔａ
ｌｅ Ｂｉｌｄｃｏｄｉｅｒｕｎｇ，Ｂｅｗｅｇｕｎｇ
ｓｋｏｍｐｅｎｓｉｅｒｔｅ ＩｎｔｅｒｆｒａｍｅＤ
ＰＣＭ」の４１６−４２４ページには、予測画像が動き
に関して補償された場合に、より高度の圧縮は達成され
ると記述されている。現画像の各ブロックに対し、この
画像にできるかぎり対応する予測画像のブロックがサー
チされる。このような処理はブロックマッチングと称さ
れている。現ブロックに関して見つけ出したブロックの
相対座標は動ベクトルを構成し、このベクトルがコード
化され伝送される。
【０００３】予測画像内の現画像に対応するブロックを
サーチし、供給する回路を一般に動き補償器と称してい
る。一般に、動き補償器は現画像の各ブロックを、予測
画像の対応するブロックの隣接ブロックのデータのみと
比較する。サーチ領域は３×３ブロック、即ち２４×２
４ピクセルの大きさを有する。
サーチし、供給する回路を一般に動き補償器と称してい
る。一般に、動き補償器は現画像の各ブロックを、予測
画像の対応するブロックの隣接ブロックのデータのみと
比較する。サーチ領域は３×３ブロック、即ち２４×２
４ピクセルの大きさを有する。
【０００４】動き補償器の実現における重要な問題は、
サーチ領域メモリの構成である。一方では、格納されて
いるピクセルに対するランダムアクセスをできることが
ブロックマッチング動作のために必要である。他方で
は、各ブロックマッチング動作後に新しいサーチ領域を
形成するための準備が必要である。この新しいサーチ領
域を形成する動作を以下にサーチ領域のリフレッシュと
呼ぶ。従来知られている動き補償器は一般に画像を
「縞」状に処理する。図１に示すように、現画像のブロ
ックは左から右へ走査される。このような固定した走査
順序ではサーチ領域メモリのリフレッシュは比較的簡単
になる。サーチ領域メモリの一部のみが、予測画像の又
は他の新しいピクセルによって置き換えられることを必
要とし、サーチ領域内にすでに格納されているピクセル
は移動する。説明のために、図２は９ブロック（Ｂ
１．．．Ｂ９）の大きさを有するサーチ領域メモリを示
す。ブロックＢ５は、現画像の現在処理したブロック
（図１中の斜線部分）と同じブロック座標（ｉ，ｊ）を
有する予測画像のブロックである。ブロックマッチング
動作の後、各ブロックは右に１つ位置を移動し、ブロッ
クＢ１、Ｂ２及びＢ３は予測画像の新しいブロックで満
たされる。図２に示すように、ファーストインファース
トアウト構造のサーチ領域メモリがこのようなサーチ領
域メモリのリフレッシュ動作に対しては十分である。こ
のような構造が動き補償器の既知の実施例において使用
されている。
サーチ領域メモリの構成である。一方では、格納されて
いるピクセルに対するランダムアクセスをできることが
ブロックマッチング動作のために必要である。他方で
は、各ブロックマッチング動作後に新しいサーチ領域を
形成するための準備が必要である。この新しいサーチ領
域を形成する動作を以下にサーチ領域のリフレッシュと
呼ぶ。従来知られている動き補償器は一般に画像を
「縞」状に処理する。図１に示すように、現画像のブロ
ックは左から右へ走査される。このような固定した走査
順序ではサーチ領域メモリのリフレッシュは比較的簡単
になる。サーチ領域メモリの一部のみが、予測画像の又
は他の新しいピクセルによって置き換えられることを必
要とし、サーチ領域内にすでに格納されているピクセル
は移動する。説明のために、図２は９ブロック（Ｂ
１．．．Ｂ９）の大きさを有するサーチ領域メモリを示
す。ブロックＢ５は、現画像の現在処理したブロック
（図１中の斜線部分）と同じブロック座標（ｉ，ｊ）を
有する予測画像のブロックである。ブロックマッチング
動作の後、各ブロックは右に１つ位置を移動し、ブロッ
クＢ１、Ｂ２及びＢ３は予測画像の新しいブロックで満
たされる。図２に示すように、ファーストインファース
トアウト構造のサーチ領域メモリがこのようなサーチ領
域メモリのリフレッシュ動作に対しては十分である。こ
のような構造が動き補償器の既知の実施例において使用
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、すべて
のビデオエンコーダが画像を縞状に処理するわけではな
い。例えば、欧州特許出願公開明細書第０５０９５９４
号には、より高速度でより良い画質で表示するためにブ
ロックをシャッフルされた順序でコード化し、記録する
ビデオレコーダが記述されている。シャッフルされた順
序とは、順次に処理されるブロックは隣接するブロック
であるが、それらは右から左へ、そして下から上へも走
査されるという意味である。この既知のビデオレコーダ
には動き補償器は設けられていない。
のビデオエンコーダが画像を縞状に処理するわけではな
い。例えば、欧州特許出願公開明細書第０５０９５９４
号には、より高速度でより良い画質で表示するためにブ
ロックをシャッフルされた順序でコード化し、記録する
ビデオレコーダが記述されている。シャッフルされた順
序とは、順次に処理されるブロックは隣接するブロック
であるが、それらは右から左へ、そして下から上へも走
査されるという意味である。この既知のビデオレコーダ
には動き補償器は設けられていない。
【０００６】本発明の目的はブロックの走査順序がシャ
ッフルされた場合にも適応しうるビデオエンコーダ及び
デコーダを提供することである。
ッフルされた場合にも適応しうるビデオエンコーダ及び
デコーダを提供することである。
【０００７】
【課題を解決するための手段】本発明によるビデオエン
コーダ及びデコーダは、ビデオ画像のピクセルブロック
がエンコードされる走査順序を決定する手段を具える。
動き補償器は予測画像のピクセルブロックを走査順序に
従ってサーチ領域メモリに供給するアドレス手段と、走
査順序に従ってサーチ領域メモリ内のピクセルブロック
を移動し、供給されたピクセルブロックをサーチ領域メ
モリに格納する制御手段とを具える。このようにして、
動き補償器が、左から右への動作だけでなく、上から下
へも、又はその逆にも動作することが可能になる。
コーダ及びデコーダは、ビデオ画像のピクセルブロック
がエンコードされる走査順序を決定する手段を具える。
動き補償器は予測画像のピクセルブロックを走査順序に
従ってサーチ領域メモリに供給するアドレス手段と、走
査順序に従ってサーチ領域メモリ内のピクセルブロック
を移動し、供給されたピクセルブロックをサーチ領域メ
モリに格納する制御手段とを具える。このようにして、
動き補償器が、左から右への動作だけでなく、上から下
へも、又はその逆にも動作することが可能になる。
【０００８】エンコーダ及びデコーダの好適な実施例に
おいて、前記制御手段を、サーチ領域内のブロックを選
択的に移動させ、供給されたピクセルブロックを選択す
るマルチプレクサにより構成する。このような実施例で
は、比較的簡単で安価なシリアルメモリ構造をほぼ維持
することができる。
おいて、前記制御手段を、サーチ領域内のブロックを選
択的に移動させ、供給されたピクセルブロックを選択す
るマルチプレクサにより構成する。このような実施例で
は、比較的簡単で安価なシリアルメモリ構造をほぼ維持
することができる。
【０００９】
【実施例】図３は本発明によるビデオエンコーダ及びデ
コーダを有するビデオ伝送システムの概略図である。こ
のシステムはビデオエンコーダ１、伝送チャネル２及び
ビデオデコーダ３を具える。ここに示した伝送システム
は実際問題としてビデオレコーダとしてもよい。この場
合には、伝送チャネル２を記憶媒体として構成する。
コーダを有するビデオ伝送システムの概略図である。こ
のシステムはビデオエンコーダ１、伝送チャネル２及び
ビデオデコーダ３を具える。ここに示した伝送システム
は実際問題としてビデオレコーダとしてもよい。この場
合には、伝送チャネル２を記憶媒体として構成する。
【００１０】エンコーダ１はディジタルビデオ信号を入
力端子１０に受ける。受けた画像を最初に画像メモリ１
１に格納し、このメモリから減算回路１３へブロックで
供給する。減算回路において、動き補償された予測画像
を現画像から減算する。得られた差画像を符号化回路１
４においてエンコードする（例えば、離散コサイン変換
及び、この変換により得られた係数の量子化）。エンコ
ードされた差画像ＤＦをマルチプレクサ１５を経て伝送
する。伝送された差画像をデコード回路１６へも供給
し、デコードし、加算回路１７において、現予測画像に
加算して第２画像メモリ１８内に次予測画像を構成す
る。動き補償器１９は画像メモリ１１から現画像を受
け、画像メモリ１８から予測画像を受け、動き補償され
た予測画像を減算回路１３へ供給する。さらに、動き補
償器は動ベクトルＭＶをマルチプレクサ１５を経て伝送
する。
力端子１０に受ける。受けた画像を最初に画像メモリ１
１に格納し、このメモリから減算回路１３へブロックで
供給する。減算回路において、動き補償された予測画像
を現画像から減算する。得られた差画像を符号化回路１
４においてエンコードする（例えば、離散コサイン変換
及び、この変換により得られた係数の量子化）。エンコ
ードされた差画像ＤＦをマルチプレクサ１５を経て伝送
する。伝送された差画像をデコード回路１６へも供給
し、デコードし、加算回路１７において、現予測画像に
加算して第２画像メモリ１８内に次予測画像を構成す
る。動き補償器１９は画像メモリ１１から現画像を受
け、画像メモリ１８から予測画像を受け、動き補償され
た予測画像を減算回路１３へ供給する。さらに、動き補
償器は動ベクトルＭＶをマルチプレクサ１５を経て伝送
する。
【００１１】エンコーダの画像メモリはブロック単位で
読みだされる。図に示すように画像メモリは走査回路１
２から現画像の読み取るべきブロックＢ（ｉ，ｊ）のブ
ロック座標（ｉ，ｊ）を連続して受ける。以後、各ブロ
ックは８×８ピクセルで構成すると仮定する。連続して
供給されるブロック座標は、画像メモリが読みだされる
順序を決定する。図４は、満足な画質で高速表示するた
めビデオレコーダに有益だと確かめられている走査順序
を示す。図１と比較して、走査は左から右へ行われるだ
けでなく、上から下にもおこなわれ、これらの逆方向に
も行われる。ブロック座標は動き補償器が予測画像の対
応するブロックＢpr（ｉ，ｊ）の周囲のサーチ領域を常
に形成することができるようにこの補償器にも供給され
る。図２を参照して上述したサーチ領域メモリのリフレ
ッシュの方法は、この走査順序に対してはもはや十分で
はない。サーチ領域メモリのリフレッシュをこの走査順
序に適合させる必要があることは明らかである。
読みだされる。図に示すように画像メモリは走査回路１
２から現画像の読み取るべきブロックＢ（ｉ，ｊ）のブ
ロック座標（ｉ，ｊ）を連続して受ける。以後、各ブロ
ックは８×８ピクセルで構成すると仮定する。連続して
供給されるブロック座標は、画像メモリが読みだされる
順序を決定する。図４は、満足な画質で高速表示するた
めビデオレコーダに有益だと確かめられている走査順序
を示す。図１と比較して、走査は左から右へ行われるだ
けでなく、上から下にもおこなわれ、これらの逆方向に
も行われる。ブロック座標は動き補償器が予測画像の対
応するブロックＢpr（ｉ，ｊ）の周囲のサーチ領域を常
に形成することができるようにこの補償器にも供給され
る。図２を参照して上述したサーチ領域メモリのリフレ
ッシュの方法は、この走査順序に対してはもはや十分で
はない。サーチ領域メモリのリフレッシュをこの走査順
序に適合させる必要があることは明らかである。
【００１２】図５はビデオエンコーダ１に設けた動き補
償器の実施例を示す。この動き補償器は、各々が現画像
の８×８ピクセルブロックを格納する９個のサブメモリ
１０１−１０９を具える。これらのサブメモリは相まっ
て３×３ブロックの大きさを有するサーチ領域メモリを
構成する。これらサブメモリはさらに図２に合わせブロ
ック番号Ｂ１−Ｂ９を表す。すなわち、サブメモリＢ５
は、現画像の現在処理しているブロックＢ（ｉ，ｊ）と
同じ座標を有する予測画像のブロックＢpr（ｉ，ｊ）を
具える。他のサブメモリはこのブロックの周囲の予測画
像のブロックを具える。
償器の実施例を示す。この動き補償器は、各々が現画像
の８×８ピクセルブロックを格納する９個のサブメモリ
１０１−１０９を具える。これらのサブメモリは相まっ
て３×３ブロックの大きさを有するサーチ領域メモリを
構成する。これらサブメモリはさらに図２に合わせブロ
ック番号Ｂ１−Ｂ９を表す。すなわち、サブメモリＢ５
は、現画像の現在処理しているブロックＢ（ｉ，ｊ）と
同じ座標を有する予測画像のブロックＢpr（ｉ，ｊ）を
具える。他のサブメモリはこのブロックの周囲の予測画
像のブロックを具える。
【００１３】動き補償器のブロックマッチング動作のた
めに、サーチ領域メモリに格納されているピクセルをブ
ロックマッチング回路１１０に供給する。この回路の入
力端子１２０はエンコードすべき画像の現在のブロック
Ｂ（ｉ，ｊ）も受ける。ブロックマッチング回路はサー
チ領域内のブロックのうち現ブロックＢ（ｉ，ｊ）に一
番良く対応する８×８ピクセルブロックＢprをサーチ
し、このブロックをビデオエンコーダの減算回路（図３
参照）に供給する。さらに、ブロックマッチング回路は
現在のブロック座標（ｉ，ｊ）に対するこの発見したブ
ロックの相対座標を決定し、伝送するために動ベクトル
ＭＶの形式で出力する。このようなブロックマッチング
動作は複雑であるが、一般的に知られているものであ
る。例えば、１９９０年に発行された「ビジュアルコミ
ュニケーション及び画像処理（Ｖｉｓｕａｌ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｉｍａｇｅ Ｐｒｏｃ
ｅｓｓｉｎｇ）」の３９８−４０９ページに記載されて
いる「ＨＤＴＶに適用するための階層ブロックマッチン
グアルゴリズムのためのＶＬＳＩアーキテクチャ（ＶＬ
ＳＩ−ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ ｔｈｅ
ｈｉｅｒａｒｃｈｉｃａｌ ｂｌｏｃｋ−ｍａｔｃｈｉ
ｎｇ ａｌｇｏｒｉｔｈｍ ｆｏｒ ＨＤＴＶａｐｐｌ
ｉｃａｔｉｏｎ）」を参照されたい。
めに、サーチ領域メモリに格納されているピクセルをブ
ロックマッチング回路１１０に供給する。この回路の入
力端子１２０はエンコードすべき画像の現在のブロック
Ｂ（ｉ，ｊ）も受ける。ブロックマッチング回路はサー
チ領域内のブロックのうち現ブロックＢ（ｉ，ｊ）に一
番良く対応する８×８ピクセルブロックＢprをサーチ
し、このブロックをビデオエンコーダの減算回路（図３
参照）に供給する。さらに、ブロックマッチング回路は
現在のブロック座標（ｉ，ｊ）に対するこの発見したブ
ロックの相対座標を決定し、伝送するために動ベクトル
ＭＶの形式で出力する。このようなブロックマッチング
動作は複雑であるが、一般的に知られているものであ
る。例えば、１９９０年に発行された「ビジュアルコミ
ュニケーション及び画像処理（Ｖｉｓｕａｌ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｉｍａｇｅ Ｐｒｏｃ
ｅｓｓｉｎｇ）」の３９８−４０９ページに記載されて
いる「ＨＤＴＶに適用するための階層ブロックマッチン
グアルゴリズムのためのＶＬＳＩアーキテクチャ（ＶＬ
ＳＩ−ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ ｔｈｅ
ｈｉｅｒａｒｃｈｉｃａｌ ｂｌｏｃｋ−ｍａｔｃｈｉ
ｎｇ ａｌｇｏｒｉｔｈｍ ｆｏｒ ＨＤＴＶａｐｐｌ
ｉｃａｔｉｏｎ）」を参照されたい。
【００１４】各々のブロックマッチング動作後にサーチ
領域メモリのリフレッシュを行うために、動き補償器は
マルチプレクサ１１１−１１９を具える。これらのマル
チプレクサは、各サブメモリのデータ入力端子と、他の
サブメモリのデータ出力端子及び入力端子１３０−１３
２とを選択的に結合する。予測画像メモリ１８（図３参
照）の選択されたブロックＩ１、Ｉ２及びＩ３を前記入
力端子を経て受ける。各々のマルチプレクサはＬ、Ｒ、
Ｕ及びＤによって連続して示す４個の入力端子を有す
る。これらのマルチプレクサはさらに入力端子の１個を
選択するための選択信号Ｓを受ける。この選択信号Ｓを
ステップ決定回路１４０によって発生させる。この回路
はさらに、エンコードすべきブロックＢ（ｉ，ｊ）の座
標を受け、レジスタ１５０を経て前ブロックのブロック
座標を受ける。２個のブロック座標を比較することによ
って、ステップ決定回路は現画像の走査方向、すなわち
右向きのステップか、左向きのステップか、上向きのス
テップか、下向きのステップかを決定する。これらにし
たがって、選択信号ＳをＬ、Ｒ、Ｕ及びＤの値のうちの
１個にする。
領域メモリのリフレッシュを行うために、動き補償器は
マルチプレクサ１１１−１１９を具える。これらのマル
チプレクサは、各サブメモリのデータ入力端子と、他の
サブメモリのデータ出力端子及び入力端子１３０−１３
２とを選択的に結合する。予測画像メモリ１８（図３参
照）の選択されたブロックＩ１、Ｉ２及びＩ３を前記入
力端子を経て受ける。各々のマルチプレクサはＬ、Ｒ、
Ｕ及びＤによって連続して示す４個の入力端子を有す
る。これらのマルチプレクサはさらに入力端子の１個を
選択するための選択信号Ｓを受ける。この選択信号Ｓを
ステップ決定回路１４０によって発生させる。この回路
はさらに、エンコードすべきブロックＢ（ｉ，ｊ）の座
標を受け、レジスタ１５０を経て前ブロックのブロック
座標を受ける。２個のブロック座標を比較することによ
って、ステップ決定回路は現画像の走査方向、すなわち
右向きのステップか、左向きのステップか、上向きのス
テップか、下向きのステップかを決定する。これらにし
たがって、選択信号ＳをＬ、Ｒ、Ｕ及びＤの値のうちの
１個にする。
【００１５】動き補償器はさらにアドレス回路１６０を
具える。この回路も現及び前ブロックのブロック座標を
受ける。この回路は予測画像メモリ１８に３個のブロッ
ク座標（ｘ1 ，ｙ1 ）、（ｘ2 ，ｙ2 ）及び（ｘ3 ，ｙ
3 ）を供給する。この予測画像メモリはその結果、３個
の上述した８×８ピクセルブロックＩ１、Ｉ２及びＩ３
を供給する。これらのブロックを動き補償器の入力端子
１３０−１３２に供給する。
具える。この回路も現及び前ブロックのブロック座標を
受ける。この回路は予測画像メモリ１８に３個のブロッ
ク座標（ｘ1 ，ｙ1 ）、（ｘ2 ，ｙ2 ）及び（ｘ3 ，ｙ
3 ）を供給する。この予測画像メモリはその結果、３個
の上述した８×８ピクセルブロックＩ１、Ｉ２及びＩ３
を供給する。これらのブロックを動き補償器の入力端子
１３０−１３２に供給する。
【００１６】ステップ決定回路１４０及びアドレス回路
１６０の様々な実施例が可能である。これらは当業者に
よれば、さらなる発明力を必要とすることなく、次の真
理値表にしたがって実現することができる。この表の第
１列はレジスタ１５０によって供給される前ブロックの
ブロック座標を示している。
１６０の様々な実施例が可能である。これらは当業者に
よれば、さらなる発明力を必要とすることなく、次の真
理値表にしたがって実現することができる。この表の第
１列はレジスタ１５０によって供給される前ブロックの
ブロック座標を示している。
【表１】
【００１７】サーチ領域のリフレッシュに関して、図５
に示される動き補償器は次のように動作する。サーチ領
域内において最も対応するピクセルブロックＢprがサー
チされた後、動き補償器は新しいブロック座標Ｂ（ｉ，
ｊ）を受ける。ここで次の４つの状況が起こりうる。 （１） 前ブロック座標が（ｉ＋１，ｊ）である。選択
信号Ｓはそのとき値Ｌ（左）を持つ。各々のマルチプレ
クサはここで第１入力端子（Ｌ）と各サブメモリとを結
合する。したがって、Ｂ１はＢ４から内容を引き継ぎ、
Ｂ２はＢ５から、Ｂ３はＢ６から、Ｂ４はＢ７から、Ｂ
５はＢ８から、そしてＢ６はＢ９からそれぞれ内容を引
き継ぐ。サブメモリＢ７は予測画像メモリから新しいブ
ロックＩ１を受け、このブロックは真理値表にしたがっ
てブロック座標（ｉ＋２，ｊ−１）を有する。Ｂ８はブ
ロック座標（ｉ＋２，ｊ）を有するブロックＩ２を受
け、Ｂ９はブロック座標（ｉ＋２，ｊ＋１）を有するブ
ロックＩ３を受ける。前に格納されているピクセルのシ
フト及び、新しいピクセルの記憶を図６Ａにまとめる。 （２） 前ブロックの座標が（ｉ−１，ｊ）である。選
択信号Ｓはここで値Ｒ（右）を持ち、各々のマルチプレ
クサは第２入力端子（Ｒ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ右へ動かす。サブメモリＢ１は予測画像メモリか
らブロック座標（ｉ−２，ｊ−１）を有する新しいブロ
ックＩ１を受ける。Ｂ２はブロック座標（ｉ−２，ｊ）
を有するブロックＩ２を受け、Ｂ３はブロック座標（ｉ
−２，ｊ＋１）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｂに示す。 （３） 前ブロックの座標が（ｉ，ｊ＋１）である。選
択信号Ｓはここで値Ｕ（上）を持ち、各々のマルチプレ
クサは第３入力端子（Ｕ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ上へ動かす。サブメモリＢ３は予測画像メモリか
らブロック座標（ｉ−１，ｊ＋２）を有する新しいブロ
ックＩ１を受ける。Ｂ６はブロック座標（ｉ，ｊ＋２）
を有するブロックＩ２を受け、Ｂ９はブロック座標（ｉ
＋１，ｊ＋２）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｃに示す。 （４） 前ブロックの座標が（ｉ，ｊ−１）である。選
択信号Ｓはここで値Ｄ（下）を持ち、各々のマルチプレ
クサは第４入力端子（Ｄ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ下へ動かす。サブメモリＢ１は予測画像メモリか
らブロック座標（ｉ−１，ｊ−２）を有する新しいブロ
ックＩ１を受ける。Ｂ４はブロック座標（ｉ，ｊ−２）
を有するブロックＩ２を受け、Ｂ７はブロック座標（ｉ
＋１，ｊ−２）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｄに示す。
に示される動き補償器は次のように動作する。サーチ領
域内において最も対応するピクセルブロックＢprがサー
チされた後、動き補償器は新しいブロック座標Ｂ（ｉ，
ｊ）を受ける。ここで次の４つの状況が起こりうる。 （１） 前ブロック座標が（ｉ＋１，ｊ）である。選択
信号Ｓはそのとき値Ｌ（左）を持つ。各々のマルチプレ
クサはここで第１入力端子（Ｌ）と各サブメモリとを結
合する。したがって、Ｂ１はＢ４から内容を引き継ぎ、
Ｂ２はＢ５から、Ｂ３はＢ６から、Ｂ４はＢ７から、Ｂ
５はＢ８から、そしてＢ６はＢ９からそれぞれ内容を引
き継ぐ。サブメモリＢ７は予測画像メモリから新しいブ
ロックＩ１を受け、このブロックは真理値表にしたがっ
てブロック座標（ｉ＋２，ｊ−１）を有する。Ｂ８はブ
ロック座標（ｉ＋２，ｊ）を有するブロックＩ２を受
け、Ｂ９はブロック座標（ｉ＋２，ｊ＋１）を有するブ
ロックＩ３を受ける。前に格納されているピクセルのシ
フト及び、新しいピクセルの記憶を図６Ａにまとめる。 （２） 前ブロックの座標が（ｉ−１，ｊ）である。選
択信号Ｓはここで値Ｒ（右）を持ち、各々のマルチプレ
クサは第２入力端子（Ｒ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ右へ動かす。サブメモリＢ１は予測画像メモリか
らブロック座標（ｉ−２，ｊ−１）を有する新しいブロ
ックＩ１を受ける。Ｂ２はブロック座標（ｉ−２，ｊ）
を有するブロックＩ２を受け、Ｂ３はブロック座標（ｉ
−２，ｊ＋１）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｂに示す。 （３） 前ブロックの座標が（ｉ，ｊ＋１）である。選
択信号Ｓはここで値Ｕ（上）を持ち、各々のマルチプレ
クサは第３入力端子（Ｕ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ上へ動かす。サブメモリＢ３は予測画像メモリか
らブロック座標（ｉ−１，ｊ＋２）を有する新しいブロ
ックＩ１を受ける。Ｂ６はブロック座標（ｉ，ｊ＋２）
を有するブロックＩ２を受け、Ｂ９はブロック座標（ｉ
＋１，ｊ＋２）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｃに示す。 （４） 前ブロックの座標が（ｉ，ｊ−１）である。選
択信号Ｓはここで値Ｄ（下）を持ち、各々のマルチプレ
クサは第４入力端子（Ｄ）と各サブメモリとを結合す
る。サーチ領域メモリ内のピクセルをここで１ブロック
サイズ下へ動かす。サブメモリＢ１は予測画像メモリか
らブロック座標（ｉ−１，ｊ−２）を有する新しいブロ
ックＩ１を受ける。Ｂ４はブロック座標（ｉ，ｊ−２）
を有するブロックＩ２を受け、Ｂ７はブロック座標（ｉ
＋１，ｊ−２）を有するブロックＩ３を受ける。サーチ
領域のリフレッシュを図６Ｄに示す。
【００１８】前記サーチ領域メモリと同じ構造を、伝送
システムのデコーダに適用することができる。図３に示
すように、デコーダ３は、エンコードされた差画像ＤＦ
と動ベクトルＭＶとを、デコード回路３１と動き補償器
３２とへ各々供給するデマルチプレクサ３０を具える。
このデコーダはさらに、予測画像メモリ３３と、受けた
画像を復元する加算回路３４と、連続するブロック座標
（ｉ，ｊ）を供給する走査回路３５とを具える。この復
元した画像をデコーダの出力端子３６に供給する。
システムのデコーダに適用することができる。図３に示
すように、デコーダ３は、エンコードされた差画像ＤＦ
と動ベクトルＭＶとを、デコード回路３１と動き補償器
３２とへ各々供給するデマルチプレクサ３０を具える。
このデコーダはさらに、予測画像メモリ３３と、受けた
画像を復元する加算回路３４と、連続するブロック座標
（ｉ，ｊ）を供給する走査回路３５とを具える。この復
元した画像をデコーダの出力端子３６に供給する。
【００１９】図７はビデオデコーダ３に設けた動き補償
器３２を示す。これは図５に示す動き補償器と、ブロッ
クマッチング回路（図５中の１１０）が無いこと以外は
同様である。この動き補償器はここでは、サーチ領域
（Ｂ１．．．Ｂ９）と、動ベクトル（入力端子１２０
へ）とを受けるブロック抽出回路１７０を具える。動ベ
クトルに関して、この回路は８×８ピクセルブロックの
相対的な座標（ブロックＢ５に関して）を決定し、この
ブロックを出力する。このようなブロック抽出回路は一
般的に知られている。
器３２を示す。これは図５に示す動き補償器と、ブロッ
クマッチング回路（図５中の１１０）が無いこと以外は
同様である。この動き補償器はここでは、サーチ領域
（Ｂ１．．．Ｂ９）と、動ベクトル（入力端子１２０
へ）とを受けるブロック抽出回路１７０を具える。動ベ
クトルに関して、この回路は８×８ピクセルブロックの
相対的な座標（ブロックＢ５に関して）を決定し、この
ブロックを出力する。このようなブロック抽出回路は一
般的に知られている。
【００２０】図５及び７に示す動き補償器は、サーチ領
域メモリの簡単なファーストインファーストアウト構造
を維持しながら４つの独立した走査方向を可能にする。
このような場合、隣接するピクセルブロックを各々の時
間においてコード化すれば、３個より多い新しいピクセ
ルブロックを予測画像メモリから供給する必要はない。
このようにして、適応性のある動き補償器を、左から右
へ動作する既知の動き補償器に比べて、伝送に関して厳
密さを求められることなく得ることができる。
域メモリの簡単なファーストインファーストアウト構造
を維持しながら４つの独立した走査方向を可能にする。
このような場合、隣接するピクセルブロックを各々の時
間においてコード化すれば、３個より多い新しいピクセ
ルブロックを予測画像メモリから供給する必要はない。
このようにして、適応性のある動き補償器を、左から右
へ動作する既知の動き補償器に比べて、伝送に関して厳
密さを求められることなく得ることができる。
【００２１】本発明による動き補償器は外部からブロッ
ク座標（ｉ，ｊ）を受ける必要がないのはいうまでもな
い。予め決めたパターンに従って走査順序を変化するこ
とも同じく実行できる。このような場合、動き補償器に
画像の開始を示すクロックパルスを供給し、このクロッ
クパルスに応答して動き補償器が順次のブロック座標
（又は選択信号Ｓの値Ｌ、Ｒ、Ｕ及びＤ）を独立に発生
するようにすれば十分である。
ク座標（ｉ，ｊ）を受ける必要がないのはいうまでもな
い。予め決めたパターンに従って走査順序を変化するこ
とも同じく実行できる。このような場合、動き補償器に
画像の開始を示すクロックパルスを供給し、このクロッ
クパルスに応答して動き補償器が順次のブロック座標
（又は選択信号Ｓの値Ｌ、Ｒ、Ｕ及びＤ）を独立に発生
するようにすれば十分である。
【図１】既知のビデオエンコーダ又はデコーダが処理す
るピクセルブロックの順序を示す線図である。
るピクセルブロックの順序を示す線図である。
【図２】既知のビデオエンコーダ又はデコーダの動き補
償器のサーチ領域メモリのメモリ構成を示す線図であ
る。
償器のサーチ領域メモリのメモリ構成を示す線図であ
る。
【図３】本発明によるビデオエンコーダ又はデコーダを
有するビデオ伝送システムを示す線図である。
有するビデオ伝送システムを示す線図である。
【図４】図３に示すシステムで可能なピクセルブロック
の走査順序を示す線図である。
の走査順序を示す線図である。
【図５】図３のビデオエンコーダに設けた動き補償器の
実施例を示す線図である。
実施例を示す線図である。
【図６】６Ａから６Ｄは図５の動き補償器のサーチ領域
のリフレッシュの起こりうる形態を示す線図である。
のリフレッシュの起こりうる形態を示す線図である。
【図７】図３のビデオデコーダに設けた動き補償器の実
施例を示す線図である。
施例を示す線図である。
１ ビデオエンコーダ ２ 伝送チャネル ３ ビデオデコーダ １０ 入力端子 １１ 画像メモリ １２ 走査回路 １３ 減算回路 １４ 符号化回路 １５ マルチプレクサ １６ デコード回路 １７ 加算回路 １８ 画像メモリ １９ 動き補償器 ３０ デマルチプレクサ ３１ デコード回路 ３２ 動き補償器 ３３ 予測画像メモリ ３４ 加算回路 ３５ 走査回路 ３６ 出力端子 １０１−１０９ サブメモリ １１０ ブロックマッチング回路 １１１−１１９ マルチプレクサ １２０ 入力端子 １３０−１３２ 入力端子 １４０ ステップ決定回路 １５０ レジスタ １６０ アドレス回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルーランド デン バッケル オランダ国 3892 ベーエム ジーウォル デ ナールダール 21
Claims (9)
- 【請求項１】 予測画像の複数の隣接するピクセルブロ
ックを格納するサーチ領域メモリ（１０１−１０９）を
有する動き補償器（１９）を設けた、動き補償されたビ
デオ画像をブロック単位でエンコードするビデオエンコ
ーダ（１）において、 当該エンコーダがビデオ画像のピクセルブロックがエン
コードされる走査順序を決定する手段を有し、 前記動き補償器が、 走査順序にしたがってサーチ領域メモリに予測画像のピ
クセルブロックを供給するアドレス手段（１６０）と、 走査順序にしたがって走査領域メモリのピクセルブロッ
クを移動させると共に、前記供給ピクセルブロックをサ
ーチ領域メモリに格納する制御手段（１１１−１１９）
とを具えることを特徴とするビデオエンコーダ。 - 【請求項２】 請求項１に記載のビデオエンコーダにお
いて、サーチ領域メモリが複数のブロックメモリ（１０
１−１０９）を具え、前記制御手段を、各ブロックメモ
リの入力端子を予め決められた他のブロックメモリの出
力端子又は供給されるピクセルブロックを受ける入力端
子（１３０−１３２）に選択的に結合するマルチプレク
サ（１１１−１１９）で構成したビデオエンコーダ。 - 【請求項３】 請求項２に記載のビデオエンコーダにお
いて、前記制御手段に、マルチプレクサを制御するため
に連続するブロック座標から走査順序方向をステップ状
に表す選択信号（Ｓ）を得るステップ決定回路（１４
０）を設けたビデオエンコーダ。 - 【請求項４】 請求項２に記載のビデオエンコーダにお
いて、前記アドレス手段（１６０）が連続するブロック
座標から予測画像の前記ピクセルブロックを与える座標
を発生するように構成したビデオエンコーダ。 - 【請求項５】 予測画像の複数の隣接するピクセルブロ
ックを格納するサーチ領域メモリ（１０１−１０９）を
有する動き補償器（１９）を設けた、動き補償されたビ
デオ画像をブロック単位でデコードするビデオデコーダ
（１）において、 当該デコーダがビデオ画像のピクセルブロックがデコー
ドされる走査順序を決定する手段を有し、 前記動き補償器が、 走査順序にしたがってサーチ領域メモリに予測画像のピ
クセルブロックを供給するアドレス手段（１６０）と、 走査順序にしたがって走査領域メモリのピクセルブロッ
クを移動させると共に、前記供給ピクセルブロックをサ
ーチ領域メモリに格納する制御手段（１１１−１１９）
とを具えることを特徴とするビデオデコーダ。 - 【請求項６】 請求項１に記載のビデオデコーダにおい
て、サーチ領域メモリが複数のブロックメモリ（１０１
−１０９）を具え、前記制御手段を、各ブロックメモリ
の入力端子を予め決められた他のブロックメモリの出力
端子又は供給されるピクセルブロックを受ける入力端子
（１３０−１３２）に選択的に結合するマルチプレクサ
（１１１−１１９）で構成したビデオデコーダ。 - 【請求項７】 請求項２に記載のビデオデコーダにおい
て、前記制御手段に、マルチプレクサを制御するために
連続するブロック座標から走査順序方向をステップ状に
表す選択信号（Ｓ）を得るステップ決定回路（１４０）
を設けたビデオデコーダ。 - 【請求項８】 請求項２に記載のビデオデコーダにおい
て、前記アドレス手段（１６０）が連続するブロック座
標から予測画像の前記ピクセルブロックを与える座標を
発生するように構成したビデオデコーダ。 - 【請求項９】 請求項１から４のいずれか１項に記載の
ビデオエンコーダ及び請求項５から８のいずれか１項に
記載のビデオデコーダを設けたビデオレコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE9300666A BE1007252A3 (nl) | 1993-06-29 | 1993-06-29 | Bewegingscompensator. |
| BE09300666 | 1993-06-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0759096A true JPH0759096A (ja) | 1995-03-03 |
Family
ID=3887137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147934A Pending JPH0759096A (ja) | 1993-06-29 | 1994-06-29 | ビデオエンコーダ及びデコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5530481A (ja) |
| EP (1) | EP0632662A1 (ja) |
| JP (1) | JPH0759096A (ja) |
| KR (1) | KR950002487A (ja) |
| BE (1) | BE1007252A3 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY121607A (en) * | 1995-07-10 | 2006-02-28 | Hyundai Curitel Inc | Grid moving method of object image and apparatus using the same and compaction/motion estimation method using the same and apparatus thereof |
| US5768537A (en) * | 1996-02-22 | 1998-06-16 | International Business Machines Corporation | Scalable MPEG2 compliant video encoder |
| JPH1023415A (ja) * | 1996-07-05 | 1998-01-23 | Matsushita Electric Ind Co Ltd | 画像符号化復号方法および装置 |
| EP2352300A1 (en) * | 1997-02-13 | 2011-08-03 | Mitsubishi Denki Kabushiki Kaisha | Moving picture prediction system |
| US6594311B1 (en) * | 1997-10-20 | 2003-07-15 | Hitachi America, Ltd. | Methods for reduced cost insertion of video subwindows into compressed video |
| CN1117480C (zh) * | 1997-12-01 | 2003-08-06 | 三星电子株式会社 | 运动向量预测方法 |
| US6163576A (en) * | 1998-04-13 | 2000-12-19 | Lsi Logic Corporation | Video encoder having reduced memory bandwidth requirements |
| US6970176B1 (en) | 1998-06-23 | 2005-11-29 | Van Der Meulen Pieter Sierd | Video processing in PC uses statistically tuned color cube |
| US6738424B1 (en) | 1999-12-27 | 2004-05-18 | Objectvideo, Inc. | Scene model generation from video for use in video processing |
| JP4182442B2 (ja) * | 2006-04-27 | 2008-11-19 | ソニー株式会社 | 画像データの処理装置、画像データの処理方法、画像データの処理方法のプログラム及び画像データの処理方法のプログラムを記録した記録媒体 |
| US8090019B2 (en) * | 2006-09-08 | 2012-01-03 | Jiun-In Guo | Intra prediction circuit device applied to the H.264 video coding standard |
| US9747658B2 (en) * | 2013-09-06 | 2017-08-29 | Apple Inc. | Arbitration method for multi-request display pipeline |
| US20150271512A1 (en) * | 2014-03-18 | 2015-09-24 | Texas Instruments Incorporated | Dynamic frame padding in a video hardware engine |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371895A (en) * | 1980-01-18 | 1983-02-01 | Nippon Electric Co., Ltd. | Coded video signal transmitting and receiving system |
| US4897720A (en) * | 1988-03-14 | 1990-01-30 | Bell Communications Research, Inc. | Circuit implementation of block matching algorithm |
| JP2797404B2 (ja) * | 1989-04-20 | 1998-09-17 | ソニー株式会社 | 動画像データの記録方式 |
| JPH0832048B2 (ja) * | 1990-01-23 | 1996-03-27 | 日本ビクター株式会社 | 動きベクトル検出装置 |
| FR2670923A1 (fr) * | 1990-12-21 | 1992-06-26 | Philips Lab Electronique | Dispositif de correlation. |
| EP0509594B1 (en) * | 1991-04-18 | 1997-10-22 | Koninklijke Philips Electronics N.V. | System and method for improving video recorder performance in a search mode |
| US5200820A (en) * | 1991-04-26 | 1993-04-06 | Bell Communications Research, Inc. | Block-matching motion estimator for video coder |
| US5278663A (en) * | 1991-06-28 | 1994-01-11 | Samsung Electronics Co. Ltd. | Method for compensating the vibration of an image and device therefor in a video camera |
| DE69217150T2 (de) * | 1991-09-30 | 1997-07-17 | Philips Electronics Nv | Bewegungsvektorschätzung, Bewegungsbildkodierung- und -speicherung |
| JP2586260B2 (ja) * | 1991-10-22 | 1997-02-26 | 三菱電機株式会社 | 適応的ブロッキング画像符号化装置 |
| US5227878A (en) * | 1991-11-15 | 1993-07-13 | At&T Bell Laboratories | Adaptive coding and decoding of frames and fields of video |
| US5327248A (en) * | 1992-03-23 | 1994-07-05 | Ricoh Company, Ltd. | Compressed image virtual editing system |
-
1993
- 1993-06-29 BE BE9300666A patent/BE1007252A3/nl not_active IP Right Cessation
-
1994
- 1994-06-28 EP EP94201862A patent/EP0632662A1/en not_active Withdrawn
- 1994-06-28 KR KR1019940014949A patent/KR950002487A/ko not_active Application Discontinuation
- 1994-06-29 US US08/268,709 patent/US5530481A/en not_active Expired - Fee Related
- 1994-06-29 JP JP6147934A patent/JPH0759096A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| BE1007252A3 (nl) | 1995-05-02 |
| KR950002487A (ko) | 1995-01-04 |
| US5530481A (en) | 1996-06-25 |
| EP0632662A1 (en) | 1995-01-04 |
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