JPH0758775B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、情報処理、通信、制御などの産業界の幅広
い分野に用いることのできる半導体デバイスに関し、特
に従来のデバイスよりもはるかに優れた超高速性と超集
積性とのいずれをも実現可能とする基本的な半導体デバ
イスに関する。TECHNICAL FIELD The present invention relates to a semiconductor device that can be used in a wide range of industrial fields such as information processing, communication, and control, and is far superior to conventional devices in particular. The present invention relates to a basic semiconductor device capable of achieving both ultra-high speed and ultra-integration.

（従来の技術） 現在使用されている半導体デバイスは、大部分がシリコ
ンデバイスであるが、これらのデバイスはSi−SiO₂界面
のチャネルを流れるキャリアを制御するMOS（金属−酸
化物−半導体）デバイスと、pn接合を流れるキャリアを
制御するバイポーラデバイスとに分けられる。一般に、
MOSデバイスは高集積性に優れ、バイポーラデバイスは
高速性に優れている。また一部には、GaAsを主体とした
化合物半導体デバイスも実用化されており、表面に形成
されるショットキー接触によって流れるキャリアを制御
するMESFET（金属ショットキー電界効果トランジスタ）
が一般的で、最近ではA1_XGa_1-XAs−GaAsヘテロ界面のチ
ャンネルを流れるキャリアを制御するHEMT（高電子移動
度トランジスタ）も提案され一部実用化されている。(Prior Art) Most of the semiconductor devices currently used are silicon devices, but these devices are MOS (metal-oxide-semiconductor) devices that control carriers flowing in the channel at the Si-SiO ₂ interface. And a bipolar device that controls carriers flowing in the pn junction. In general,
MOS devices are highly integrated and bipolar devices are very fast. In addition, a compound semiconductor device mainly composed of GaAs has been put into practical use in part, and MESFET (metal Schottky field effect transistor) that controls carriers flowing by a Schottky contact formed on the surface.
However, HEMT (High Electron Mobility Transistor) that controls carriers flowing in the channel of A _{1 X} Ga _1-X As-GaAs hetero interface has been proposed and partially put into practical use.

これら従来のデバイスに共通する動作原理は、流れるキ
ャリアの数を制御することにある。即ち、従来最も一般
的に用いられているデバイスである、MOSデバイスにし
てもバイポーラデバイスにしても、基本的な動作原理は
デバイスを流れるキャリア数の制御にある。MOSデバイ
スでは、絶縁膜であるSiO₂膜上のゲートに印加される電
圧により、シリコン表面に誘起されるキャリア数を変化
させて動作させる。バイポーラデバイスでは、ベースに
注入する逆極性のキャリアによりエミッタからコレクタ
に流すキャリア数を変化させて動作させる。いずれも、
統計学的な平均値で表わされるキャリア密度、キャリア
移動度、キャリア拡散係数、キャリア寿命などの巨視量
によって動作が決められている。The operating principle common to these conventional devices is to control the number of flowing carriers. That is, the basic operation principle of controlling the number of carriers flowing through the device, whether it is a MOS device or a bipolar device, which is the most commonly used device in the past. The MOS device is operated by changing the number of carriers induced on the silicon surface by the voltage applied to the gate on the SiO ₂ film which is the insulating film. In a bipolar device, the number of carriers flowing from the emitter to the collector is changed by the carriers of opposite polarity injected into the base to operate. Both
The operation is determined by macroscopic quantities such as a carrier density, a carrier mobility, a carrier diffusion coefficient, and a carrier life, which are represented by a statistical average value.

（発明が解決しようとする問題点） さて、これらの従来デバイスは、より高集積に、より高
速にという電子デバイスに対する不変の要求に対して、
半導体技術の絶え間ない革新的な開発により、デバイス
の微細化ということで応えてきた。そして、今日、デバ
イスの微細化はサブミクロンの領域には入っている。(Problems to be Solved by the Invention) Now, these conventional devices meet the invariable demands for electronic devices of higher integration and higher speed.
We have responded to the miniaturization of devices by continuous and innovative development of semiconductor technology. And today, device miniaturization is in the submicron range.

しかしながら、デバイス製作の各段階において、キャリ
ア数の制御を根本原理とする従来デバイスの微細化には
限界が見え始めてきた。例えば、MOSデバイスでは、ソ
ースとドレイン間でのパンチスルーの問題、微小化に伴
ってしきい値電圧が変化する短チャネル或は狭チャネル
効果の問題、ドレイン近傍でのキャリアのイオン化衝突
によるホットキャリアの発生及びゲート絶縁膜の薄膜化
による絶縁破壊及びキャリアのトンネリングの問題等が
ある。また、バイポーラデバイスでは、エミッタとコレ
クタ間のパンチスルーの問題、ベース厚さの減少に伴う
高抵抗化の問題等がある。However, at each stage of device fabrication, there is a limit to the miniaturization of conventional devices based on the principle of controlling the number of carriers. For example, in MOS devices, the problem of punch-through between the source and drain, the problem of short channel or narrow channel effect in which the threshold voltage changes with miniaturization, the hot carrier due to ionization collision of carriers near the drain. And the problem of dielectric breakdown and carrier tunneling due to thinning of the gate insulating film. In addition, the bipolar device has a problem of punch-through between the emitter and the collector, a problem of high resistance due to a decrease in base thickness, and the like.

このように、デバイスを高集積、高速化するにはデバイ
スの微小化は避けられないが、それに伴って、デバイス
動作そのものが問題になってきている。この問題を打破
するためには、キャリア数の制御という従来デバイス共
通の動作原理とは異なる、新しい動作原理に基づくデバ
イスの出現が望まれていた。As described above, miniaturization of the device is inevitable for high integration and high speed of the device, but the device operation itself is becoming a problem accordingly. In order to overcome this problem, the emergence of a device based on a new operation principle, which is different from the operation principle common to conventional devices of controlling the number of carriers, has been desired.

この発明は、従来デバイスの動作における基本的な欠点
に鑑み、これらの欠点を克服してより高速、高集積化を
可能ならしめる、新しい動作原理に基づく半導体デバイ
スを提供することを目的とするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the basic drawbacks in the operation of conventional devices, and an object of the present invention is to provide a semiconductor device based on a new operation principle that overcomes these drawbacks and enables higher speed and higher integration. Is.

即ち、半導体では、よく知られているようにエネルギー
バンド構造を取り、電子が存在することがエネルギー的
に禁止されている禁止帯（エネルギーバンドギャップ）
を挟んで、殆ど電子によって埋められている価電子帯
と、殆ど空の状態であるが電子の存在が許される伝導帯
により構成される。そして、半導体の電気伝導はこの伝
導帯に存在する電子によって行なわれる。また、価電子
帯の空の準位は正の電荷を帯びたキャリアと考えること
ができ、正孔と呼ばれて電子と同様電気伝導に寄与す
る。That is, in a semiconductor, a band gap (energy band gap) in which an energy band structure is adopted and the existence of electrons is energetically prohibited is well known.
It is composed of a valence band that is almost filled with electrons, and a conduction band that is almost empty but allows the existence of electrons. The electric conduction of the semiconductor is performed by the electrons existing in this conduction band. Further, the empty level in the valence band can be considered as a carrier carrying a positive charge, and is called a hole, and contributes to electric conduction like an electron.

ここで重要なことは、半導体バルク内では、伝導帯の電
子の存在乃至価電子帯の正孔の存在が許される状態密度
は非常に大きくエネルギー的に連続と考えられることで
あり、このことは伝導帯のキャリアである電子乃至価電
子帯のキャリアである正孔を区別することが原理的に困
難ということになり、このことが、従来デバイスにおい
てはキャリアの数の制御を動作の基本原理にしている理
由の一つである。What is important here is that the density of states in which the existence of electrons in the conduction band or the existence of holes in the valence band is allowed in the semiconductor bulk is very large and is considered to be energetically continuous. In principle, it is difficult to distinguish between electrons, which are carriers in the conduction band, and holes, which are carriers in the valence band, which makes the control of the number of carriers the basic principle of operation in conventional devices. Is one of the reasons.

しかしながら、キャリアが非常に狭い半導体領域に押し
込められた状態になると上述の事情は一変する。以降の
説明においては特に断わらない限り伝導帯の電子を対象
にするが、同じ事は正孔についても成り立つ。大きい半
導体領域においては、伝導帯の連続準位を横、縦、深さ
（又は、ｘ、ｙ、ｚ方向）の３方向に対して自由に移動
できた電子は、例えば、ポテンシャルの壁によってある
１つの方向に対して制限が加えられる、即ちポテンシャ
ルの井戸（量子井戸）が設けられると、電子の波動関数
はその方向に対して定在波が立つように量子化されて離
散的なエネルギー準位を持つようになる。例えば、第１
図の説明図に示すように、Ｚ軸方向にポテンシャルの井
戸（量子井戸）が設けられたとすると、Ｚ軸方向の電子
の運動が制限されて図の点線で示した準位しか取れなく
なる。図に示したエネルギー準位以外に電子は存在でき
なくなるのである。この離散準位のエネルギー位置とそ
の間隔は、井戸の幅、井戸の深さ、キャリアの有効質量
で決められる。キャリアの有効質量、井戸の深さは半導
体材料が決まれば決められてしまうが、井戸の幅は自由
に設計できることは注意すべきである。However, the above situation is completely changed when carriers are pushed into a very narrow semiconductor region. In the following description, electrons in the conduction band are targeted unless otherwise specified, but the same holds for holes. In a large semiconductor region, electrons that can move freely in the conduction band continuous level in three directions of horizontal, vertical, and depth (or x, y, and z directions) are, for example, due to potential walls. When a limit is applied to one direction, that is, a potential well (quantum well) is provided, the electron wave function is quantized so that a standing wave is generated in that direction and discrete energy Come to hold a position. For example, the first
As shown in the explanatory view of the figure, if a potential well (quantum well) is provided in the Z-axis direction, the movement of electrons in the Z-axis direction is limited, and only the level shown by the dotted line in the figure can be obtained. No electrons can exist except for the energy levels shown in the figure. The energy positions of the discrete levels and their intervals are determined by the width of the well, the depth of the well, and the effective mass of carriers. It should be noted that the effective mass of the carrier and the depth of the well are determined if the semiconductor material is determined, but the width of the well can be freely designed.

さて、第１図の説明図においては、ポテンシャルの井戸
はフラットであり電界が加えられていない状態である
が、第２図の説明図のように、例えば、Ｚ方向に電界が
加えられた場合は、全体のポテンシャルは傾斜し、それ
と同時に井戸内の離散エネルギー位置も模式的に図に示
すように変化する。ここで、電場は外部から自由に加え
ることができることに注意すべきである。In the illustration of FIG. 1, the potential well is flat and no electric field is applied. However, as in the illustration of FIG. 2, for example, when an electric field is applied in the Z direction. , The total potential is inclined, and at the same time, the discrete energy position in the well changes as shown in the figure. It should be noted here that the electric field can be applied externally at will.

この発明の半導体デバイスでは、上述した、電子の存在
する半導体領域をポテンシャルの井戸に押し込めて、そ
の時に生じる離散的なエネルギー準位を電子が電導する
ことと、それらの離散エネルギー準位位置乃至は準位に
存在できる電子の存在分布、言換えれば電子のその領域
の波動関数そのものを電界によって変化させることを動
作の基本原理とするものである。勿論、電界によってキ
ャリアの数が変化する場合があるが、それは付帯現象と
してあってもよい。In the semiconductor device of the present invention, the above-described semiconductor region in which electrons are present is pushed into the potential well, and the electrons conduct the discrete energy levels generated at that time, and their discrete energy level positions or The basic principle of operation is to change the existence distribution of electrons that can exist in a level, in other words, to change the wave function itself of the electron in that region by an electric field. Of course, the number of carriers may change depending on the electric field, which may be an incidental phenomenon.

即ち、この発明の半導体デバイスでは、従来デバイスが
前述のようにキャリアの数を制御することによって動作
するのとは全く異なる。先ず、キャリアをポテンシャル
の井戸の部分を構成する第１の半導体領域に閉じ込めて
離散的なエネルギー準位にしか存在できないようにし、
かつ、その離散的なエネルギー準位の位置を、ポテンシ
ャルの井戸を構成する障壁形成領域を介して設けられた
制御領域の電圧により外部から電界を印加することによ
ってキャリアの輸送制御を行なうものである。That is, the semiconductor device of the present invention is completely different from the conventional device that operates by controlling the number of carriers as described above. First, the carriers are confined in the first semiconductor region forming the portion of the potential well so that they can exist only in discrete energy levels,
And, the transport of carriers is controlled by externally applying an electric field to the position of the discrete energy level by the voltage of the control region provided through the barrier forming region forming the potential well. .

（問題点を解決するための手段） この発明の半導体デバイスは、基本的には（ａ）対向す
る第１の表面と第２の表面を有し、該第１、第２の表面
間の少なくとも１部は、離散エネルギー準位が形成され
るに足りる小寸法の厚さを有する第１の半導体領域、
（ｂ）前記第１の表面に接して、前記第１の半導体領域
と第１のエネルギー障壁を形成する、第１の半導体領域
よりもエネルギー禁止帯幅の大きい材料から成る第１の
障壁形成領域、（ｃ）前記第２の表面に接して、前記第
１の半導体領域１と第２のエネルギー障壁を形成する、
前記第１の半導体領域よりもエネルギー禁止帯幅の大き
い材料からなる第２の障壁形成領域、（ｄ）前記第１の
半導体領域に電界を及ぼす位置に、前記第１、第２の障
壁形成領域を介して設けられた導電性材料からなる制御
領域、（ｅ）前記第１の半導体領域に直接又は第３のエ
ネルギー障壁形成領域を介して設けられたキャリアのの
供給領域、（ｆ）前記第１の半導体領域に直接又は第４
のエネルギー障壁形成領域を介して設けられたキャリア
の収集領域とから少なくとも構成される。(Means for Solving the Problems) The semiconductor device of the present invention basically has (a) a first surface and a second surface facing each other, and at least the first surface and the second surface are opposed to each other. Part of the first semiconductor region has a thickness small enough to form a discrete energy level,
(B) A first barrier formation region, which is in contact with the first surface and forms a first energy barrier with the first semiconductor region, and which is made of a material having an energy band gap larger than that of the first semiconductor region. (C) forms a second energy barrier with the first semiconductor region 1 in contact with the second surface,
A second barrier formation region made of a material having an energy band gap larger than that of the first semiconductor region; (d) the first and second barrier formation regions at positions where an electric field is applied to the first semiconductor region. A control region made of a conductive material provided via the (e) carrier supply region provided directly to the first semiconductor region or via a third energy barrier forming region; Directly on the first semiconductor region or on the fourth
And a carrier collection region provided via the energy barrier formation region of.

なお、前記制御領域は前記第１の障壁形成領域を介して
第１の制御領域と前記第２の障壁形成領域を介して第２
の制御領域を設け、この両方によって構成してもよく、
又前記何れか一方の制御領域によって構成してもよい。The control region may be a first control region via the first barrier formation region and a second barrier region via the second barrier formation region.
It is also possible to provide a control area of
Further, it may be configured by either one of the control areas.

また、前記供給領域の少なくともほぼ対向する２つの表
面に接して第５、第６の障壁形成領域を設けてもよく、
更に前記収集領域の少なくともほぼ対向する２つの表面
に接して第７、第８の障壁形成領域を設けてもよい。Further, the fifth and sixth barrier forming regions may be provided in contact with at least two surfaces of the supply region which are substantially opposed to each other,
Furthermore, the seventh and eighth barrier forming regions may be provided in contact with at least two surfaces of the collecting region which are substantially opposite to each other.

前記第１の半導体領域はシリコン、或はGaAs等の化合物
半導体で構成でき、この場合単結晶、多結晶、アモルフ
ァス材料何れでも構成できる。The first semiconductor region can be composed of silicon or a compound semiconductor such as GaAs, and in this case, can be composed of any of single crystal, polycrystal and amorphous materials.

前記供給領域と収集領域は必ずしも金属材料である必要
はなく、前記第１の半導体領域と同じ半導体或はこれと
異なる半導体で構成してもよい。The supply region and the collection region do not necessarily have to be made of a metallic material, and may be made of the same semiconductor as the first semiconductor region or a semiconductor different from the same.

一方、前記第１、第２の障壁形成領域は前記第１の半導
体領域よりもエネルギー禁止帯幅の大きな半導体又は絶
縁体で構成され、前記第５、第６の障壁形成領域は前記
供給領域よりもエネルギー禁止帯幅の大きな半導体又は
絶縁体で構成され、前記第７、第８の障壁形成領域は前
記収集領域よりもエネルギー禁止帯幅の大きな半導体又
は絶縁体で構成される。On the other hand, the first and second barrier formation regions are made of a semiconductor or an insulator having an energy band gap larger than that of the first semiconductor region, and the fifth and sixth barrier formation regions are formed from the supply region. Is also formed of a semiconductor or an insulator having a large energy forbidden band, and the seventh and eighth barrier formation regions are formed of a semiconductor or an insulator having a larger energy forbidden band than that of the collecting region.

また、前記制御領域は金属、シリサイド、高キャリア濃
度半導体などの導電性材料により構成される。Further, the control region is made of a conductive material such as metal, silicide, or high carrier concentration semiconductor.

（作用） 次に、この発明の半導体デバイスの基本的な動作につい
て説明する。(Operation) Next, a basic operation of the semiconductor device of the present invention will be described.

前記第１の半導体領域に離散的なエネルギー準位が存在
する場合、供給領域のキャリアの持つエネルギー位置が
第１の半導体領域の離散的なエネルギー位置と一致して
いなければ、キャリアの供給領域から第１に半導体領域
への輸送は行なわれないことになる。即ち、離散エネル
ギー準位が第１の半導体領域に存在する場合には、その
準位位置以外での電子の存在は許されず、全体を通して
の電子の輸送は禁止されるのである。例えば、供給領域
からあるエネルギー準位位置の電子を、離散的なエネル
ギー準位が作られた第１の半導体領域へ輸送させようと
したときに、離散エネルギー準位位置がその電子のエネ
ルギー位置と異なる場合には、供給領域と第１の半導体
領域の境界において反射されてしまい輸送されないこと
になる。When a discrete energy level exists in the first semiconductor region, if the energy position of the carrier in the supply region does not coincide with the discrete energy position of the first semiconductor region, the carrier supply region First, it will not be transported to the semiconductor region. That is, when the discrete energy level exists in the first semiconductor region, the existence of electrons at positions other than the level position is not permitted, and the transport of electrons throughout is prohibited. For example, when an electron at a certain energy level position is to be transported from the supply region to the first semiconductor region where a discrete energy level is created, the discrete energy level position becomes the energy position of the electron. If they are different, they are reflected at the boundary between the supply region and the first semiconductor region and are not transported.

ところが、前記制御領域に電圧を印加して前記第１の半
導体領域に電界を発生させて、第１の半導体領域の離散
エネルギー準位位置を、供給領域の進入しようとする電
子のエネルギー位置に一致させると、全体としてエネル
ギー準位位置の連続性が保たれて、電子は供給領域から
第１の半導体領域に輸送されることができる。However, a voltage is applied to the control region to generate an electric field in the first semiconductor region so that the discrete energy level position of the first semiconductor region coincides with the energy position of the electron trying to enter the supply region. Then, the continuity of the energy level positions is maintained as a whole, and the electrons can be transported from the supply region to the first semiconductor region.

なお、第１の半導体領域から収集領域への電子の輸送
は、収集領域が連続エネルギー準位を持つ材料の場合で
あれば問題なく行なわれ、また収集領域が離散エネルギ
ー準位をもつ半導体で構成される場合でも、収集領域の
離散エネルギー準位位置と前記第１の半導体領域の離散
エネルギー準位位置とを一致させることによって、容易
に行なわれる。It should be noted that the transport of electrons from the first semiconductor region to the collecting region is performed without any problem if the collecting region is a material having a continuous energy level, and the collecting region is composed of a semiconductor having a discrete energy level. Even in such a case, it is easily performed by making the discrete energy level position of the collecting region and the discrete energy level position of the first semiconductor region coincide with each other.

以上はこの発明の半導体デバイスの基本的な動作である
が、これらの動作を実現するためにさまざまな実施例を
挙げることができる。以下、これらの実施例について具
体的に説明する。Although the basic operations of the semiconductor device of the present invention have been described above, various embodiments can be given to realize these operations. Hereinafter, these examples will be specifically described.

（実施例） 先ず、この発明の半導体デバイスの基本的な構成を示
し、しかる後に様々な実施例について具体的に詳細に説
明する。(Examples) First, the basic structure of the semiconductor device of the present invention will be shown, and thereafter various examples will be specifically described in detail.

第３図は、この発明の半導体デバイスの基本的な構成を
模式的に示すもので、１は対向する第１の表面と第２の
表面を有し、該第１、第２の表面間の少なくとも１部
は、離散エネルギー準位が形成されるに足りる小寸法の
厚さを有する第１の半導体領域である。第１の半導体領
域１の先端と後端にはキャリアの供給領域３と収集領域
４が接続され、更に第１の半導体領域１の第１の表面に
は第１の半導体領域１よりもエネルギー禁止帯幅の大き
い材料から成る第１の障壁形成領域20が接続され、また
第１の表面に対向する第２の表面には第１の半導体領域
１よりもエネルギー禁止帯幅の大きい材料からなる第２
の障壁形成領域21が接続され、更に第１の半導体領域１
に電界を及ぼす位置には第１の障壁形成領域20を介して
第１の制御領域50が設けられ、また第１の半導体領域１
に電界を及ぼす位置には第２の障壁形成領域21を介して
第２の制御領域51が設けられる。FIG. 3 schematically shows the basic structure of the semiconductor device of the present invention, in which 1 has a first surface and a second surface which are opposed to each other, and between the first and second surfaces. At least a portion is the first semiconductor region having a thickness small enough to form the discrete energy levels. A carrier supply region 3 and a carrier collection region 4 are connected to the front and rear ends of the first semiconductor region 1, and the first surface of the first semiconductor region 1 is more energy prohibited than the first semiconductor region 1. A first barrier forming region 20 made of a material having a large band width is connected, and a second surface opposite to the first surface is made of a material having a larger energy forbidden band width than that of the first semiconductor region 1. Two
The barrier forming region 21 of the first semiconductor region 1
A first control region 50 is provided at a position where an electric field is applied to the first semiconductor region 1 via the first barrier formation region 20.
A second control region 51 is provided at a position where an electric field is exerted on the second barrier formation region 21 via the second barrier formation region 21.

なお、第２の制御領域51は必ずしも必要でなく、またキ
ャリアの供給領域３と第１の半導体領域１との間には第
３の障壁形成領域を設けてもよく、第１の半導体領域１
とキャリアの収集領域４との間には第４の障壁形成領域
を設けてもよい。The second control region 51 is not always necessary, and a third barrier formation region may be provided between the carrier supply region 3 and the first semiconductor region 1.
A fourth barrier forming region may be provided between the carrier collecting region 4 and the carrier collecting region 4.

更に、供給領域３のほぼ対向する２つの表面に接して第
５、第６の障壁形成領域、収集領域４のほぼ対向する２
つの表面に接して第７、第８の障壁形成領域を設けるよ
うにしてもよい。Further, the second and the fifth barrier formation regions, which are in contact with two surfaces of the supply region 3 which are substantially opposed to each other, and the collection region 4 which is substantially opposed to each other 2
The seventh and eighth barrier formation regions may be provided in contact with one surface.

第３図の構成においては、離散エネルギー準位位置を制
御するための電界は、第１の制御領域50と供給領域３ま
たは第２の障壁形成領域21（導電性である場合）間の電
圧、または第１の制御領域50と第２の制御領域51間の電
圧で発生させることができる。In the configuration of FIG. 3, the electric field for controlling the discrete energy level position is the voltage between the first control region 50 and the supply region 3 or the second barrier formation region 21 (when conductive), Alternatively, it can be generated by a voltage between the first control region 50 and the second control region 51.

第４図にこの発明の具体的な第１の実施例を示す。この
実施例ではキャリアの供給領域３と収集領域４も第１の
半導体領域１と同じ半導体で構成し、また供給領域３の
対向する表面には第５、第６の障壁形成領域22、23が形
成され、第５の障壁形成領域22には電極30が設けられ、
更にキャリアの収集領域４の対向する表面に第７、第８
の障壁形成領域24、25が設けられ、第７の障壁形成領域
24には電極40が設けられる。FIG. 4 shows a concrete first embodiment of the present invention. In this embodiment, the carrier supply region 3 and the carrier collection region 4 are also made of the same semiconductor as the first semiconductor region 1, and the opposite surfaces of the supply region 3 are provided with the fifth and sixth barrier formation regions 22 and 23. And an electrode 30 is provided in the fifth barrier formation region 22
Furthermore, the seventh and eighth surfaces are formed on the opposite surfaces of the carrier collecting region 4.
Barrier forming regions 24 and 25 are provided, and a seventh barrier forming region
Electrodes 40 are provided on 24.

なお、第１の半導体領域１、供給領域３、収集領域４を
挟む第１障壁形成領域20と第２障壁形成領域21、第５障
壁形成領域22と第６障壁形成領域23、第７障壁形成領域
24と第８障壁形成領域25は第１の半導体領域１を構成す
る半導体よりも禁止帯幅の大きな半導体で構成する。The first barrier formation region 20, the second barrier formation region 21, the fifth barrier formation region 22, the sixth barrier formation region 23, and the seventh barrier formation that sandwich the first semiconductor region 1, the supply region 3, and the collection region 4 are formed. region
24 and the eighth barrier formation region 25 are formed of a semiconductor having a bandgap larger than that of the semiconductor forming the first semiconductor region 1.

また、第１の半導体領域１、供給領域３、収集領域４の
Ｚ方向の厚さは離散的なエネルギー準位が形成されるほ
ど十分に小さくしてあり、特に第１の半導体領域１のＺ
方向の厚さは他の領域に比べて小さくしてある。簡単な
量子力学による計算から、Ｚ方向の厚さが小さいほど、
また有効質量が小さいほど離散準位のエネルギー間隔は
大きくなり、かつ最低のエネルギー準位である基底準位
位置も大きな値となる。Further, the thicknesses of the first semiconductor region 1, the supply region 3, and the collection region 4 in the Z direction are made sufficiently small so that discrete energy levels are formed.
The thickness in the direction is smaller than the other regions. From the calculation by simple quantum mechanics, the smaller the thickness in the Z direction,
Further, the smaller the effective mass, the larger the energy interval of the discrete levels, and the larger the ground level position, which is the lowest energy level.

したがって、第４図（ｂ）、（ｃ）のエネルギーバンド
図に示すように、第１の半導体領域１、供給領域３、収
集領域４を構成する半導体の伝導帯はポテンシャルの井
戸即ち量子井戸を形成する。そして、第１、第２の制御
領域50、51間に電圧が加えられない状態では、第１の半
導体領域１と、第１の半導体領域と同じ半導体で形成さ
れた供給領域３、収集領域４とでは離散準位のエネルギ
ー位置が第４図（ｂ）に示すように一致していないの
で、供給領域３から収集領域４に電子は流れることはで
きない。Therefore, as shown in the energy band diagrams of FIGS. 4B and 4C, the conduction bands of the semiconductors forming the first semiconductor region 1, the supply region 3, and the collection region 4 are potential wells, that is, quantum wells. Form. Then, when no voltage is applied between the first and second control regions 50 and 51, the first semiconductor region 1, the supply region 3 and the collection region 4 formed of the same semiconductor as the first semiconductor region 1 In and, the energy levels of the discrete levels do not match as shown in FIG. 4 (b), so that electrons cannot flow from the supply region 3 to the collection region 4.

ところが、制御領域50、51間に電圧を加えてその間にあ
る第１の半導体領域１に電界を発生させると、第１の半
導体領域１のポテンシャルの井戸は傾き、かつその部分
の離散的なエネルギー準位の位置は下に下がる結果とな
る。したがって、第４図（ｃ）に示すように丁度第１の
半導体領域１の離散的なエネルギー位置の１つが供給領
域３、収集領域４の離散エネルギー準位位置の１つと一
致するような電界を加えると、離散エネルギー準位位置
が供給領域３から収集領域４まで連続的につながること
になり、電子が流れることができるようになる。However, when a voltage is applied between the control regions 50 and 51 to generate an electric field in the first semiconductor region 1 between them, the potential well of the first semiconductor region 1 tilts and the discrete energy of that portion is increased. The position of the level will result in a lowering. Therefore, as shown in FIG. 4 (c), an electric field is generated so that exactly one of the discrete energy positions of the first semiconductor region 1 coincides with one of the discrete energy level positions of the supply region 3 and the collecting region 4. In addition, the discrete energy level positions are continuously connected from the supply region 3 to the collection region 4 and electrons can flow.

なお、一般的には電子は最低エネルギーである基底準位
に存在するから、上述の場合も第１の半導体領域１の基
底準位位置と供給領域３、収集領域４の基底状態位置と
が一致するように電界を加えることになるのが一般的で
ある。Note that, in general, electrons exist in the ground level, which is the lowest energy, so that the ground level positions of the first semiconductor region 1 and the ground state positions of the supply region 3 and the collection region 4 are the same in the above case as well. Generally, an electric field is applied as described above.

以上のように、第４図に示す第１の実施例では、制御領
域50、51間に電圧を印加することによって、“OFF"状態
から“ON"状態に変化できるためスイッチ素子として動
作することになる。As described above, in the first embodiment shown in FIG. 4, by applying a voltage between the control regions 50 and 51, it is possible to change from the “OFF” state to the “ON” state, so that it operates as a switch element. become.

なお、離散準位のエネルギー間隔は、前述したように用
いる第１の半導体領域１を構成する半導体の有効質量と
Ｚ方向の厚さによって決められる。例えば、無限大のエ
ネルギー障壁に囲まれたGaAsの場合、厚さ10nmとする
と、有効質量ｍ^＊は0.07m₀（m₀は自由電子の質量）を用
いて計算すると、離散準位のエネルギー位置は伝導帯端
から測って（54meV）n²となる。ここで、ｎは正の整数
である。Note that the energy level of the discrete levels is determined by the effective mass of the semiconductor forming the first semiconductor region 1 used as described above and the thickness in the Z direction. For example, in the case of GaAs surrounded by an infinite energy barrier, if the thickness is 10 nm, the effective mass m ^* is calculated using 0.07 m ₀ (m ₀ is the mass of free electron), and the energy level of the discrete level is calculated. Is (54 meV) n ² measured from the conduction band edge. Here, n is a positive integer.

第４図においては、第１の半導体領域１のＺ方向の厚さ
がこれと接する供給領域３、収集領域４のＺ方向の厚さ
よりも小さい場合であったが、第５図に示すこの発明の
第２の実施例に示すように、この関係が逆であってもス
イッチ動作をさせることができる。この場合は、第５図
（ｂ）に示すように第１の半導体領域１に電界が加えら
れていない場合、第１の半導体領域の基底状態のエネル
ギー準位位置が供給領域３、収集領域４の基底状態のエ
ネルギー準位位置よりも低い位置にくるが、第５図
（ｃ）に示すように、制御領域50、51間に電圧を加え第
１の半導体領域１に電界を印加して、基底準位のもう一
つ上の第２のエネルギー準位位置を下げることにより、
供給領域３、収集領域４の基底エネルギー準位位置と第
１の半導体領域１の第２のエネルギー準位位置を一致さ
せ、供給領域３から収集領域４への電子の輸送を可能と
することができる。In FIG. 4, the thickness in the Z direction of the first semiconductor region 1 is smaller than the thickness in the Z direction of the supply region 3 and the collecting region 4 which are in contact with the first semiconductor region 1. However, the present invention shown in FIG. As shown in the second embodiment, the switch operation can be performed even if this relationship is reversed. In this case, when no electric field is applied to the first semiconductor region 1 as shown in FIG. 5B, the energy level positions of the ground state of the first semiconductor region 1 are the supply region 3 and the collection region 4. Although it comes to a position lower than the energy level position of the ground state of, as shown in FIG. 5 (c), a voltage is applied between the control regions 50 and 51 to apply an electric field to the first semiconductor region 1, By lowering the second energy level position, which is one above the ground level,
It is possible to match the base energy level positions of the supply region 3 and the collection region 4 with the second energy level position of the first semiconductor region 1 to enable the transport of electrons from the supply region 3 to the collection region 4. it can.

第６図に示すこの発明の第３の実施例では、構造的には
第４図、第５図に示した第１、第２の実施例よりも簡単
であり、電界を印加する第１の半導体領域１のＺ方向の
厚さはこれと接する供給領域３、収集領域４のＺ方向の
厚さと同じである。The third embodiment of the present invention shown in FIG. 6 is structurally simpler than the first and second embodiments shown in FIGS. 4 and 5, and the first embodiment for applying an electric field. The thickness of the semiconductor region 1 in the Z direction is the same as the thickness of the supply region 3 and the collection region 4 in contact with the semiconductor region 1 in the Z direction.

この場合、第６図（ｂ）に示すように第１の半導体領域
１に電界が印加されていない状態では、離散エネルギー
準位位置は供給領域３から収集領域４まで一致すること
になるので、“ON"状態となって供給領域３から収集領
域４に電子の輸送が可能となる。これに対して、制御領
域50、51から電界を第１の半導体領域１に加えると、第
６図（ｃ）に示すようにその部分の離散エネルギー準位
位置が変化するので、供給領域３から収集領域４に電子
が輸送されない状態となって“OFF"状態を実現すること
ができる。即ち、制御領域50、51に印加する電圧によっ
て、供給領域３から収集領域４に輸送される電子を制御
できスイッチ素子として動作することができるのであ
る。In this case, as shown in FIG. 6 (b), in the state where no electric field is applied to the first semiconductor region 1, the discrete energy level positions match from the supply region 3 to the collection region 4, In the “ON” state, electrons can be transported from the supply area 3 to the collection area 4. On the other hand, when an electric field is applied to the first semiconductor region 1 from the control regions 50 and 51, the discrete energy level position of that portion changes as shown in FIG. The electrons are not transported to the collection area 4, and the “OFF” state can be realized. That is, by the voltage applied to the control regions 50 and 51, the electrons transported from the supply region 3 to the collection region 4 can be controlled and can operate as a switch element.

また、供給領域３、収集領域４は第１の半導体領域１と
必ずしも同じ半導体である必要はない。第７図に示すこ
の発明の第４の実施例のように、供給領域３、収集領域
４が第１の半導体領域１と異なる第３の半導体であって
も、その禁止帯幅が供給領域３、第１の半導体領域１、
収集領域４を挟む第５と第６障壁形成領域22、23、第１
と第２障壁形成領域20、21、第７と第８障壁形成領域2
4、25を構成する半導体の禁止帯幅より小さければ良
い。この場合、当然第１の半導体領域１の離散エネルギ
ー準位位置は、制御領域50、51に電圧を印加していない
状態では第７図（ｂ）に示すように供給領域３、収集領
域４と異なるわけであるが、前記の実施例のように制御
領域50、51より電圧を印加して、第１の半導体領域１の
離散エネルギー準位位置を供給領域３、収集領域４の離
散エネルギー準位位置に合せることによって、第７図
（ｃ）に示すように供給領域３から収集領域４への電子
の輸送が可能となり、スイッチ素子を実現することがで
きる。Further, the supply region 3 and the collection region 4 do not necessarily have to be the same semiconductor as the first semiconductor region 1. Even if the supply region 3 and the collecting region 4 are the third semiconductors different from the first semiconductor region 1 as in the fourth embodiment of the present invention shown in FIG. , The first semiconductor region 1,
Fifth and sixth barrier formation regions 22, 23 sandwiching the collecting region 4, first
And the second and second barrier forming regions 20, 21 and the seventh and the eighth barrier forming regions 2
It is enough if it is smaller than the band gap of the semiconductors forming 4, 25. In this case, as a matter of course, the discrete energy level positions of the first semiconductor region 1 are the supply region 3 and the collection region 4 as shown in FIG. 7 (b) in the state where no voltage is applied to the control regions 50 and 51. Although different, a voltage is applied from the control regions 50 and 51 to set the discrete energy level positions of the first semiconductor region 1 to the discrete energy levels of the supply region 3 and the collection region 4 as in the above embodiment. By adjusting the position, electrons can be transported from the supply region 3 to the collection region 4 as shown in FIG. 7 (c), and a switch element can be realized.

ここまでの各実施例においては、ポテンシャルの壁を作
る障壁形成領域と井戸は２つの半導体によって構成され
ている場合であった。しかしながら、この発明の根本原
理は、キャリアをポテンシャルの井戸に閉じ込めて離散
的なエネルギー準位を作り出し、外部からの電界によっ
てこのエネルギー位置を変化させることによって電子の
輸送を制御するものである。したがって、ポテンシャル
の壁を形成する障壁形成領域と井戸を形成する材料は必
ずしも結晶半導体である必要はなく、ポテンシャルの壁
になる障壁形成領域部分は絶縁物でも良い。また、ポテ
ンシャルの壁の障壁形成領域部分と井戸の部分のどちら
か、或は両方がアモルファス（非晶質）又は多結晶材料
であってもよい。以上のことは、供給領域３、収拾領域
４に接して形成された障害形成領域22、23、24、25に対
しても成り立つ。In each of the above examples, the barrier formation region for forming the potential wall and the well are formed of two semiconductors. However, the basic principle of the present invention is to confine carriers in a potential well to create a discrete energy level, and change the energy position by an electric field from the outside to control electron transport. Therefore, the barrier forming region forming the potential wall and the material forming the well do not necessarily have to be crystalline semiconductors, and the barrier forming region portion forming the potential wall may be an insulator. Further, either or both of the barrier formation region portion of the potential wall and the well portion may be amorphous (amorphous) or polycrystalline material. The above also holds true for the obstacle forming regions 22, 23, 24, 25 formed in contact with the supply region 3 and the collecting region 4.

第４図から第７図に示したこの発明の第１から第４の実
施例においては、供給領域３から収集領域４も、障壁形
成領域に挟まれた離散エネルギー準位を形成した半導体
の場合であったが、必ずしもその必要はない。例えば、
供給領域３、収集領域４は離散準位を形成していない半
導体でも又金属でも良い。In the first to fourth embodiments of the present invention shown in FIGS. 4 to 7, in the case where the supply region 3 to the collection region 4 are also semiconductors having discrete energy levels sandwiched between barrier formation regions. However, it is not always necessary. For example,
The supply region 3 and the collection region 4 may be semiconductors or metals that do not form discrete levels.

第８図は、この発明の半導体デバイスの第５の実施例を
示すエネルギーバンド図である。この場合、供給領域３
と収集領域４は金属で構成され、第１、第２の障壁形成
領域に挟まれて離散エネルギー準位を持つ第１の半導体
領域１とは第３、第４の障壁形成領域26、27を介して接
続される。FIG. 8 is an energy band diagram showing a fifth embodiment of the semiconductor device of the present invention. In this case, supply area 3
The collecting region 4 is made of a metal, and the first semiconductor region 1 having a discrete energy level is sandwiched between the first and second barrier forming regions and the third and fourth barrier forming regions 26 and 27 are formed. Connected through.

なお、金属では、フェルミエネルギー位置より高い位置
には連続的にエネルギー準位はあるが、近似的にはハッ
チした上端のフェルミエネルギー位置まで電子が埋めら
れた状態になっている。この状態は温度に依存し、低温
ほどその境界は急峻になる。そこで、第８図のエネルギ
ーバンド図において、第１の半導体領域１の離散エネル
ギー準位位置e110が供給領域３のフェルミエネルギー位
置301よりも上にあるときは、供給領域３から第１の半
導体領域１に電子の輸送が困難となる。しかし、制御領
域50、51に電圧を印加して第１の半導体領域１に電界を
加えると、前記離散エネルギー準位位置が低下してe111
となり、供給領域３のフェルミエネルギー位置と一致す
ると電子の輸送が容易に行なわれることになる。なお、
第３の障壁形成領域26は供給領域３と第１の半導体領域
１を分離するためのものであり、電子はトンネリングに
よって輸送が行なわれる。第１の半導体領域１から収集
領域４への電子の輸送は、収集領域４には電子が存在し
うる連続エネルギー準位450があるので、供給領域３か
ら第１の半導体領域１に電子が輸送されればその電子は
問題なく収集領域４に輸送される。しかして、第８図の
第５の実施例はスイッチ素子として動作することにな
る。なお、この実施例で第３、第４の障壁形成領域26、
27は必ずしも必要ではない。In addition, in the metal, the energy level is continuously present at a position higher than the Fermi energy position, but the electrons are approximately filled up to the Fermi energy position at the hatched upper end. This state depends on the temperature, and the lower the temperature, the steeper the boundary. Therefore, in the energy band diagram of FIG. 8, when the discrete energy level position e110 of the first semiconductor region 1 is above the Fermi energy position 301 of the supply region 3, the supply region 3 to the first semiconductor region First, it becomes difficult to transport electrons. However, when a voltage is applied to the control regions 50 and 51 and an electric field is applied to the first semiconductor region 1, the discrete energy level position is lowered and e111
Therefore, when the Fermi energy position of the supply region 3 coincides with the position, the electron is easily transported. In addition,
The third barrier formation region 26 is for separating the supply region 3 and the first semiconductor region 1, and electrons are transported by tunneling. Electrons are transported from the first semiconductor region 1 to the collection region 4 because the collection region 4 has a continuous energy level 450 in which electrons can exist, so that the electrons are transported from the supply region 3 to the first semiconductor region 1. If so, the electrons are transported to the collection area 4 without any problem. Therefore, the fifth embodiment shown in FIG. 8 operates as a switch element. In this embodiment, the third and fourth barrier forming regions 26,
27 is not absolutely necessary.

基本的には第８図の第５の実施例と同様な構成であって
も、供給領域３と収集領域４の材料によって様々なバリ
エーションがある。例えば、第９図のこの発明の第６の
実施例に示すように、供給領域３、収集領域４が共に障
壁形成領域に挟まれておらず離散エネルギー準位を持た
ない半導体で構成されていても良いし、又、図示されて
いないが、供給領域３と収集領域４の一方が半導体で他
方が金属であってもよい。これらの構成の場合の動作は
いずれも第８図の第５の実施例と同様である。更に、供
給領域３が離散エネルギー準位を形成していない半導体
で構成されている場合にも、電子は殆ど伝導帯の下端部
に存在しているので、第１の半導体領域１の離散エネル
ギー準位位置が供給領域３の伝導帯の下端部よりも上に
ある場合は電子の輸送は制限され、第１の半導体領域１
に印加される電界によって離散エネルギー準位位置が下
げられて供給領域３の伝導帯下端に一致するようになる
と電子の輸送が容易に行なわれるようになる。Basically, even if the structure is the same as that of the fifth embodiment of FIG. 8, there are various variations depending on the materials of the supply region 3 and the collection region 4. For example, as shown in a sixth embodiment of the present invention in FIG. 9, both the supply region 3 and the collection region 4 are not sandwiched by barrier formation regions and are made of a semiconductor having no discrete energy levels. Alternatively, although not shown, one of the supply region 3 and the collection region 4 may be a semiconductor and the other may be a metal. The operation in the case of these configurations is the same as that of the fifth embodiment of FIG. Furthermore, even when the supply region 3 is formed of a semiconductor that does not form a discrete energy level, most of the electrons are present at the lower end of the conduction band, so that the discrete energy level of the first semiconductor region 1 is reduced. When the position is above the lower end of the conduction band of the supply region 3, electron transport is restricted, and the first semiconductor region 1
When the discrete energy level position is lowered by the electric field applied to, and comes to coincide with the lower end of the conduction band of the supply region 3, electrons are easily transported.

また、第10図の第７の実施例に示すように、供給領域３
が離散エネルギー準位を形成する場合では、収集領域４
が離散エネルギー準位を形成しない半導体領域でも良い
し、又は金属であってもよい。In addition, as shown in the seventh embodiment of FIG.
, When forming a discrete energy level,
May be a semiconductor region that does not form a discrete energy level, or may be a metal.

第４図から第10図の第１から第７の実施例ではいずれ
も、第１の半導体領域１は、第１、第２の障壁形成領域
を介して第１、第２の制御領域である電極を有する場合
であったが、第11の第８の実施例に示すように、第２の
障壁形成領域を形成する半導体がこのデバイスの基板ま
たは薄膜６であって、導電性を有する場合には基板乃至
薄膜６は第２の障壁形成領域を兼ねさせるができ、第２
の制御領域は必要ない。なおこの場合、第１の半導体領
域１と基板乃至薄膜６はpn接合であってもよい。In any of the first to seventh embodiments shown in FIGS. 4 to 10, the first semiconductor region 1 is the first and second control regions via the first and second barrier formation regions. In the case where the semiconductor having the second barrier formation region is the substrate or the thin film 6 of the device and has conductivity as shown in the eleventh and eighth embodiments, The substrate or the thin film 6 can also serve as the second barrier formation region.
No control area is required. In this case, the first semiconductor region 1 and the substrate or the thin film 6 may be a pn junction.

第12図は更にこの発明の第９の実施例を示す。この場
合、第１、第２の実施例の障壁形成領域に挟まれた第１
の半導体領域は、供給領域３から収集領域４にかけて厚
さが増大しているものである。第１の半導体領域１では
離散エネルギー準位が形成されるのであるが、この実施
例では第１の供給領域３と収集領域４に接続される半導
体領域１の厚さが供給領域３側から収集領域４側にかけ
て連続的に増大しているので、離散エネルギー準位位置
は供給領域３側が高くなり収集領域４側が低くなる。し
たがって、この場合の動作はこれまでの実施例と同様で
あるが、元々第１の半導体領域の供給領域３側から収集
領域４側に向かって電界が加わっていることになり、供
給領域３から収集領域４に電子が輸送される場合より高
速に行なわれることになる。FIG. 12 further shows a ninth embodiment of the present invention. In this case, the first sandwiched between the barrier formation regions of the first and second embodiments
The thickness of the semiconductor region is increased from the supply region 3 to the collection region 4. Discrete energy levels are formed in the first semiconductor region 1. In this embodiment, the thickness of the semiconductor region 1 connected to the first supply region 3 and the collection region 4 is collected from the supply region 3 side. Since it continuously increases toward the region 4 side, the discrete energy level position becomes higher on the supply region 3 side and lower on the collection region 4 side. Therefore, although the operation in this case is similar to that of the above-described embodiments, the electric field is originally applied from the supply region 3 side of the first semiconductor region toward the collection region 4 side, and the supply region 3 This will occur faster than when electrons are transported to the collection region 4.

これまで述べてきたこの発明の半導体デバイス各実施例
は、基本的な単体のデバイス構成であるが、制御領域を
複数個設けることによって、更に有用な半導体デバイス
を構成することができる。第13図はこの発明の第10の実
施例を示す。この場合、第１の半導体領域１に電界を加
えるための制御領域50、51を、一対の第１制御領域50A
と50B、第２制御領域51Aと51Bに分けるようにしてあ
る。制御領域の働きは、これまで述べた実施例と同様で
あるが、制御領域を制御領域Ａ（第１制御領域50Aと第
２制御領域51A）、制御領域Ｂ（第１制御領域50Bと第２
制御領域51B）の２つに分けることにより、制御領域
Ａ、Ｂに同時に電圧が印加されて、供給領域３からの離
散エネルギー準位位置またはフェルミエネルギー位置が
全て一致した時のみに電子が供給領域３から収集領域４
に輸送されることになり、制御領域A,Bの何れかまたは
両方に電圧が印加されない場合には電子が輸送されない
ことになる。即ち、電子回路でのANDまたはNAND動作が
第13図の第10の実施例では可能となる。Each of the embodiments of the semiconductor device of the present invention described above has a basic single device configuration, but a more useful semiconductor device can be configured by providing a plurality of control regions. FIG. 13 shows a tenth embodiment of the present invention. In this case, the control regions 50 and 51 for applying an electric field to the first semiconductor region 1 are connected to the pair of first control regions 50A.
And 50B, and the second control areas 51A and 51B. The function of the control area is similar to that of the above-described embodiments, but the control area is the control area A (first control area 50A and second control area 51A), and control area B (first control area 50B and second control area 50B).
By dividing into two control regions 51B), the voltage is applied to the control regions A and B at the same time, and only when the discrete energy level positions or the Fermi energy positions from the supply region 3 are coincident with each other, the electrons are in the supply region. 3 to collection area 4
Therefore, if no voltage is applied to either or both of the control regions A and B, the electrons will not be transported. That is, the AND or NAND operation in the electronic circuit is possible in the tenth embodiment shown in FIG.

また、第14図の第11の実施例では第１の半導体領域１の
制御領域Ａ、ＢでＺ方向の厚さが異なる場合であるが、
制御領域Ａ、Ｂに適当な電圧をかけて、第１の半導体領
域１の制御領域Ａ、B2箇所の離散エネルギー準位位置が
一致したときのみ供給領域３から収集領域４に電子が輸
送される基本的な動作は第13図の第10の実施例の場合と
同様である。In the eleventh embodiment shown in FIG. 14, the control regions A and B of the first semiconductor region 1 have different thicknesses in the Z direction.
Electrons are transported from the supply region 3 to the collection region 4 only when the appropriate energy is applied to the control regions A and B and the discrete energy level positions of the control regions A and B2 of the first semiconductor region 1 match. The basic operation is similar to that of the tenth embodiment shown in FIG.

以上説明した多くの実施例において、電子はポテンシャ
ルの井戸によって１方向のみに制限されその方向に離散
エネルギー準位が形成される場合であったが、第１の半
導体領域１の厚みをＺ方向のみならずＸ方向（縦方向）
についても制限することにより、上述の２方向での電子
の運動を制限しても、供給領域３から収集領域４に電子
が輸送される方向（横方向）には電子の運動は自由であ
り、したがって上述の実施例で述べたと同様な動作を行
なわせることができる。In many of the embodiments described above, the electrons were limited to only one direction by the potential well and a discrete energy level was formed in that direction. However, the thickness of the first semiconductor region 1 is set only in the Z direction. Without X direction (vertical direction)
Also by limiting the movement of the electrons in the two directions described above, the movement of the electrons is free in the direction (lateral direction) in which the electrons are transported from the supply region 3 to the collection region 4, Therefore, the same operation as that described in the above embodiment can be performed.

（発明の効果） 以上の説明から明らかなように、この発明により従来の
デバイスにはない優れた機能を実現することが可能とな
る。(Effects of the Invention) As is clear from the above description, the present invention makes it possible to realize excellent functions not found in conventional devices.

先ず、この発明の半導体デバイスの基本原理はキャリア
を障壁形成領域によって挟まれた第１の半導体領域即ち
ポテンシャルの井戸に閉じ込めて、離散的なエネルギー
準位位置にしか存在できないようにし、かつ第１の半導
体領域の少なくとも一部に外部から電界を加えることに
より、この離散エネルギー準位位置を変化させることに
より、キャリアの輸送を制御するものであり、したがっ
て、キャリアの数を制御する従来のデバイスのように、
キャリアの数を変化させるための注入や誘起によるキャ
リアの移動を必ずしも必要としないので、従来のデバイ
スよりも遥かに高速、低エネルギーでの動作が可能とな
る。この発明の半導体デバイスの動作速度は原理的には
用いる半導体材料の誘電緩和時間で決められ、0.1psの
オーダーである。したがって、この発明のデバイスは従
来のデバイスよりも２〜３桁以上の超高速動作が可能と
なる。First, the basic principle of the semiconductor device of the present invention is that carriers are confined in a first semiconductor region, that is, a potential well sandwiched between barrier formation regions, so that they can exist only in discrete energy level positions, and By changing the discrete energy level position by externally applying an electric field to at least a part of the semiconductor region, the carrier transport is controlled, and thus, the conventional device for controlling the number of carriers is controlled. like,
Since it is not always necessary to inject or move carriers to change the number of carriers, it is possible to operate at much higher speed and lower energy than conventional devices. The operating speed of the semiconductor device of the present invention is determined by the dielectric relaxation time of the semiconductor material used in principle, and is on the order of 0.1 ps. Therefore, the device of the present invention can operate at an ultra-high speed of 2 to 3 digits or more as compared with the conventional device.

次に、この発明の半導体デバイスはキャリアを閉じ込め
るためにポテンシャルの井戸を構成する必要があるが、
この井戸の厚さは電子の波長オーダーであることが望ま
しく、10nmのオーダーである。このため、この発明のデ
バイスは本質的に極めて微小に作ることができる。即
ち、この発明によれば横、縦、深さの各々のディメンジ
ョンが数10nmの微細デバイスを製造でき、これは従来デ
バイスで構成される集積回路よりも、２〜３桁以上の超
高集積化が可能となる。Next, the semiconductor device of the present invention needs to form a potential well for confining carriers.
The thickness of this well is preferably on the order of the wavelength of electrons, on the order of 10 nm. Therefore, the device of the present invention can be made extremely minute in nature. That is, according to the present invention, it is possible to manufacture a fine device having lateral, vertical and depth dimensions of several tens of nanometers, which is two to three orders of magnitude higher integration than an integrated circuit composed of conventional devices. Is possible.

また、この発明の半導体デバイスは基本的には第１の半
導体領域を電圧で制御する電圧制御形デバイスであり、
このためデバイスの入力インピーダンスが大きく、デバ
イス間の分離が容易に行なわれるため、従来デバイスの
MOSデバイスと同様集積回路を極めて容易に実現でき
る。The semiconductor device of the present invention is basically a voltage-controlled device that controls the first semiconductor region with a voltage,
For this reason, the input impedance of the devices is large, and the devices can be easily separated.
An integrated circuit like a MOS device can be realized extremely easily.

更に、この発明の半導体デバイスの作成には、特殊な方
法が要求されるものではなく、例えば化合物半導体で構
成される場合には、一般的な分子線エピタキシー法や有
機金属化学蒸気堆積法等を用いることができ、Si−SiO₂
系で構成される場合は、通常のシリコンデバイスで用い
られている熱酸化法等を用いることができ、またアモル
ファス材料で構成される場合には、プラズマCVD法等を
用いることができる。Further, no special method is required for producing the semiconductor device of the present invention. For example, when the semiconductor device is composed of a compound semiconductor, a general molecular beam epitaxy method or a metal organic chemical vapor deposition method is used. It can be used, Si-SiO ₂
When it is composed of a system, the thermal oxidation method or the like used in a normal silicon device can be used, and when it is composed of an amorphous material, the plasma CVD method or the like can be used.

即ち、この発明の半導体デバイスによって、電子デバイ
スへの普遍的な２大要求である超高速化と超高集積化を
同時に、しかも容易に実現することができる。That is, with the semiconductor device of the present invention, it is possible to easily realize the two universal requirements for electronic devices, that is, ultra-high speed and ultra-high integration at the same time.

【図面の簡単な説明】[Brief description of drawings]

第１図は第２図は、本発明の原理を示すための説明図、
第３図は本発明の半導体デバイスの基本的な構成のＺ方
向の模式的断面図、第４図は第１の実施例を示すもの
で、第４図（ａ）はＺ方向の模式的断面図、第４図
（ｂ）は無電界時の電子の離散エネルギー準位、第４図
（ｃ）は有電界時の電子の離散エネルギー準位を示す
図、第５図は第２の実施例を示すもので、第５図（ａ）
はＺ方向の模式的断面図、第５図（ｂ）は無電界時の電
子の離散エネルギー準位、第５図（ｃ）は有電界時の電
子の離散エネルギー準位を示す図、第６図は第３の実施
例を示すもので、第６図（ａ）はＺ方向の模式的断面
図、第６図（ｂ）は無電界時の電子の離散エネルギー準
位、第６図（ｃ）は有電界時の電子の離散エネルギー準
位を示す図、第７図は第４の実施例を示すもので、第７
図（ａ）はＺ方向の模式的断面図、第７図（ｂ）は無電
界時の電子の離散エネルギー準位、第７図（ｃ）は有電
界時の電子の離散エネルギー準位を示す図、第８図は第
５の実施例を説明するためのエネルギーバンド図、第９
図は第６の実施例を示す半導体デバイス構成のＺ方向の
模式的断面図、第10図は第７の実施例を説明するための
エネルギーバンド図、第11図は第８の実施例を示す半導
体デバイス構成のＺ方向の模式的断面図、第12図は第９
の実施例を示す半導体デバイス構成のＺ方向の模式的断
面図、第13図は第10の実施例を示す半導体デバイス構成
のＺ方向の模式的断面図、第14図は第11の実施例を示す
半導体デバイス構成のＺ方向の模式的断面図である。 図中、１は第１の半導体領域、３は供給領域、４は収集
領域、６は障壁形成領域を兼ねる半導体基板または薄
膜、20,21は第１、第２の障壁形成領域、22〜27は第３
から第８の障壁形成領域、30、40は供給領域、収集領域
の電極、301,401は供給領域、収集領域である金属のエ
ネルギー準位、50,51は第１、第２の制御領域、e110,e2
10は無電界時の第１の半導体領域の第１（基底）、第２
の離散エネルギー準位、e111,e121は有電界時の第１の
半導体領域の第１（基底）、第２の離散エネルギー準
位、e31,e32は供給領域の第１（基底）、第２の離散エ
ネルギー準位、e41,e42は収集領域の第１（基底）、第
２の離散エネルギー準位である。1 and 2 are explanatory views showing the principle of the present invention,
FIG. 3 is a schematic cross-sectional view in the Z direction of the basic structure of the semiconductor device of the present invention, FIG. 4 shows the first embodiment, and FIG. 4 (a) is a schematic cross section in the Z direction. Fig. 4 (b) is a diagram showing discrete energy levels of electrons in the absence of an electric field, Fig. 4 (c) is a diagram showing discrete energy levels of electrons in the presence of an electric field, and Fig. 5 is a second embodiment. Fig. 5 (a)
Is a schematic cross-sectional view in the Z direction, FIG. 5 (b) is a discrete energy level of electrons in the absence of an electric field, and FIG. 5 (c) is a diagram showing discrete energy levels of electrons in an electric field. FIG. 6 shows a third embodiment. FIG. 6 (a) is a schematic sectional view in the Z direction, FIG. 6 (b) is a discrete energy level of electrons in the absence of an electric field, and FIG. 6 (c). ) Is a diagram showing discrete energy levels of electrons in the presence of an electric field, and FIG. 7 shows a fourth embodiment.
FIG. 7A shows a schematic cross-sectional view in the Z direction, FIG. 7B shows discrete energy levels of electrons in the absence of an electric field, and FIG. 7C shows discrete energy levels of electrons in the presence of an electric field. 8 and 9 are energy band diagrams for explaining the fifth embodiment, and FIG.
FIG. 10 is a schematic sectional view in the Z direction of the semiconductor device structure showing the sixth embodiment, FIG. 10 is an energy band diagram for explaining the seventh embodiment, and FIG. 11 shows the eighth embodiment. A schematic cross-sectional view of the semiconductor device structure in the Z direction, FIG.
FIG. 13 is a schematic sectional view in the Z direction of the semiconductor device structure showing the embodiment of FIG. 13, FIG. 13 is a schematic sectional view in the Z direction of the semiconductor device structure showing the tenth embodiment, and FIG. FIG. 3 is a schematic cross-sectional view in the Z direction of the semiconductor device configuration shown. In the figure, 1 is a first semiconductor region, 3 is a supply region, 4 is a collection region, 6 is a semiconductor substrate or thin film that also serves as a barrier formation region, 20, 21 are first and second barrier formation regions, and 22 to 27. Is the third
To 8th barrier formation region, 30 and 40 are supply regions and electrodes of collection regions, 301 and 401 are supply regions and energy levels of metals that are collection regions, 50 and 51 are first and second control regions, e110, e2
10 is the first (base) and the second of the first semiconductor region when there is no electric field
Discrete energy levels, e111, e121 are the first (base) of the first semiconductor region in the presence of an electric field, the second discrete energy levels, and e31, e32 are the first (base) and the second of the supply region. Discrete energy levels e41 and e42 are the first (base) and second discrete energy levels of the collection region.

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】対向する第１の表面と第２の表面を有し、
該第１、第２の表面間の少なくとも１部は、離散エネル
ギー準位が形成されるに足りる小寸法の厚さを有する第
１の半導体領域と、前記第１の表面に接して、前記第１
の半導体領域よりもエネルギー禁止帯幅の大きい材料か
らなる第１の障壁形成領域と、前記第２の表面に接し
て、前記第１の半導体領域と第２のエネルギー障壁を形
成する、前記第１の半導体領域よりもエネルギー禁止帯
幅の大きい材料からなる第２の障壁形成領域と、前記第
１の半導体領域に電界を及ぼす位置に、前記第１又は前
記第２の障壁形成領域を介して設けられた導電性材料か
らなる制御領域と、前記第１の半導体領域に直接又は第
３のエネルギー障壁形成領域を介して接して設けられた
導電性材料からなるキャリアの供給領域と、前記第１の
半導体領域に直接又は第４のエネルギー障壁形成領域を
介して接して設けられた導電性材料からなるキャリアの
収集領域と、から少なくとも構成され、前記導電性制御
領域の電圧により前記第１の半導体領域に電界を加え、
前記第１の半導体領域の離散エネルギー準位位置を変化
させて、前記供給領域から収集領域へのキャリアの輸送
を制御することを特徴とする半導体デバイス。1. Having opposing first and second surfaces,
At least a part between the first and second surfaces is in contact with the first semiconductor region having a thickness small enough to form a discrete energy level and the first surface, 1
A first barrier formation region made of a material having an energy bandgap larger than that of the first semiconductor region and the second surface to form a second energy barrier with the first semiconductor region. A second barrier formation region made of a material having an energy band gap larger than that of the semiconductor region and a position exerting an electric field on the first semiconductor region, with the first or second barrier formation region interposed therebetween. A control region made of a conductive material, a carrier supply region made of a conductive material provided in contact with the first semiconductor region directly or via a third energy barrier forming region; A carrier collecting region made of a conductive material, which is provided in direct contact with the semiconductor region or via the fourth energy barrier forming region, and is controlled by the voltage of the conductivity control region. The electric field applied to the first semiconductor region,
A semiconductor device characterized in that the transport of carriers from the supply region to the collection region is controlled by changing the discrete energy level position of the first semiconductor region. 【請求項２】対向する第１の表面と第２の表面を有し、
該第１、第２の表面間の少なくとも１部は、離散エネル
ギー準位が形成されるに足りる小寸法の厚さを有する第
１の半導体領域と、前記第１の表面に接して、前記第１
の半導体領域と第１のエネルギー障壁を形成する、前記
第１の半導体領域よりもエネルギー禁止帯幅の大きい材
料からなる第１の障壁形成領域と、前記第２の表面に接
して、前記第１の半導体領域と第２のエネルギー障壁を
形成する、前記第１の半導体領域よりもエネルギー禁止
帯幅の大きい材料からなる第２の障壁形成領域と、前記
第１の半導体領域に電界を及ぼす位置に、前記第１の障
壁形成領域を介して設けられた導電性材料からなる第１
の制御領域と、前記第２の障壁形成領域を介して設けら
れた導電性材料からなる第２の制御領域と、前記第１の
半導体領域に直接又は第３のエネルギー障壁形成領域を
介して接して設けられた導電性材料からなるキャリアの
供給領域と、前記第１の半導体領域に直接又は第４のエ
ネルギー障壁形成領域を介して接して設けられた導電性
材料からなるキャリアの収集領域と、から少なくとも構
成され、前記導電性制御領域の電圧により前記第１の半
導体領域に電界を加え、前記第１の半導体領域の離散エ
ネルギー準位位置を変化させて、前記供給領域から収集
領域へのキャリアの輸送を制御することを特徴とする半
導体デバイス。2. A first surface and a second surface facing each other,
At least a part between the first and second surfaces is in contact with the first semiconductor region having a thickness small enough to form a discrete energy level and the first surface, 1
A first barrier formation region formed of a material having an energy band gap larger than that of the first semiconductor region, the first barrier formation region forming a first energy barrier with the first semiconductor region, and the first surface in contact with the second surface. A second barrier formation region formed of a material having a larger energy band gap than the first semiconductor region, the second barrier formation region forming a second energy barrier with the first semiconductor region, and a position for exerting an electric field on the first semiconductor region. A first conductive material provided through the first barrier formation region
And a second control region made of a conductive material provided through the second barrier formation region and in contact with the first semiconductor region directly or through the third energy barrier formation region. A carrier supply region made of a conductive material and a carrier collection region made of a conductive material provided in contact with the first semiconductor region directly or via a fourth energy barrier forming region, And applying an electric field to the first semiconductor region by the voltage of the conductivity control region to change the discrete energy level position of the first semiconductor region, thereby causing carriers from the supply region to the collection region. A semiconductor device characterized in that it controls the transport of the semiconductor. 【請求項３】特許請求の範囲第１項、第２項記載のいず
れかの半導体デバイスにおいて、前記供給領域と前記収
集領域のいずれかまたは両方が半導体であることを特徴
とする半導体デバイス。3. The semiconductor device according to claim 1, wherein one or both of the supply region and the collection region is a semiconductor. 【請求項４】特許請求の範囲第１項、第２項記載のいず
れかの半導体デバイスにおいて、前記供給領域と前記収
集領域のいずれか又は両方が、前記第１の半導体領域と
は異なる半導体であることを特徴とする半導体デバイ
ス。4. The semiconductor device according to claim 1, wherein one or both of the supply region and the collection region is a semiconductor different from the first semiconductor region. A semiconductor device characterized by being present. 【請求項５】特許請求の範囲第１項、第２項記載のいず
れかの半導体デバイスにおいて、前記第１の半導体領域
の厚さが、これと接する前記供給領域及び／又は前記収
集領域の同方向の厚さと異なることを特徴とする半導体
デバイス。5. The semiconductor device according to claim 1, wherein the thickness of the first semiconductor region is the same as that of the supply region and / or the collecting region in contact with the first semiconductor region. A semiconductor device characterized by different thickness in the direction. 【請求項６】特許請求の範囲第１項、第２項、第５項記
載のいずれかの半導体デバイスにおいて、前記第１の半
導体領域に接して設けられた第１、第２の障壁形成領域
と同じ様に、前記供給領域は少なくともほぼ対向する２
つの表面を有し、該表面に接して第５、第６の障壁領
域、又は前記収集領域は少なくともほぼ対向する２つの
表面を有し、該表面に接しても第７、第８の障壁形成領
域が形成されて、前記供給領域と前記収集領域のいずれ
か又は両方に離散エネルギー準位が形成されていること
を特徴とする半導体デバイス。6. The semiconductor device according to claim 1, wherein the first and second barrier formation regions are provided in contact with the first semiconductor region. , The feed areas are at least approximately opposite 2
Has two surfaces, the fifth and sixth barrier regions contacting the surfaces, or the collecting region has at least two surfaces that are substantially opposite to each other, and the seventh and eighth barrier formations are in contact with the surfaces. A semiconductor device, wherein a region is formed, and a discrete energy level is formed in either or both of the supply region and the collection region. 【請求項７】特許請求の範囲第１項、第２項記載のいず
れかの半導体デバイスにおいて、前記第１の障壁形成領
域が、前記第１の半導体領域よりもエネルギー禁止帯幅
の大きな半導体、又は絶縁体であることを特徴とする半
導体デバイス。7. The semiconductor device according to claim 1, wherein the first barrier formation region has a larger energy forbidden band than the first semiconductor region. Alternatively, a semiconductor device characterized by being an insulator. 【請求項８】特許請求の範囲第１項、第２項記載のいず
れかの半導体デバイスにおいて、前記第２の障壁形成領
域が、前記第１の半導体領域よりもエネルギー禁止帯幅
の大きな半導体、又は絶縁体であることを特徴とする半
導体デバイス。8. A semiconductor device according to claim 1, wherein the second barrier formation region has a larger energy forbidden band than the first semiconductor region. Alternatively, a semiconductor device characterized by being an insulator. 【請求項９】特許請求の範囲第１項、第２項のいずれか
の半導体デバイスにおいて、供給領域並びに収集領域に
接続する側の半導体領域の厚みが供給領域側から収集領
域側へ連続的に変化させるようにしたことを特徴とする
半導体デバイス。9. The semiconductor device according to claim 1, wherein the thickness of the semiconductor region on the side connected to the supply region and the collection region is continuous from the supply region side to the collection region side. A semiconductor device characterized by being changed. 【請求項１０】特許請求の範囲第１項、第２項のいずれ
かの半導体デバイスにおいて、制御領域を複数に分割
し、これら複数の制御領域により第１の半導体領域の電
界を制御するようにした半導体デバイス。10. The semiconductor device according to claim 1, wherein the control region is divided into a plurality of regions, and the electric field of the first semiconductor region is controlled by the plurality of control regions. Semiconductor device. 【請求項１１】特許請求の範囲第６項記載の半導体デバ
イスにおいて、前記第５、第６の障壁形成領域は前記供
給領域の半導体よりもエネルギー禁止帯幅の大きな半導
体又は絶縁体、又は前記第７、第８の障壁形成領域も前
記収集領域の半導体よりもエネルギー禁止帯幅が大きい
半導体又は絶縁体であることを特徴とする半導体デバイ
ス。11. The semiconductor device according to claim 6, wherein the fifth and sixth barrier formation regions have a larger energy forbidden band than the semiconductor in the supply region, or the semiconductor device. 7. A semiconductor device characterized in that the seventh and eighth barrier formation regions are also semiconductors or insulators having an energy band gap larger than that of the semiconductor in the collection region.