JPH0758661A - Audio signal processor - Google Patents

Abstract

PURPOSE:To improve the versatility of an audio signal processor(ASP) by providing the degree of freedom in an external clock frequency to be supplied to a switching capacitor filter inside the ASP used as an LSI for the base band circuit of a 900MHz band automobile telephone machine. CONSTITUTION:A variable frequency divider 8 is connected through a switch S to the external clock input terminal 2 of the ASP and a 2/3 frequency divider 12 inserted/elected by the switch S is provided. A shift register 5 for converting serial data composed of switch control data, frequency division ratio data and address data supplied from an outside to serial data and outputting them and a buffer register 7 for storing the switch control data output and frequency division ratio data output in addresses specified by an address decoder 6 are provided. Then, the frequency division ratio of the variable frequency divider 8 can be optionally set by output from the buffer register 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、９００ＭＨｚ帯の自動
車電話移動機及び携帯電話機などの携帯用送受信機のベ
ースバンド回路に用いられる音声信号処理装置（ＡＳ
Ｐ：Audio Signal Processor）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an audio signal processing device (AS) used in a baseband circuit of a portable transceiver such as a mobile phone of a 900 MHz band mobile phone and a mobile phone.
P: Audio Signal Processor).

【０００２】[0002]

【従来の技術】例えば、自動車電話移動機及び携帯電話
機は、音声信号とディジタル制御信号を伝送し、９００
ＭＨｚ帯の６００チャネル以上にアクセスできるうえ、
回線接続・切断、通話中のチャネル切換え、位置登録等
がマイクロプロセッサ制御により行われ、移動機として
は最も複雑な機能を有する携帯用送受信機である。この
ような携帯用移動無線機に対する小型化と低消費電力化
として、回路ブロック単位にＬＳＩ化して高密度実装が
実用化されている。図２は上記のような移動機のブロッ
ク図であり、本発明を適用しようとする対象である。ブ
ロック図の上部は送信系統、下部は受信系統である。無
線部のＴ_xは送信側高周波回路、Ｒ_x は受信側高周波回
路である。局発回路は周波数シンセサイザで構成され各
部へ基準信号を供給している。ロジック部の中の制御回
路は、チャネル切換え機能を有するマイクロプロセッサ
（ＣＰＵ），ＲＯＭ，ＲＡＭ，Ｉ／Ｏ等の制御用マイコ
ンを構成するＬＳＩとデータ送受信処理回路、タイマ，
トーン発生回路等のＬＳＩから構成されている。ロジッ
ク部の中の送信側ベースバンド回路と受信側ベースバン
ド回路は、音声信号処理装置（オーディオシグナルプロ
セッサ：ＡＳＰ）と呼ばれる１つのＬＳＩで構成されて
いる。2. Description of the Related Art For example, mobile telephones and mobile telephones for automobiles transmit voice signals and digital control signals, and
In addition to being able to access more than 600 MHz band channels,
It is a portable transceiver that has the most complicated functions as a mobile device, with line connection / disconnection, channel switching during a call, location registration, etc. being performed by microprocessor control. In order to reduce the size and reduce the power consumption of such a portable mobile radio device, high density mounting has been put into practical use by converting the circuit block unit into an LSI. FIG. 2 is a block diagram of such a mobile device as described above, to which the present invention is applied. The upper part of the block diagram is the transmission system, and the lower part is the reception system. T _x wireless unit transmitting side high-frequency circuit, R _x is the reception side high-frequency circuit. The local oscillator circuit is composed of a frequency synthesizer and supplies a reference signal to each unit. The control circuit in the logic section includes a microprocessor (CPU) having a channel switching function, an LSI constituting a control microcomputer such as a ROM, a RAM, an I / O, a data transmission / reception processing circuit, a timer,
It is composed of an LSI such as a tone generation circuit. The transmitting side baseband circuit and the receiving side baseband circuit in the logic unit are configured by one LSI called an audio signal processing device (audio signal processor: ASP).

【０００３】図３は上記のＡＳＰの詳細回路の従来例を
示すブロック図である。ブロック図の上部は送信側ベー
スバンド回路であり、音声入力及びデータ入力が信号処
理され変調波として送信高周波回路Ｔ_x に対して送出さ
れる。この送信側ベースバンド回路は、主にコンプレッ
サ_, 微分回路_, 瞬時周波数偏移制御回路（ＩＤＣ），ス
プラッタフィルタ，変調信号用フィルタなどで構成され
ている。ブロック図の中央部は受信側ベースバンド回路
であり、受信高周波回路Ｒ_x で復調された信号の音声と
データを分離し、それぞれ信号処理を行って出力する。
この受信側ベースバンド回路は、音声・データの復調信
号用フィルタ_, 積分回路_, エキスパンダなどで構成され
ている。FIG. 3 is a block diagram showing a conventional example of the detailed circuit of the above ASP. The upper part of the block diagram is the transmission side baseband circuit, and the voice input and the data input are signal-processed and sent as a modulated wave to the transmission high frequency circuit T _x . This transmission side baseband circuit is mainly composed of a compressor _{, a} differentiation circuit _{, an} instantaneous frequency shift control circuit (IDC), a splatter filter, a modulation signal filter, and the like. The central portion of the block diagram is the receiving side baseband circuit, which separates the audio and data of the signal demodulated by the receiving high frequency circuit R _x , performs signal processing on each of them, and outputs them.
The receiving side baseband circuit includes a voice / data demodulation signal filter _{, an} integrating circuit _{, an} expander, and the like.

【０００４】上述のように、ベースバンド回路はベース
バンドフィルタが構成の主体であり、従来はＲＣ回路を
ハイブリッドＩＣによって構成することが一般的であっ
た。しかし最近は移動機の小型化の要請を満たすため、
スイッチトキャパシタフィルタ（ＳＣＦ）を用いてＬＳ
Ｉ化したＡＳＰが実用されるようになった。スイッチト
キャパシタフィルタは、ＭＯＳスイッチ，ＭＳキャパシ
タ，演算増幅器で構成されるためＬＳＩ化が容易であ
り、クロックの周波数を変えることによって、伝送特性
を周波数特性に沿って相似的に移動でき、調整不要で安
価であることから盛んに利用されるようになった。図３
のＡＳＰの例では、２重線で囲った部分がスイッチトキ
ャパシタフィルタであり、この例の他には、トーンスケ
ルチ用フィルタ，ノイズスケルチ用フィルタなどがあ
る。図３の下部は、これらのスイッチトキャパシタフィ
ルタに与える各種のクロックＣＬＫを外部から与えられ
るクロックＦ_E から所定のクロックＦ１，Ｆ２，Ｆ３，
Ｆ４を生成するクロック生成部である。例えば、外部ク
ロックＦ_E ＝９．８３ＭＨｚのとき、Ｆ１＝２６６ｋＨ
ｚ，Ｆ２＝１３３ｋＨｚ，Ｆ３＝６６ｋＨｚ，Ｆ４＝３
３ｋＨｚを生成する。このクロック生成部の固定分周器
は、無線機の制御回路のマイクロプロセッサのクロック
を共用するために分周比が予め設定されて設けられてい
る。As described above, the baseband circuit is mainly composed of the baseband filter, and conventionally, the RC circuit was generally composed of a hybrid IC. However, recently, to meet the demand for smaller mobile devices,
LS using switched capacitor filter (SCF)
I-ized ASP has come into practical use. Since the switched capacitor filter is composed of a MOS switch, an MS capacitor, and an operational amplifier, it can be easily integrated into an LSI, and by changing the frequency of the clock, the transmission characteristics can be moved in a similar manner along the frequency characteristics without adjustment. It has become popular because it is cheap. Figure 3
In the example of ASP, the part surrounded by the double line is a switched capacitor filter, and other than this example, there are a filter for tone squelch, a filter for noise squelch, and the like. The lower part of FIG. 3 shows various clocks CLK given to these switched capacitor filters from a clock F _E given externally to predetermined clocks F1, F2, F3.
It is a clock generation unit that generates F4. For example, when the external clock F _E = 9.83 MHz, F1 = 266 kH
z, F2 = 133 kHz, F3 = 66 kHz, F4 = 3
Generates 3 kHz. The fixed frequency divider of the clock generation unit is provided with a preset frequency division ratio so as to share the clock of the microprocessor of the control circuit of the radio device.

【０００５】[0005]

【発明が解決しようとする課題】しかし、上記従来のＡ
ＳＰの場合、無線機の種類やマイクロプロセッサの種類
によって外部クロックＦ_E の周波数が異なる場合、その
都度、固定分周器の分周比を変更して設定したＡＳＰを
作るか、又は、このＡＳＰ専用のクロック発振器を備え
る必要があり、無線機の改良に対応する自由度が制限さ
れるという問題点があった。However, the above-mentioned conventional A
In the case of SP, when the frequency of the external clock F _E differs depending on the type of radio device or the type of microprocessor, the ASP is set by changing the frequency division ratio of the fixed frequency divider each time, or this ASP is used. Since it is necessary to provide a dedicated clock oscillator, there is a problem that the degree of freedom corresponding to the improvement of the wireless device is limited.

【０００６】本発明の目的は、外部クロックの周波数が
異なる場合も容易に対応することのできる音声信号処理
装置を提供することにある。An object of the present invention is to provide an audio signal processing device which can easily cope with the case where the frequency of the external clock is different.

【０００７】[0007]

【課題を解決するための手段】本発明の音声信号処理装
置は、携帯用送受信機のベースバンド回路が集積回路と
して設けられ、該ベースバンド回路の各種のスイッチト
キャパシタフィルタが外部から与えられるクロックによ
って動作するように構成された音声信号処理装置におい
て、外部クロックを２／３分周して出力する２／３分周
器と、該２／３分周器の出力と前記外部クロックのいず
れかをスイッチ制御信号に従って切替え出力するスイッ
チと、該スイッチの出力を分周比指定データによって設
定された分周比で分周し前記スイッチトキャパシタフィ
ルタに与えるクロックを出力する可変分周器と、外部か
ら与えられるスイッチ制御データと分周比データとアド
レスデータとからなるシリアルデータをストロープ信号
に従って保持し、該スイッチ制御データと分周比データ
とアドレスデータを並列出力するシフトレジスタと、該
シフトレジスタからのアドレスデータを所定のアドレス
データに変換するアドレスデコーダと、該アドレスデコ
ーダから指定されるアドレスに前記シフトレジスタから
のスイッチ制御データと分周比データを格納するととも
に前記スイッチに対する前記スイッチ制御信号と前記可
変分周器に対する前記分周比指定データとを出力するバ
ッファレジスタとを備えたことを特徴とするものであ
る。In the audio signal processing device of the present invention, a baseband circuit of a portable transceiver is provided as an integrated circuit, and various switched capacitor filters of the baseband circuit are supplied by a clock supplied from the outside. In an audio signal processing device configured to operate, a 2/3 frequency divider that divides an external clock by 2/3 and outputs, and an output of the 2/3 frequency divider and one of the external clocks. A switch for switching output according to a switch control signal, a variable frequency divider for dividing the output of the switch by a frequency division ratio set by frequency division ratio designation data, and outputting a clock to be given to the switched capacitor filter, and an external frequency divider. Holds serial data consisting of switch control data, division ratio data, and address data according to the strobe signal, A shift register that outputs switch control data, frequency division ratio data, and address data in parallel, an address decoder that converts the address data from the shift register into predetermined address data, and the shift register at an address specified by the address decoder And a buffer register for storing the switch control signal for the switch and the frequency division ratio specifying data for the variable frequency divider. Is.

【０００８】[0008]

【実施例】図１は本発明の実施例を示すブロック図であ
る。図において、１は本発明のＡＳＰ、２は外部クロッ
ク入力端子、３はシリアルデータ入力端子、４はストロ
ーブ信号入力端子、５はシフトレジスタ、６はアドレス
デコーダ、７はバッファレジスタ、８は可変分周器、９
〜１１は１／２分周器、１２は２／３分周器である。Ｆ
１，Ｆ２，Ｆ３，Ｆ４は送信側，受信側ベースバンド回
路のスイッチトキャパシタフィルタの種類に応じて与え
る所定のクロックである。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is an ASP of the present invention, 2 is an external clock input terminal, 3 is a serial data input terminal, 4 is a strobe signal input terminal, 5 is a shift register, 6 is an address decoder, 7 is a buffer register, and 8 is a variable component. Circulator, 9
-11 is a 1/2 frequency divider and 12 is a 2/3 frequency divider. F
1, F2, F3 and F4 are predetermined clocks given according to the types of the switched capacitor filters of the transmitting side and receiving side baseband circuits.

【０００９】可変分周器８の分周比の設定値は、外部よ
り与えられる制御用シリアルデータによって決定する。
入力するシリアルデータは、スイッチ制御データと、例
えば６ビットの分周比データと、アドレスデータとで構
成され、シフトレジスタ５で分離出力される。アドレス
データはアドレスデコーダ６により１６進数から１０進
数に変換され、スイッチ制御データと６ビットの分周比
データはバッファレジスタ７の上記アドレスデコーダ６
によって指定されたアドレスに格納される。可変分周器
８の分周比はバッファレジスタ７から与えられる分周比
データにより任意に設定される。また、２／３分周器１
２は、設定分周比をさらに細かくするために設けられて
おり、バッファレジスタ７からのスイッチ制御信号によ
りスイッチＳが切替えられて２／３分周器の挿入・抜去
が行われる。The set value of the frequency division ratio of the variable frequency divider 8 is determined by externally applied control serial data.
The input serial data is composed of switch control data, for example 6-bit frequency division ratio data, and address data, and is separately output by the shift register 5. The address data is converted from hexadecimal to decimal by the address decoder 6, and the switch control data and the 6-bit division ratio data are stored in the address decoder 6 of the buffer register 7.
Stored at the address specified by. The frequency division ratio of the variable frequency divider 8 is arbitrarily set by the frequency division ratio data given from the buffer register 7. Also, 2/3 frequency divider 1
2 is provided in order to make the set frequency division ratio finer, and the switch S is switched by the switch control signal from the buffer register 7 to insert / remove the 2/3 frequency divider.

【００１０】本実施例では、可変分周器８の分周比を１
／ｎとすると、４≦ｎ≦６３の範囲で可変設定すること
により実用上十分であることが確かめられた。すなわ
ち、スイッチトキャパシタフィルタに与えるクロックの
最大値Ｆ１＝２６６ｋＨｚとすると、２／３分周器１２
を用いない場合、ｎ＝４のとき、外部クロックＦ_E ＝ｎ
Ｆ１＝４×２６６ｋＨｚ＝１．０６４ＭＨｚとなり、ｎ
＝６３のときは、Ｆ_E ＝１６．７５８ＭＨｚとなる。外
部クロックの選択周波数範囲は、デバイス製造上の制約
もあるが、約１〜１７ＭＨｚの範囲で対応することがで
きる。この選択範囲内でさらに細かく選択する場合、２
／３分周器１２を挿入して対応させることができる。In this embodiment, the frequency division ratio of the variable frequency divider 8 is set to 1
/ N, it was confirmed to be practically sufficient by variably setting in the range of 4 ≦ n ≦ 63. That is, assuming that the maximum value of the clock given to the switched capacitor filter is F1 = 266 kHz, the 2/3 frequency divider 12
When n is not used, the external clock F _E = n
F1 = 4 × 266 kHz = 1.064 MHz, and n
= 63, F _E = 16.758 MHz. The selected frequency range of the external clock can be supported in the range of about 1 to 17 MHz, although there are restrictions in manufacturing the device. When selecting more finely within this selection range, 2
A ⅓ frequency divider 12 can be inserted to correspond.

【００１１】[0011]

【発明の効果】本発明を実施することにより、ＡＳＰ専
用の外部発振器が不用であるため安価になると同時に実
装スペースの点でも有利となる。また、外部クロックの
周波数に対する制約が軽減されるため、各種ＭＰＵに用
いられるクロック周波数に十分対応することができ、Ａ
ＳＰの汎用性を高めることができる。By implementing the present invention, the external oscillator dedicated to the ASP is unnecessary, so that the cost is reduced and the mounting space is also advantageous. Further, since restrictions on the frequency of the external clock are reduced, it is possible to sufficiently cope with the clock frequency used in various MPUs.
The versatility of SP can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】本発明を適用する無線機のブロック図である。FIG. 2 is a block diagram of a wireless device to which the present invention is applied.

【図３】従来の構成例図である。FIG. 3 is a diagram illustrating a conventional configuration example.

【符号の説明】[Explanation of symbols]

１ ＡＳＰ ２ 外部クロック端子 ３ シリアルデータ入力端子 ４ ストロープ信号入力端子 ５ シフトレジスタ ６ アドレスデコーダ ７ バッファレジスタ ８ 可変分周器 ９，１０，１１ １／２分周器 １２ ２／３分周器 1 ASP 2 External clock terminal 3 Serial data input terminal 4 Strobe signal input terminal 5 Shift register 6 Address decoder 7 Buffer register 8 Variable frequency divider 9, 10, 11 1/2 frequency divider 12 2/3 frequency divider

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 携帯用送受信機のベースバンド回路が集
積回路として設けられ、該ベースバンド回路の各種のス
イッチトキャパシタフィルタが外部から与えられるクロ
ックによって動作するように構成された音声信号処理装
置において、 外部クロックを２／３分周して出力する２／３分周器
と、 該２／３分周器の出力と前記外部クロックのいずれかを
スイッチ制御信号に従って切替え出力するスイッチと、 該スイッチの出力を分周比指定データによって設定され
た分周比で分周し前記スイッチトキャパシタフィルタに
与えるクロックを出力する可変分周器と、 外部から与えられるスイッチ制御データと分周比データ
とアドレスデータとからなるシリアルデータをストロー
プ信号に従って保持し、該スイッチ制御データと分周比
データとアドレスデータを並列出力するシフトレジスタ
と、 該シフトレジスタからのアドレスデータを所定のアドレ
スデータに変換するアドレスデコーダと、 該アドレスデコーダから指定されるアドレスに前記シフ
トレジスタからのスイッチ制御データと分周比データを
格納するとともに前記スイッチに対する前記スイッチ制
御信号と前記可変分周器に対する前記分周比指定データ
とを出力するバッファレジスタとを備えたことを特徴と
する音声信号処理装置。1. An audio signal processing device in which a baseband circuit of a portable transceiver is provided as an integrated circuit, and various switched capacitor filters of the baseband circuit are configured to operate by a clock supplied from the outside. A 2/3 frequency divider that divides an external clock by 2/3 and outputs the output; a switch that selectively outputs either the output of the 2/3 frequency divider or the external clock according to a switch control signal; A variable frequency divider that divides the output by the frequency division ratio set by the frequency division ratio designation data and outputs a clock to be given to the switched capacitor filter, switch control data, frequency division ratio data, and address data that are externally applied. The serial data consisting of the Shift register for outputting parallel output data, an address decoder for converting address data from the shift register into predetermined address data, and switch control data and frequency division ratio data from the shift register at an address designated by the address decoder. And a buffer register for storing the switch control signal for the switch and the frequency division ratio designation data for the variable frequency divider.