JPH0758464B2 - Pipeline processing type information processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン処理型情報処理装置に関する。The present invention relates to a pipeline processing type information processing apparatus.

〔従来の技術〕[Conventional technology]

従来のパイプライン処理型情報処理装置では、ソフトウ
ェアビジブルなレジスタの更新を命令カウンタの更新ま
で極力遅らせることにより命令カウンタの更新とソフト
ウェアビジブルな（ソフトウェアが操作可能な）レジス
タ（ベースレジスタ、汎用レジスタ等）の最初の更新ま
での命令リトライ不可期間の短縮を図る方法や、命令リ
トライ不可期間をゼロにするため全ソフトウェアビジブ
ルレジスタをあるチェックポイント毎にレジスタセーブ
バッファにセーブして障害時はチェックポイントまで戻
って前記レジスタセーブバッファから全ソフトウェアビ
ジブルレジスタをリカバーしてチェックポイントリトラ
イする方法があった。In the conventional pipeline processing type information processing apparatus, the update of the software visible register is delayed as much as possible until the update of the instruction counter, and the instruction counter is updated and the software visible (software operable) register (base register, general-purpose register, etc.) ) Method to reduce the instruction retry impossible period until the first update, or to save the instruction retry impossible period to zero, save all software visible registers in the register save buffer at every checkpoint, and until a checkpoint when there is a failure There has been a method of returning and recovering all software visible registers from the register save buffer and performing a checkpoint retry.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述した従来の前者の方式では、ソフトウェアビジブル
レジスタを１命令で複数個更新するケースでは命令リト
ライ不可期間をゼロにすることはできず、また後者の方
式では、全ソフトウェアビジブルレジスタのセーブバッ
ファが必要でハードウェアの増加が著しいという欠点が
ある。In the former method described above, the instruction retry impossible period cannot be set to zero in the case where a plurality of software visible registers are updated by one instruction. In the latter method, save buffers for all software visible registers are required. However, there is a drawback that the increase in hardware is significant.

［問題点を解決するための手段］ 本発明のパイプライン処理型情報処理装置は、演算制御
手段により実行された命令によって更新されたソフトウ
ェアビジブルレジスタの更新前データを、そのソフトウ
ェアビジブルレジスタの更新と同時に順次格納するレジ
スタセーブバッファ手段と、演算制御手段からの命令実
行終了通知を受けた場合に、障害検出手段が障害検出信
号を出力していないときはレジスタセーブバッファ手段
の内容を無効化し、障害検出手段が障害検出信号を出力
しているときは命令リトライが行われる時までにレジス
タセーブバッファ手段が保持する情報に基づいて更新さ
れたソフトウェアビジブルレジスタを命令実行前の状態
に復帰させるレジスタセーブバッファ制御手段とを有す
ることを特徴としている。[Means for Solving the Problems] In the pipeline processing type information processing apparatus of the present invention, the pre-update data of the software visible register updated by the instruction executed by the arithmetic control means is updated with the update of the software visible register. When receiving the instruction execution end notification from the register save buffer means for sequentially storing at the same time and the operation control means, if the failure detection means does not output the failure detection signal, the contents of the register save buffer means are invalidated, and the failure occurs. A register save buffer that restores the software visible register updated based on the information held by the register save buffer means to the state before the instruction execution when the detection means outputs the failure detection signal It is characterized by having a control means.

〔作用〕[Action]

各命令単位で更新されるソフトウェアビジブルレジスタ
のみのレジスタセーブ／リカバーを行うことで命令リト
ライを可とすることにより、少ないレジスタセーブ用ハ
ードウェアで高いリトライ率を得ることができる。By permitting instruction retry by performing register save / recover for only software visible registers that are updated in each instruction unit, a high retry rate can be obtained with less register save hardware.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.

第３図はパイプライン処理の一例を示す図である。ステ
ージIFからステージSTまで６ステージに分割されてい
る。ステージIFは命令を取出す処理、ステージACはオペ
ランドアドレスを生成する処理、ステージATは論理アド
レスを実アドレスに変換する処理、ステージCAはオペラ
ンドを読出す処理、ステージEXは読出されたオペランド
を演算する処理、そしてステージSTは演算結果を格納す
る処理である。FIG. 3 is a diagram showing an example of pipeline processing. It is divided into 6 stages from stage IF to stage ST. Stage IF fetches an instruction, stage AC generates an operand address, stage AT translates a logical address into a real address, stage CA reads an operand, stage EX computes a read operand. The process, and stage ST is a process of storing the calculation result.

第１図は本発明のパイプライン処理型情報処理装置の一
実施例の要部のブロック図である。FIG. 1 is a block diagram of essential parts of an embodiment of a pipeline processing type information processing apparatus of the present invention.

演算制御部１からステージEXの動作指示が信号線で101
でソフトウェアビジブルレジスタ２の更新指示PCC、信
号線102でソフトウェアビジブルレジスタ２の種別指示R
ID、信号線103で該レジスタ番号PRNO、信号線104で更新
データRDRがそれぞれレジスタ3,4,5および６へ出力され
る。続いてレジスタ３がオンの場合（更新指示）、レジ
スタ4,5で示されるソフトウェアビジブルレジスタ２へ
レジスタ６の内容を書込むのと同一タイミングでレジス
タ3,4,5の内容がレジスタ7,8,9へセットされ、かつソフ
トウェアビジブルレジスタ２の書込前データがレジスタ
10へ読出される。さらに、レジスタ７がオンであると、
レジスタセーブバッファ／セーブリカバー制御部11に信
号線105から報告され、アドレスレジスタ12で示される
レジスタセーブバッファ13へレジスタ8,9,10の内容をセ
ーブし、信号線106によりアドレスレジスタ12をカウン
タ14により次のセーブアドレスへ移す指示を行う。加え
て、演算制御部１から信号線107を通して命令カウンタ
更新制御部15を起動し、命令開始から命令終了までに、
第３図のIF〜STステージで検出された障害情報を保持す
る障害処理制御部16から信号線108を通して通知される
障害検出通知がない場合は信号線109から命令カウンタ1
7が、カウンタ18によりカウントされて更新される。ま
た、前記障害検出通知がある場合は、命令カウンタ17を
更新しないよう命令カウンタ更新制御部15により命令カ
ウンタ17が制御される。さらに、命令カウンタ更新制御
部15は信号線110からアドレスレジスタ12のクリアを命
令カウンタ17の更新と同様に障害検出通知の有無により
行う。リカバーは障害処理制御部16からリカバー指示が
信号線111を通してレジスタセーブバッファセーブ／リ
カバー制御部11に出されることにより開始する。まず、
アドレスレジスタ12で指示されたアドレスのレジスタセ
ーブバッファ13からの読出しデータが信号線112,113,11
4からレジスタ4,5,6へセットされてソフトウェアビジブ
ルレジスタ２への書戻し動作を、アドレスレジスタ12を
カウンタ14で“−1"しながらゼロになるまで行うことに
よりリカバーが完了し、命令リトライ実行可能状態とな
る。The operation instruction of the stage EX from the arithmetic and control unit 1 is 101 through the signal line.
Indicates the software visible register 2 update instruction PCC, and the signal line 102 indicates the software visible register 2 type instruction R
The ID, the register number PRNO on the signal line 103, and the update data RDR on the signal line 104 are output to the registers 3, 4, 5, and 6, respectively. Then, when the register 3 is turned on (update instruction), the contents of the registers 3, 4 and 5 are written at the same timing as the contents of the register 6 are written to the software visible register 2 indicated by the registers 4 and 5. , 9, and the pre-write data of software visible register 2 is the register
Read to 10. Furthermore, if register 7 is on,
The register save buffer / save recover control unit 11 saves the contents of the registers 8, 9, and 10 to the register save buffer 13 indicated by the address register 12 by the signal line 105, and the signal line 106 causes the address register 12 to counter 14. Command to move to the next save address. In addition, the operation control unit 1 activates the instruction counter update control unit 15 through the signal line 107, and from the instruction start to the instruction end,
If there is no failure detection notification sent from the failure processing control unit 16 that holds the failure information detected in the IF to ST stages in FIG. 3 through the signal line 108, the instruction counter 1 is sent from the signal line 109.
7 is counted and updated by the counter 18. Further, when there is the failure detection notification, the instruction counter update control unit 15 controls the instruction counter 17 so as not to update the instruction counter 17. Further, the instruction counter update control unit 15 clears the address register 12 from the signal line 110 according to the presence / absence of a failure detection notification as in the case of updating the instruction counter 17. The recovery starts when the failure processing control unit 16 issues a recovery instruction to the register save buffer save / recover control unit 11 through the signal line 111. First,
The read data from the register save buffer 13 at the address designated by the address register 12 is the signal lines 112, 113, 11
The recovery is completed by performing the write-back operation from 4 to registers 4, 5 and 6 to the software visible register 2 while the address register 12 is "-1" by the counter 14 until it becomes zero, and the instruction retry is performed. It is ready to run.

第２図は本実施例の動作を示すタイミングチャートで、
サイクルＩで命令Ａが取出されてサイクルVIIで結果が
ソフトウェアビジブルレジスタ２に格納されることを示
している。本タイミングチャートでは命令Ｃがソフトウ
ェアビジブルレジスタ４個を更新する場合で、かつサイ
クルＸのステージEXでの命令Ｃの第４ステップの演算実
行中に障害が検出された場合の命令リトライ法を示した
もので、障害が検出されるとサイクルXIIで更新される
べき命令のカウンタ17の更新を抑止してリトライ命令の
アドレスを保持する。さらに、命令Ｃの実行によりサイ
クルIX〜XIIで更新されるソフトウェアビジブルレジス
タ２の内容Ｃ−１〜Ｃ−４（更新前データ）がサイクル
IX〜XIIでソフトウェアビジブルレジスタ２の更新と同
時にレジスタセーブバファ13にセーブされる。レジスタ
セーブバッファ13へのセーブは、レジスタセーブバッフ
ァアドレスを＋１カウントしながら行われるが、命令カ
ウンタ17の更新と同時にクリアされる。これは命令カウ
ンタ17が更新されることによりレジスタセーブバッファ
13の内容が不要になるためアドレスを戻して次命令のセ
ーブに備えるためと、後述するリカバーを容易にするた
めである。障害発生が障害処理制御部16へ報告される
と、命令リトライを開始するためのリカバーがサイクル
XIIIから行われ、レジスタセーブバッファアドレスで示
されたアドレスから−１カウントされてサイクルXIV〜X
VIIにおいてレジスタセーブバッファ13の内容がソフト
ウェアビジブルレジスタ２にリカバーされ、命令リトラ
イが開始される。FIG. 2 is a timing chart showing the operation of this embodiment.
The instruction A is fetched in the cycle I and the result is stored in the software visible register 2 in the cycle VII. This timing chart shows the instruction retry method when the instruction C updates four software visible registers and when a failure is detected during the execution of the fourth step operation of the instruction C at the stage EX of cycle X. When a failure is detected, the update of the counter 17 of the instruction to be updated in the cycle XII is suppressed and the address of the retry instruction is held. Furthermore, the contents C-1 to C-4 (data before update) of the software visible register 2 updated in cycles IX to XII by the execution of the instruction C are cycled.
It is saved in the register save buffer 13 at the same time when the software visible register 2 is updated in IX to XII. Saving to the register save buffer 13 is performed while counting the register save buffer address by +1 and is cleared at the same time when the instruction counter 17 is updated. This is the register save buffer when the instruction counter 17 is updated.
This is because the contents of 13 are unnecessary and the address is returned to prepare for saving the next instruction, and the later-described recovery is facilitated. When the failure occurrence is reported to the failure processing control unit 16, the recovery cycle for starting the instruction retry is cycled.
Start from XIII, count -1 from the address indicated by the register save buffer address, and cycle XIV to X
In VII, the contents of the register save buffer 13 are recovered to the software visible register 2, and the instruction retry is started.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、各命令単位で更新される
ソフトウェアビジブルレジスタのみのレジスタセーブ／
リカバーを行うことで命令リトライを可とすることによ
り、少ないレジスタセーブ用ハードウェアで高いリトラ
イ率を得ることができる効果がある。As described above, the present invention saves / registers only software visible registers that are updated in units of instructions.
By enabling the instruction retry by recovering, there is an effect that a high retry rate can be obtained with a small amount of register saving hardware.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明のパイプライン処理型情報処理装置の一
実施例の要部を示すブロック図、第２図は第１図の実施
例のタイミングチャート、第３図は第１図の実施例を説
明するためのパイプライン例を示す図である。 １……演算制御部、 ２……ソフトウェアビジブルレジスタ、 ３〜10,12……レジスタ、 11……レジスタセーブバッファセーブ／リカバリー制御
部、 13……レジスタセーブバッファ、 14,18……カウンタ、 15……命令カウンタ更新制御部、 16……障害処理制御部、 17……命令カウンタ、 101〜114……信号線。FIG. 1 is a block diagram showing a main part of an embodiment of a pipeline processing type information processing apparatus of the present invention, FIG. 2 is a timing chart of the embodiment of FIG. 1, and FIG. 3 is an embodiment of FIG. It is a figure which shows the example of a pipeline for explaining. 1 ... Arithmetic control unit, 2 ... Software visible register, 3-10, 12 ... Register, 11 ... Register save buffer Save / recovery control unit, 13 ... Register save buffer, 14,18 ... Counter, 15 …… Instruction counter update control unit, 16 …… Fault handling control unit, 17 …… Instruction counter, 101 to 114 …… Signal line.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】パイプライン処理中に障害が発生した際に
障害検出手段が出力する障害検出信号を受けて命令リト
ライを行うパイプライン処理型情報処理装置において、 演算制御装置により実行された命令によって更新された
ソフトウェアビジブルレジスタの更新前データを、該ソ
フトウェアビジブルレジスタの更新と同時に順次格納す
るレジスタセーブバッファ手段と、 前記演算制御手段からの命令実行終了通知を受けた場合
に、前記障害検出手段が前記障害検出信号を出力してい
ないときは前記レジスタセーブバッファ手段の内容を無
効化し、前記障害検出手段が前記障害検出信号を出力し
ているときは命令リトライが行われる時までに前記レジ
スタセーブバッファ手段が保持する情報に基づいて前記
更新されたソフトウェアビジブルレジスタの内容を命令
実行前の状態に復帰させるレジスタセーブバッファ制御
手段とを有することを特徴とするパイプライン処理型情
報処理装置。1. A pipeline processing type information processing device, which receives an error detection signal output from an error detection means and retries an instruction when an error occurs during pipeline processing, in accordance with an instruction executed by an arithmetic and control unit. Register save buffer means for sequentially storing the updated pre-update data of the software visible register at the same time as the update of the software visible register; and the failure detecting means for receiving the instruction execution end notification from the arithmetic control means. When the fault detection signal is not output, the contents of the register save buffer unit are invalidated, and when the fault detection unit outputs the fault detection signal, the register save buffer is set by the time an instruction retry is performed. The updated software visible record based on the information held by the means. Pipeline type information processing apparatus characterized by having a register save buffer control means for returning the contents of the static state prior to execution of instructions.