JPH0757477A

JPH0757477A - 半導体記憶装置

Info

Publication number: JPH0757477A
Application number: JP5220673A
Authority: JP
Inventors: Ryosuke Iwai; 亮介岩井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-08-12
Filing date: 1993-08-12
Publication date: 1995-03-03

Abstract

(57)【要約】【目的】読み出し時のアクセスタイムを高速化し、ま
た、書き込み時の書き込みパルス幅を短くし、さらに、
書き込みリカバーを高速化する。【構成】読み出しサイクル時には、出力選択部２１に
よって読み出し用のトランスファ・ゲート１，２のみが
導通状態となる。したがって、メモリセルは、ビット線
ＢＩＴ（ＢＩＴ￣）、読み出し用トランスファ・ゲート
１，２、読み出しデータ線ＲＤ（ＲＤ￣）を通し、図示
しないセンス増幅器を駆動する。また、書き込みサイク
ル時には、出力選択部２２によって書き込み用のトラン
スファ・ゲート３，４のみが遮断状態となり、書き込み
データ線ＷＤ（ＷＤ￣）、書き込み用トランスファ・ゲ
ート３，４、ビット線ＢＩＴ（ＢＩＴ￣）を通し、メモ
リセルにデータが書き込まれる。また、書き込みリカバ
ー時には、プルアップする必要がある配線が、ビット線
ＢＩＴ（ＢＩＴ￣）と読み出しデータ線ＲＤ（ＲＤ￣）
だけとなり、書き込みリカバーの高速化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スタティックＲＡＭ等
の半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置であるメモリは、多数の
記憶素子であるメモリセルからなるメモリアレイと、入
出力に必要な周辺回路から構成されている。アクセス
（読み出し、もしくは書き込み）しようとするメモリセ
ルの位置（番地）は、Ｘアドレス（ローアドレス）とＹ
アドレス（カラムアドレス）によって指定され、データ
の書き込み、もしくは読み出しは、入出力制御信号によ
って行なわれる。実際のメモリセルへのデータ伝達は、
上記Ｘアドレスに対応するＸ線（ワード線）、Ｙアドレ
スに対応するＹ線（ビット線）を介して行なわれる。ビ
ット線は、読み出し用と書き込み用とに、専用のトラン
スファ・ゲート対と、データ線対とを備えたカラムスイ
ッチにより駆動される。

【０００３】従来のメモリにおけるカラムスイッチで
は、図７に示すように、読み出し用トランスファ・ゲー
ト１，２および書き込み用トランスファ・ゲート３，４
は、アドレス線ＡＤＤのみで同時に制御されていたた
め、読み出し／書き込み用のトランスファ・ゲート１，
２もしくは３，４を通して、ビット線ＢＩＴ，ＢＩＴ
￣、読み出しデータ線ＲＤ，ＲＤ￣、および書き込みデ
ータ線ＷＤ，ＷＤ￣の３種の配線が同時に駆動されてい
た。なお、いわゆるローアクティブのラインには反転符
号を図面と同じく記号の上部に付けるのが望ましいが、
明細書中では図面と同じ表現が困難であるため、ＢＩＴ
￣のように記号の後に反転符号を付けて表すことにす
る。他のＲＤ、ＷＤについても同様で、反転符号はそれ
ぞれＲＤ￣、ＷＤ￣というように表現する。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置にあっては、ビット線ＢＩＴ，ＢＩ
Ｔ￣、読み出しデータ線ＲＤ，ＲＤ￣、および書き込み
データ線ＷＤ，ＷＤ￣の３種の配線が同時に駆動されて
いたため、読み出しサイクル時には、メモリセルがビッ
ト線ＢＩＴ，ＢＩＴ￣と読み出しデータ線ＲＤ，ＲＤ￣
との他に、駆動する必要のない書き込みデータ線ＷＤ，
ＷＤ￣までを駆動しており、アクセスタイムを遅らせて
いた。また、書き込みサイクル時にも、不必要な読み出
しデータ線ＲＤ，ＲＤ￣を駆動していた。

【０００５】特に、書き込みリカバー時、同一ビット線
から、書き込んだデータと逆のデータを読み込む場合、
電位がグランドレベルまで下がっている配線を全て読み
出しの定常状態の電位レベルまでプルアップしてから読
み出しを行なわないと、誤データを出力してしまう。し
かしながら、従来の半導体記憶装置では、３種の配線全
てをプルアップしなければならないため、プルアップに
時間がかかったり、誤データを出力してしまうという問
題があった。

【０００６】そこで本発明は、高速アクセスができ、高
速書き込みリカバーができる半導体記憶装置を提供する
ことを目的としている。

【０００７】

【課題を解決するための手段】上記目的達成のため請求
項１記載の発明による半導体記憶装置は、行列に配置さ
れたメモリセルと、前記メモリセルに接続された一対の
ビット線と、前記メモリセルに接続されたワード線と、
前記一対のビット線毎に書込専用データバス線との間に
設けられた書込専用選択回路と、前記一対のビット線毎
に読出専用データバス線との間に設けられた読出専用選
択回路とを備え、前記メモリセルへの書き込み時には、
前記書込専用選択回路は、前記一対のビット線を選択的
に書込専用データバス線にのみカップリングし、前記メ
モリセルからの読み出し時には、前記読出専用選択回路
は、前記一対のビット線を選択的に読出専用データバス
線にのみカップリングすることを特徴とする。

【０００８】また、前記書込専用選択回路及び前記読出
専用選択回路は、各々、スイッチ回路としてもよい。ま
た、前記書込専用選択回路をスイッチ回路から構成し、
前記読出専用選択回路をセンス増幅器から構成してもよ
い。

【０００９】

【作用】本発明では、メモリセルへの書き込み時には、
書込専用選択回路は、一対のビット線を選択的に書込専
用データバス線にのみカップリングし、また、メモリセ
ルからの読み出し時には、読出専用選択回路は、一対の
ビット線を選択的に読出専用データバス線にのみカップ
リングする。そして、メモリセルへのデータ伝達は、ワ
ード線、上記ビット線を介して行なわれる。

【００１０】したがって、読み出し時には、ビット線お
よび読出専用データバス線から、書込専用データバス線
が切り離され、アクセスタイムが高速化できる。また、
書き込み時には、ビット線および書込専用データバス線
から、読出専用データバス線が切り離され、書き込みパ
ルス幅が短くて済む。さらに、書き込みリカバー時に
は、プルアップする必要がある配線が、ビット線と読出
専用データバス線だけとなり、書き込みリカバーの高速
化が可能となる。

【００１１】

【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の半導体記憶装置の一実施例を示す構成図で
ある。図において、半導体記憶装置１０は、多数の記憶
素子からなるメモリアレイ１１と、入出力に必要な周辺
回路１２から構成されている。アドレスバッファ１３
は、アドレス信号Ａ，Ａ．…，Ａを一時保持した後、ロ
ーデコーダ１４へ出力する。ローデコーダ１４は、アド
レス信号Ａ，Ａ．…，Ａをデコードして、Ｘアドレス
（ワード線）としてメモリアレイ１１へ出力する。

【００１２】アドレスバッファ１５は、アドレス信号
Ａ，Ａ．…，Ａを一時保持した後、カラムデコーダ１６
へ出力する。カラムデコーダ１６は、アドレス信号Ａ，
Ａ．…，ＡをデコードしてＹアドレスとしてカラムスイ
ッチ１７へ出力する。また、制御バッファ１８は、書き
込み制御信号ＷＥ￣やチップセレクタＣＥ￣等を一時保
持した後、これらに従って、上記アドレスバッファ１
３、カラムスイッチ１７、データ・イン・バッファ１９
およびデータ・アウト・バッファ２０に所定の制御信号
を出力する。カラムスイッチ１７は、Ｙアドレス（カラ
ムアドレス）、書き込み制御信号ＷＥに応じて、ビット
線ＢＩＴを駆動してメモリアレイ１１中のメモリセルの
位置を指定するとともに、該当セルに対し、書き込みデ
ータ線ＷＤの値を書き込むか、読み出しデータ線ＲＤに
データを読み出す。

【００１３】次に、上述したカラムスイッチ１７の構成
について図２を参照して説明する。図２は、本発明の一
実施例におけるカラムスイッチ１７の構成を示すブロッ
ク図である。なお、この図において前述した図７と共通
する部分には同一の符号を付けてその説明を省略する。
図２において、カラムスイッチ１７は、読み出し用と、
書き込み用とに、それぞれ専用のトランスファ・ゲート
１〜４と、データ線対（ＲＤとＲＤ￣，ＷＤとＷＤ￣）
とを備えている。図示する読み出しデータ線ＲＤ，ＲＤ
￣は、図示しないセンス増幅器を経て、出力バッファで
あるデータ・アウト・バッファ２０に接続され、書き込
みデータ線ＷＤ，ＷＤ￣は、データ・イン・バッファ１
９を介して供給される入力データによって駆動される。

【００１４】また、読み出し用の出力選択部２１および
書き込み用の出力選択部２２には、各々、アドレス線Ａ
ＤＤを介してアドレスデータと書き込み線ＷＥを介して
書き込み制御信号とが供給されており、一方の読み出し
用の出力選択部２１は、アドレスデータがアクティブの
ときのみ出力をアクティブとし、他方の書き込み用の出
力選択部２２は、アドレスデータおよび書き込み制御信
号の双方がアクティブのとき、その出力をアクティブと
するようになっている。なお、上記アドレスは、カラム
デコーダによりデコードされた信号であり、書き込み制
御信号は、コントロールバッファの書き込み制御信号に
相当する。

【００１５】次に、上述した構成による読み出しサイク
ル時、書き込みサイクル時および書き込みリカバー時の
動作について以下に説明する。［読み出しサイクル時］読み出しサイクル時には、アド
レスデータのみが選択され、書き込み制御信号は選択さ
れないため、出力選択部２１によって読み出し用のトラ
ンスファ・ゲート１，２のみが導通状態とされる。した
がって、メモリセルは、ビット線ＢＩＴ，ＢＩＴ￣、読
み出し用トランスファ・ゲート１，２、読み出しデータ
線ＲＤ，ＲＤ￣を通し、図示しないセンス増幅器を駆動
する。一方、書き込み用のトランスファ・ゲート３，４
は、遮断状態であるため、駆動しなくともよい。

【００１６】［書き込みサイクル時］書き込みサイクル
時には、アドレスデータ、書き込み制御信号が共に選択
されるので、出力選択部２２によって書き込み用のトラ
ンスファ・ゲート３，４が導通状態とされ、書き込みド
ライバにより、書き込みデータ線ＷＤ，ＷＤ￣、書き込
み用トランスファ・ゲート３，４、ビット線ＢＩＴ，Ｂ
ＩＴ￣を通し、メモリセルにデータを書き込む。一方、
読み出し用のトランスファ・ゲート１，２は遮断状態で
あるため、駆動しなくともよい。

【００１７】［書き込みリカバー時］例えば、「０」を
書き込み後、書き込みデータ線ＷＤの変化により、１デ
ータを読み込む場合について説明する。「０」の書き込
み時には、書き込み用のトランスファ・ゲート３，４が
導通状態となり、読み出し用のトランスファ・ゲート
１，２は遮断状態であるので、書き込みデータ線ＷＤ，
ＷＤ￣と、ビット線ＢＩＴ，ＢＩＴ￣がグランドレベル
までプルダウンされ、メモリセルにデータ「０」が書き
込まれる。次に、読み出しサイクルに変ると、書き込み
用のトランスファ・ゲート３，４が遮断状態となり、読
み出し用のトランスファ・ゲート１，２が導通状態とな
る。グランドレベルが下がっているビット線ＢＩＴ，Ｂ
ＩＴ￣は、プルアップ回路によって、読み出し時の定常
電位レベルまでプルアップされる。そして、メモリセル
により、ビット線ＢＩＴ￣がプルダウンされ、センス増
幅器が１データを出力する。なお、従来の回路では、ビ
ット線ＢＩＴの他に、書き込みデータ線ＷＤ、読み出し
データ線ＲＤの２つのノードもプルアップしなければな
らなかったので、リカバー時間が長いという欠点を有し
ていた。

【００１８】次に、上述したカラムスイッチの具体的な
回路構成およびその動作について、図３ないし図６を参
照して説明する。図３に本発明の第１の実施例を示す。
図において、読み出し用のトランスファ・ゲート１，２
にＰＭＯＳによるゲート回路３１，３２、書き込み用の
トランスファ・ゲート３，４にＮＭＯＳによるゲート回
路３３，３４を用いている。また、出力選択部２１，２
２として、ＮＡＮＤ回路２３、ＮＯＲ回路２４および否
定回路２５を用いている。アドレス線ＡＤＤ￣は否定回
路２５およびＮＯＲ回路２４の一端へ接続される。ま
た、書き込み制御線ＷＥ￣は、ＮＡＮＤ回路２３の一端
および上記ＮＯＲ回路２４の他端へ接続される。ＮＡＮ
Ｄ回路２３は、上記否定回路２５を介して供給されるア
ドレスデータと書き込み制御線ＷＥ￣を介して供給され
る書き込み制御信号との論理積をとり、その出力を読み
出し用のゲート回路３１，３２へ供給する。一方、ＮＯ
Ｒ回路２４は、上記アドレス線ＡＤＤ￣を介して供給さ
れるアドレスデータと、書き込み制御線ＷＥ￣を介して
供給される書き込み制御信号との論理和をとり、その出
力を書き込み用のＮチャネルトランジスタ３３，３４へ
供給する。

【００１９】次に、図３に示す第１の実施例において、
読み出しサイクル時、書き込みサイクル時および書き込
みリカバー時の動作について以下に説明する。［読み出しサイクル時］読み出しサイクル時には、アド
レス線ＡＤＤ￣がローレベルとなり、書き込み制御線Ｗ
Ｅ￣がハイレベルとなる。ＮＡＮＤ回路２３は、否定回
路２５によって反転された「１」と、書き込み制御信号
の「１」との論理積をとる。この結果、ＮＡＮＤ回路２
３の出力は「０」となる。したがって、読み出し用のＰ
チャネルトランジスタ３１，３２が導通状態となる。一
方、ＮＯＲ回路２４は、書き込み制御信号の「１」と、
アドレスデータの「０」との論理和をとる。この結果、
ＮＯＲ回路２４の出力は「０」となる。したがって、書
き込み用のＮチャネルトランジスタ３３，３４は遮断状
態となる。メモリセルは、ビット線ＢＩＴ、読み出し用
Ｐチャネルトランジスタ３１、３２、読み出しデータ線
ＲＤを通し、センス増幅器を駆動する。書き込み用のＮ
チャネルトランジスタ３３，３４は、遮断状態であるた
め、駆動しなくともよい。

【００２０】［書き込みサイクル時］書き込みサイクル
時には、アドレス線ＡＤＤ￣、書き込み制御線ＷＥ￣が
共にローレベルとなるので、書き込み用のＮチャネルト
ランジスタ３３，３４が導通状態となり、書き込みドラ
イバにより、書き込みデータ線ＷＤ（ＷＤ￣）、書き込
み用Ｎチャネルトランジスタ３３，３４のビット線ＢＩ
Ｔ（ＢＩＴ￣）を通し、メモリセルにデータを書き込
む。読み出し用のＰチャネルトランジスタ３１，３２は
遮断状態であるため、駆動しなくともよい。

【００２１】［書き込みリカバー時］例えば、「０」の
書き込み時には、書き込み用のＮチャネルトランジスタ
３３，３４が導通状態となり、読み出し用のＰチャネル
トランジスタ３１，３２は遮断状態であるので、書き込
みデータ線ＷＤと、ビット線ＢＩＴがグランドレベルま
でプルダウンされ、メモリセルに「０」データが書き込
まれる。読み出しサイクルに変ると、書き込み用のＰチ
ャネルトランジスタ３３，３４が遮断状態となり、読み
出し用のＰチャネルトランジスタ３１，３２が導通状態
となる。グランドレベルが下がっているビット線ＢＩＴ
は、プルアップ回路によって、読み出し時の定常電位レ
ベルまでプルアップされる。そして、メモリセルによ
り、ビット線ＢＩＴ￣がプルダウンされ、センス増幅器
が１データを出力する。

【００２２】このように、本第１の実施例によれば、読
み出しサイクル時に、書き込み用トランスファ・ゲート
３，４が遮断状態となり、ビット線ＢＩＴ（ＢＩＴ
￣）、読み出しデータ線ＲＤ（ＲＤ￣）から、書き込み
データ線ＷＤ（ＷＤ￣）が切り離され、アクセスタイム
が高速化できる。また、書き込みサイクル時には、読み
出し用トランスファ・ゲート１，２が遮断状態となり、
ビット線ＢＩＴ（ＢＩＴ￣）、書き込みデータ線ＷＤ
（ＷＤ￣）から、読み出しデータ線ＲＤ（ＲＤ￣）が切
り離され、書き込みパルス幅が短くて済む。書き込みリ
カバー時には、プルアップする必要がある配線が、ビッ
ト線ＢＩＴ（ＢＩＴ￣）と読み出しデータ線ＲＤ（ＲＤ
￣）だけとなり、書き込みリカバーの高速化が可能とな
る。

【００２３】次に、図４に本発明の第２の実施例を示
す。カラムスイッチ１７は、通常、レイアウト的に条件
が厳しいため、多くの素子を配設できず、前述した第１
の実施例のように、読み出し／書き込みの双方のトラン
スファ・ゲートを書き込み制御信号ＷＥ￣で制御するの
は難しい。そこで、該第２の実施例では、書き込み用の
トランスファ・ゲート３，４のみを、書き込み制御線Ｗ
Ｅ￣で制御している。すなわち、アドレス線ＡＤＤ￣で
読み出し用のＰチャネルトランジスタ３１，３２を制御
し、ＮＯＲ回路２６によりアドレス線ＡＤＤ￣と書き込
み制御線ＷＥ￣との論理和をとり、これにより書き込み
用のＮチャネルトランジスタ３３，３４を制御してい
る。

【００２４】該第２の実施例では、まず、読み出し時に
は、アドレス線ＡＤＤのみがローレベルとなるので、読
み出し用のＰチャネルトランジスタ３１，３２が導通状
態となり、書き込み用のＮチャネルトランジスタ３３，
３４が遮断状態となって、基本的に、第１の実施例と同
様の動作である。これに対して、書き込み時には、読み
出し用のＰチャネルトランジスタ３１，３２が遮断状態
とならないので、読み出しデータ線ＲＤ（ＲＤ￣）をプ
ルダウンする。したがって、書き込みリカバー時には、
ビット線ＢＩＴと、読み出しデータ線ＲＤとをプルアッ
プしなければならない。この結果、第１の実施例例より
も、書き込みリカバーは遅くなるが、従来回路よりも優
れている。

【００２５】次に、図５に本発明の第３の実施例を示
す。該第３の実施例では、アドレス線ＡＤＤにより書き
込み用のＮチャネルトランジスタ３３，３４を制御し、
ＮＡＮＤ回路２７により、書き込み制御線ＷＥ￣とアド
レス線ＡＤＤとの論理積をとって、これにより読み出し
用のＰチャネルトランジスタ３１，３２を制御してい
る。

【００２６】読み出し時には、アドレス線ＡＤＤがハイ
レベル、書き込み制御線ＷＥ￣がハイレベルとなる。こ
のため、ＮＡＮＤ回路２７の出力は、ローレベルとな
り、読み出し用のＰチャネルトランジスタ３１，３２が
導通状態となる。また、アドレス線ＡＤＤがハイレベル
となるため、書き込み用のＮチャネルトランジスタ３
３，３４も導通状態となるため、ビット線ＢＩＴ、読み
出しデータ線ＲＤ以外に、書き込みデータ線ＷＤまで駆
動する。

【００２７】書き込み時には、アドレス線ＡＤＤがハイ
レベル、書き込み制御線ＷＥ￣がローレベルとなる。こ
のため、ＮＡＮＤ回路２７の出力は、ハイレベルとな
り、読み出し用のＰチャネルトランジスタ３１，３２は
遮断状態となる。一方、アドレス線ＡＤＤがハイレベル
であるため、書き込み用のＮチャネルトランジスタ３
３，３４は導通状態となる。このように、読み出し用Ｐ
チャネルトランジスタ３１，３２が遮断状態となるた
め、書き込みデータ線ＷＤと、ビット線ＢＩＴだけを駆
動すればよい。書き込みリカバー時には、書き込み用／
読み出し用、双方のトランスファ・ゲートが導通状態と
なるため、ビット線ＢＩＴ、読み出しデータ線ＲＤ、書
き込みデータ線ＷＤをプルアップする。

【００２８】次に、図６に本発明の第４の変形例を示
す。該第４の実施例では、読み出し用の出力選択部２１
にＮＭＯＳの転送ゲート４０を用い、書き込み用の出力
選択部２２にセンス増幅器４１を用いている。書き込み
制御線ＷＥは、Ｎチャネルトランジスタ３５，３６に接
続され、書き込み制御線ＷＥ￣は、センス増幅器４１の
Ｎチャネルトランジスタ３７へ接続されている。また、
書き込みデータ線ＷＤおよびＷＤ￣は、各々、上記Ｎチ
ャネルトランジスタ３５，３６を介してビット線ＢＩ
Ｔ，ＢＩＴ￣へ接続されている。一方、読み出しデータ
線ＲＤ，ＲＤ￣はセンス増幅器４１を構成するＮチャネ
ルトランジスタ３８，３９へ接続されている。

【００２９】上記構成においては、書き込み時には、書
き込み制御線ＷＥがハイレベル、書き込み制御線ＷＥ￣
がローレベルとなる。このため、転送ゲート４０が導通
状態となり、センス増幅器４１は非活性状態となる。し
たがって、書き込みデータ線ＷＤ，ＷＤ￣のデータがビ
ット線ＢＩＴ，ＢＩＴ￣へ出力される。一方、読み出し
時には、書き込み制御線ＷＥがローレベル、書き込み制
御線ＷＥ￣がハイレベルとなる。このため、転送ゲート
４０は遮断状態となり、センス増幅器４１のＮチャネル
トランジスタ３７がグランドレベルにプルダウンされ
る。この結果、メモリセルのデータは、ビット線ＢＩ
Ｔ，ＢＩＴ￣を介して、読み出しデータ線ＲＤ，ＲＤ￣
に出力される。

【００３０】

【発明の効果】本発明によれば、行列に配置されたメモ
リセルと、前記メモリセルに接続された一対のビット線
と、前記メモリセルに接続されたワード線と、前記一対
のビット線毎に書込専用データバス線との間に設けられ
た書込専用選択回路と、前記一対のビット線毎に読出専
用データバス線との間に設けられた読出専用選択回路と
を備え、前記メモリセルへの書き込み時には、前記書込
専用選択回路は、前記一対のビット線を選択的に書込専
用データバス線にのみカップリングし、前記メモリセル
からの読み出し時には、前記読出専用選択回路は、前記
一対のビット線を選択的に読出専用データバス線にのみ
カップリングするようにしたため、読み出し時には、ビ
ット線および読出専用データバス線から、書込専用デー
タバス線が切り離され、アクセスタイムが高速化でき
る。また、書き込み時には、ビット線および書込専用デ
ータバス線から、読出専用データバス線が切り離され、
書き込みパルス幅が短くて済む。さらに、書き込みリカ
バー時には、プルアップする必要がある配線が、ビット
線と読出専用データバス線だけとなり、書き込みリカバ
ーの高速化が可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の第１の実施例の
メモリ構成全体を示すブロック図である。

【図２】同実施例におけるカラムスイッチの構成を示す
ブロック図である。

【図３】本発明における第１の実施例の具体的な構成を
示す回路図である。

【図４】本発明における第２の実施例の具体的な構成を
示す回路図である。

【図５】本発明における第３の実施例の具体的な構成を
示す回路図である。

【図６】本発明における第４の実施例の具体的な構成を
示す回路図である。

【図７】従来の半導体記憶装置におけるカラムスイッチ
の構成を示すブロック図である。

【符号の説明】

１，２読み出し用のトランスファ・ゲート（読出専用
選択回路）３，４書き込み用のトランスファ・ゲート（書込専用
選択回路）１１メモリアレイ（メモリセル）２１読み出し用の出力選択部２２書き込み用の出力選択部２３，２７ＮＡＮＤ回路２４，２６ＮＯＲ回路２５否定回路３１，３２読み出し用のＰチャネルトランジスタ３３，３４書き込み用のＮチャネルトランジスタ３５〜３９Ｎチャネルトランジスタ４０転送ゲート４１センス増幅器ＢＩＴ（ＢＩＴ￣）一対のビット線ＷＤ（ＷＤ￣）書き込みデータ線（書込専用データバ
ス線）ＲＤ（ＲＤ￣）読み出しデータ線（読出専用データバ
ス線）

Claims

【特許請求の範囲】

【請求項１】行列に配置されたメモリセルと、前記メモリセルに接続された一対のビット線と、前記メモリセルに接続されたワード線と、前記一対のビット線毎に書込専用データバス線との間に
設けられた書込専用選択回路と、前記一対のビット線毎に読出専用データバス線との間に
設けられた読出専用選択回路とを備え、前記メモリセルへの書き込み時には、前記書込専用選択
回路は、前記一対のビット線を選択的に書込専用データ
バス線にのみカップリングし、前記メモリセルからの読
み出し時には、前記読出専用選択回路は、前記一対のビ
ット線を選択的に読出専用データバス線にのみカップリ
ングすることを特徴とする半導体記憶装置。
【請求項２】前記書込専用選択回路及び前記読出専用
選択回路は、各々、スイッチ回路からなることを特徴と
する請求項１記載の半導体記憶装置。
【請求項３】前記書込専用選択回路はスイッチ回路か
らなり、前記読出専用選択回路はセンス増幅器からなる
ことを特徴とする請求項１記載の半導体記憶装置。