JPH0756982A - レイアウト方法及びレイアウタビリティ評価装置 - Google Patents

Abstract

(57)【要約】 【目的】 設計された回路をＬＳＩに搭載すべく素子や
セルの配置、配線を行なうレイアウト方法及びレイアウ
タビリティ評価装置に関し、設計した回路のレイアウト
の難易性を評価することによりレイアウトの時間の短縮
を可能とすることを目的とする。 【構成】 設計回路データベース１５に記憶された回路
データに基づいて各ブロック毎にベーシックセルのブロ
ックに占める割合及びベーシックセルに対する端子数の
割合を求め、ノウハウデータ記憶部１７に記憶された過
去のデータと比較し、レイアウトの難易度を評価し（ス
テップＳ４−２）、その評価に応じて回路を修正した
後、実際のレイアウトを行なう（ステップＳ４−３）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレイアウト方法及びレイ
アウタビリティ評価装置に関し、設計された回路をＬＳ
Ｉに搭載すべく配置配線を行なうレイアウト方法及びレ
イアウタビリティ評価装置に関する。

【０００２】ＬＳＩの大規模化が進んでいる現在、ＬＳ
Ｉの設計工程におけるレイアウトが占める割合は非常に
高くなってきている。これはレイアウト処理に要する時
間及びレイアウト回数の増加に起因している。

【０００３】レイアウト処理に要する時間はレイアウト
ツールに依存し、例えば、２００Ｋゲート規模のＬＳＩ
で一週間以上かかるが、一，二回で済めば、特に問題と
なるものではなく、その回数が問題となっている。

【０００４】レイアウト回数は論理設計とフロアプラン
に依存し、回数を減らすためにはレイアウト処理後に回
路の修正等が生じない状態にしておく必要がある。

【０００５】

【従来の技術】図１４に従来のＬＳＩのレイアウト方法
の説明図を示す。従来、ＬＳＩにおいて、レイアウトを
行なう場合にはまず、ＣＡＤ等により論理設計が行なわ
れる（ステップＳ１−１）。

【０００６】次にステップＳ１−１で設計された回路を
フロアプランに基づいて配置、配線等のレイアウトの処
理が行なわれる（ステップＳ１−２）。処理後、レイア
ウトされた回路が論理シミュレーションされ、エラーの
判別が行なわれる（ステップＳ１−３）。

【０００７】ステップＳ１−３でエラーが判別された場
合において、回路の変更が必要なときにはステップＳ１
−１に戻って回路が変更され、レイアウトに問題がある
場合にはステップＳ１−２に戻ってレイアウト処理をや
り直す（ステップＳ１−４）。ステップＳ１−３でエラ
ーが検出されなければレイアウトが完了する（ステップ
Ｓ１−５）。

【０００８】このように、従来のＬＳＩのレイアウトの
工程において論理設計後すぐにフロアプランに基づいて
配置・配線を行なうレイアウト処理が行なわれ、エラー
がなくなるまで、回路修正、レイアウト変更等を行ない
つつ、レイアウト処理をくり返し行っていた。

【０００９】

【発明が解決しようとする課題】しかるに、従来のＬＳ
Ｉの設計工程におけるレイアウトでは設計した論理回路
の与えられたフロアプランへのレイアウトの容易性にか
かわらず、直接レイアウト処理を行っていたため、回路
に修正が必要となった場合などには回路を修正した後、
再びレイアウト処理が必要となり、レイアウト処理回数
が多くなり、設計に時間がかかってしまう等の問題点が
あった。

【００１０】本発明は上記の点に鑑みてなされたもの
で、実際のレイアウト前に設計した回路のレイアウトの
容易性を評価し、レイアウトの設計時間の短縮を可能と
するレイアウト方法及びレイアウタビリティ評価装置を
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、回路を設計す
る設計工程と該設計工程で設計された回路に基づいてレ
イアウトを行なうレイアウト工程とを有するレイアウト
方法において、前記設計工程と、レイアウト工程との間
に設けられ、前記設計工程で設計された回路のレイアウ
トの難易の評価を行なうレイアウト難易評価工程を有
し、レイアウト難易評価工程で評価結果に応じて回路を
レイアウト可能に修正した後、レイアウト工程でレイア
ウトを行なう。

【００１２】

【作用】実際のレイアウトの前に設計工程により設計さ
れた設計データに基づいてレイアウトの難易度を示す評
価データを求め、レイアウトの難易度を評価することに
より、実際のレイアウトを行なわずに回路の修正の要否
を判別する。

【００１３】このため、実際のレイアウト前に回路の修
正が可能となり、レイアウト後に回路の修正を行なう必
要をなくすことができ、実際のレイアウトの回数を低減
させることができる。

【００１４】

【実施例】図１に本発明の一実施例のレイアウト方法の
説明図を示す。ステップＳ４−１はＬＳＩに搭載する回
路の論理設計を行なう設計工程を示す。論理設計はＣＡ
Ｄ等よりなる論理設計用コンピュータ装置により行なわ
れる。次にステップＳ４−１で設計された回路データに
基づいて、レイアウトの難易性を評価する評価工程（ス
テップＳ４−２）が実施される。評価工程（ステップＳ
４−２）は、後述するレイアウタビリティ評価装置によ
り過去の経験に基づいて求められたノウハウデータ等を
用いて設計された回路のレイアウトの容易性が判断され
る。

【００１５】ステップＳ４−２でレイアウトが可能であ
ると判断された場合にはレイアウト工程（ステップＳ４
−３）が実施される。レイアウト工程（ステップＳ４−
３）はレイアウト専用のコンピュータ装置等を用いて設
計された回路により実際にバルク上への配置、配線等の
レイアウトを行なう。

【００１６】レイアウト終了後、回路のシミュレーショ
ンが行なわれる。シミュレーションの結果エラーが発生
しなければレイアウトＯＫとなりレイアウトが終了する
（ステップＳ４−４，Ｓ４−５）。

【００１７】また、ステップＳ４−２でレイアウトが困
難であると判断された場合にはレイアウタビリティ評価
装置でレイアウトが可能である判断されるまで、回路の
修正、フロアプランの修正などが行なわれる。

【００１８】つまり、ステップＳ４−４で実際にレイア
ウトが行なわれる際にはレイアウトが可能な状態に回路
の修正等が行なわれた状態の設計回路データによりレイ
アウトが行なわれる。このため、ステップＳ４−４でエ
ラーが生じることはほとんどない。

【００１９】また、ステップＳ４−４でエラーが生じた
場合には回路の変更があればステップＳ４−１で回路を
修正し、再び、レイアウタビリティ評価装置でレイアウ
トの容易性を判断した後、レイアウトを行ない、回路の
修正がなければ、レイアウトをやり直す（ステップＳ４
−６）。

【００２０】もし、ステップＳ４−４でエラーが生じた
場合でも、レイアウタビリティ評価装置によりレイアウ
トの容易性が評価され、回路データが修正された後であ
るため、多くエラーが生じることはなく、レイアウト回
数を低減できる。

【００２１】このように、レイアウト工程でレイアウタ
ビリティ評価装置を用いることにより、レイアウト回数
を少なくすることができるため、レイアウトに要する時
間を低減できる。

【００２２】例えば、２００ＫクラスのＬＳＩのレイア
ウトを行なう場合、従来であればレイアウト処理を最低
３回行っており、一回のレイアウト処理に要する時間を
１週間とすると３週間以上かかっていたものが、レイア
ウタビリティ評価装置により設計回路のレイアウトの容
易性を評価し、その評価に応じて設計を変更した後にレ
イアウト処理を行うことにより、１回のレイアウト処理
でレイアウトを完了させることができる。

【００２３】図２に本発明のレイアウト評価工程（ステ
ップＳ４−２）で用いられるレイアウタビリティ評価装
置の第１実施例のブロック構成図を示す。同図中、１１
はＣＡＤ等を構成する論理合成用コンピュータ装置を示
す。

【００２４】コンピュータ装置１１は主に各種データが
記憶される記憶装置１２、記憶装置１２に記憶されたデ
ータに基づいて処理を実行するデータ処理部１３、デー
タ処理部１３で処理された結果を表示する表示装置１４
等より構成される。記憶装置１２は論理設計用コンピュ
ータ装置により予め設計された論理設計データ、バルク
上へのブロックの配置を決めるフロアプランよりなる設
計用データベース１５、設計用データベース１５に記憶
された論理設計データに基づいて生成された予測用デー
タベース１６、過去のレイアウトに基づいて予め作成さ
れ、レイアウトの容易性の判断基準となるノウハウデー
タが記憶されたノウハウデータに記憶部１７よりなる。

【００２５】設計用データベース１５にはＬＳＩに搭載
すべき、論理回路の論理素子及び接続等の構成が機能別
にブロック毎にわけられて記憶されている。予測用デー
タベース１６は設計用データベース１５に記憶されたデ
ータに基づいて処理部１３により各構成ブロック毎の使
用率、端子数、基本となるセルの数となるＢＣ（Ｂａｓ
ｉｃ Ｃｅｌｌ）数、ネット数、素子数を求め、これら
のデータに基づいて生成されたレイアウト時の予測デー
タが記憶されている。

【００２６】図３に予測データベース１６の内部構成図
を示す。予測データベース１６はチップ名記憶部１８、
ブロック数記憶部１９、ブロックデータテーブル２０よ
り構成された予測データ管理テーブルより構成される。

【００２７】チップ名記憶部１８には評価（予測）しよ
うとするチップを区別するためのチップ名が記憶され、
ブロック数記憶部１９にはそのチップに搭載されるブロ
ックの数が記憶されているブロックデータテーブル２０
はブロック数分だけ用意され、各ブロックデータテーブ
ルはブロック名記憶部２１、使用率記憶部２２、端子数
記憶部２３、ＢＣ（Ｂａｓｉｃ Ｃｅｌｌ）数記憶部２
４、ネット数記憶部２５、素子数記憶部２６、端子数／
ネット数記憶部２７、ＢＣ数／素子数記憶部２８、端子
数／素子数記憶部２９、端子数／ＢＣ数記憶部３０、ブ
ロック間ネットテーブル３１より構成される。

【００２８】ブロック名記憶部２１には各ブロックデー
タテーブルのブロックを区別するためのブロック名が記
憶される。使用率記憶部２２には各ブロックが全体に占
める割合が記憶される。端子数記憶部２３にはブロック
の有する端子数が記憶されている。ＢＣ数記憶部２４に
はフリップフロップやＡＮＤゲートなどの基本となるセ
ル（ＢＣ）の数が記憶される。ネット数記憶２５にはブ
ロック内のネット数が記憶される。素子数記憶部２６に
はブロック内で使用されるトランジスタ等の素子数が記
憶される。端子数／ネット数記憶部２７にはブロック内
のネット数に対する端子数の比率が記憶される。ＢＣ数
／素子数記憶部２８には素子数に対するＢＣ数の比率が
記憶される。端子数／素子数記憶部２９には素子数に対
する端子数の比率が記憶される。端子数／ＢＣ数記憶部
３０にはＢＣ数に対する端子数の比率が記憶される。

【００２９】また、ブロック間ネットテーブル３１はそ
のブロックに接続される各ブロック毎に用意され、その
ブロックに接続される相手方のブロックに対するネット
数が記憶されており、ブロック名記憶部３２、及びネッ
ト数記憶部３３より構成される。ブロック名記憶部３２
にはそのブロックに接続される相手方のブロックを区別
するための相手方ブロック名が記憶される。ネット数記
憶部３３にはそのブロックと相手方ブロック間のネット
数が記憶される。

【００３０】図４にノウハウデータ記憶部１７の内容構
成図を示す。ノウハウデータ記憶部１７はノウハウデー
タ管理テーブル３４は全体に対するブロックの占める比
率である使用率毎にノウハウテーブル３５が設けられて
おり、ノウハウテーブルには各使用率におけるＢＣ数に
対する端子数の比率が記憶されている。

【００３１】ノウハウデータは今までのレイアウト処理
によって得た各使用率毎のレイアウト可能となる限界の
ＢＣ数に対する端子数の比率を示すものである。

【００３２】処理部Ｂでは設計データに基づいて予測デ
ータの作成を行なった後、予測データ及びノウハウデー
タに基づいて、レイアウトの容易性の判定を行なう。

【００３３】図５に処理部１３のレイアウトの容易性の
判定の動作説明図を示す。レイアウトの容易性の判定を
行なう場合、処理部１３は容易性を判定しようとする予
測ブロックの予測データに記憶された使用率と同一の使
用率のノウハウデータを検索する（ステップＳ２−
１）。

【００３４】次に検索された使用率のノウハウデータの
端子数／ＢＣ数と予測ブロックの端子数／ＢＣ数との大
小比較を行なう（ステップＳ２−２）。

【００３５】ステップＳ２−２の大小比較の結果で予測
ブロックの端子数／ＢＣ数の値がノウハウデータの端子
数／ＢＣ数の値より大きいときは過去のデータより予測
ブロックのレイアウトが困難であることを示しており、
回路の修正が必要となる旨のメッセージを表示装置４に
表示させる（ステップＳ２−３）。

【００３６】また、ステップＳ２−２の大小比較結果
で、予測ブロックの端子数／ＢＣ数の値がノウハウデー
タの端子数／ＢＣ数の値より小さいときには過去のデー
タより予測ブロックのレイアウトは可能であると見なし
て、その旨のメッセージを表示装置４に表示させる。次
にブロック間ネットテーブル２１よりブロック間ネット
数が最大のものを検索する（ステップＳ２−４）。ここ
で、ブロック間ネット数が最大となるものは予測ブロッ
クとの接続ネット数が最も多いものであり、互いに近づ
けて配置した方が配線が容易となると共に配線に要する
領域が小さくできるため、レイアウトとして有利なもの
となる。したがって、予測ブロックに対してネット数が
最大となるブロックはどのブロックかを表示装置４に表
示することにより、レイアウトを容易に行なえるように
している（ステップＳ２−５）。

【００３７】以上のステップＳ２−１〜Ｓ２−５をすべ
てのブロックについて実行する（ステップＳ２−６，Ｓ
２−７）。

【００３８】以上により、設計データよりＬＳＩに搭載
されるブロック毎にレイアウトの容易性、困難性を容易
に評価できると共に、ブロックの配置も示唆することが
でき、実際にレイアウトを行なう前に回路の修正の要否
及び有利なレイアウトの仕方を知り得、レイアウトをス
ムーズに実行できる。

【００３９】図６に本発明のレイアウタビリティ評価装
置の第２実施例の構成図を示す。コンピュータ装置４１
は記憶装置４２、処理部４３、表示装置４４より構成さ
れる。

【００４０】記憶装置４２は、設計回路データベース４
５、仮負荷容量記憶部４６、バルクデータライブラリ４
７、フロアプランデータ記憶部４８より構成される。設
計回データベース４５には論理設計用コンピュータ装置
により予め設計された回路の構成を示すデータが記憶さ
れている。

【００４１】フロアプランデータ記憶部４８には回路を
構成する各ブロックのバルク上での配置位置を決めるフ
ロアプランデータが記憶されている。

【００４２】図７にフロアプランデータの説明図を示
す。図７（Ａ）はバルクの平面図を示す。同図中、４９
はバルクを示しており、バルク４９上にモジュール５
０，５１，５２，５３，５４及びマイクロセル５５，５
６を形成するものとする。図７（Ｂ）にフロアプランデ
ータを示す。フロアプランデータは矢印Ｘ，Ｙ方向の各
成分の座標（ｘ，ｙ）で表わされ、‘１’を所定の単位
長さとし、点ａの座標を（ｘ，ｙ）＝（１，１）とした
とき、モジュール５０は長方形をなすため点ｂ（１，４
０１）、点ｃ（１００，６００）の２点でその配置を表
わすことができる。また、同様にモジュール５１は点ｄ
（１，２０１）、点ｅ（１００，４００）で表わされ
る。モジュール５２は点ａ（１，１）、点ｆ（１００，
２００），モジュール５３は点ｇ（１００，５７１）、
点ｈ（２００，６００）、モジュール５４は点ｉ（１０
０，３０１）、点ｊ（２００，５７０）で表わされる。

【００４３】さらにマイクロセル５５，５６は形状が予
め決められているため１点の座標で配置を決定でき、マ
イクロセル５５は点ｋ（１１０，１３０）、マイクロセ
ル５６は点ｌ（１１０，１０）で表わされる。

【００４４】フロアプランデータは以上のようにバルク
４９上でのモジュール５０〜５４及びマイクロセル５
５，５６の領域を決定する座標より構成されている。

【００４５】仮負荷容量記憶部４６はフロアプランデー
タ記憶部４８に記憶されたフロアプランデータに基づい
て各ブロックに生じる配線に付く負荷容量が算出され、
仮負荷容量として記憶されている。この仮負荷容量は各
ブロックの大きさに応じて処理部４３で算出される。

【００４６】バルクデータライブラリ４８は回路を搭載
するバルクの特性に関するデータが記憶されている。図
８にバルクデータライブラリの構成図を示す。バルクデ
ータライブラリ４８は各ブロック毎に設けられたバルク
データ管理テーブル５７を有し、バルクデータ管理テー
ブル５７にはバルクサイズ記憶部５８，５９、ＢＣサイ
ズ記憶部６０，６１、ファクタ記憶部６２、難易度評価
基準値記憶部６３、配線層数記憶部６４、配線層テーブ
ル記憶部６５より構成される。

【００４７】バルクサイズ記憶部５８，５９には使用す
るバルクの横、縦のサイズが記憶される。ＢＣサイズ記
憶部６０，６１には使用されるベーシックセルの横縦の
サイズが記憶される。ファクタ記憶部６２にはレイアウ
トを行なうレイアウトツールの性能に応じた配線領域を
算出するためのファクタが記憶されている。

【００４８】難易度評価基準値記憶部６３には、バルク
上へのレイアウトの限度となる基準の使用率が記憶され
ている。配線層数記憶部６４には使用される配線層数が
記憶されている。

【００４９】配線層テーブル６５は配線層毎に設けら
れ、配線方向記憶部６６、配線長記憶部６７、配線幅記
憶部６８、配線可能本数記憶部６９、配線専用領域記憶
部７０よりなる。

【００５０】配線方向記憶部６６にはその配線層の配線
方向を示すデータが記憶される。配線長記憶部６７には
その配線層の単位容量あたりの配線長を示すデータが記
憶されている。配線幅記憶部６８には配線幅を示すデー
タが記憶される。配線可能本数記憶部６９にはセル上に
配線可能な配線の本数を示すデータが記憶されている。
配線専用領域記憶部７０には配線専用の領域がどれくら
い取れるかを占めてデータが記憶されている。

【００５１】処理部４３は上記の設計回路データベース
４５、仮負荷容量データ記憶部４６、フロアプランデー
タ記憶部４７、バルクデータライブラリ４８にきとるさ
れたデータより必要なデータを読み出して処理すること
によりレイアウトの容易性の評価を行ない、その結果を
表示装置４４に表示する。

【００５２】図９に本発明の第２実施例の評価動作説明
図を示す。レイアウトの容易性の評価を行なう場合、処
理部４３はまず設計回路データベース４５、仮負荷容量
データ記憶部４６、フロアプランデータ記憶部４７、バ
ルクデータライブラリ４８から回路データ、仮負荷容
量、バルクデータ、フロアプランデータを入力し、回路
データより回路の配線に付く仮負荷容量を統計的に算出
し、シミュレーションを行ない、チップレベルあるいは
単位モジュール（ブロック）毎の総仮負荷容量等よりな
る設計データ解析用データを作成する（ステップＳ３−
１）。

【００５３】次にフロアプランデータとバルクデータと
からフロアプラン固有のセル配置可能領域と配線可能領
域とよりなるフロアプラン固有データを作成する（ステ
ップＳ３−２）。このとき、フロアプラン固有データは
各ブロック毎に作成される。

【００５４】次に各ブロック毎に以下の処理が実行され
る。まず、配線領域ｂが算出される（ステップＳ３−
４）。

【００５５】配線領域は以下の式（１），（２）で求め
られる。

【００５６】 （仮負荷容量）×（単位容量当りの配線長）×（配線幅）＝（配線領域ａ） ・・・（１） その際レイアウトツールが使用可能な配線領域の全てを
使用するわけではないので、配線領域ａにバルクデータ
にレイアウトリールに応じて予め記憶された所定のファ
クタαをかけることでレイアウトツールの性能に合致し
た配線領域ｂを算出する。

【００５７】 ａ×α＝ｂ ・・・（２） 次に配線領域用セル配置可能領域が算出される（ステッ
プＳ３−５）。ブロック上の配線が可能な領域ｂ、セル
上に配線可能な領域（以下セル上配線可能領域）ｃ及び
配線のみ可能な領域（以下、「配線専用領域」）ｄがあ
る。

【００５８】このため、配線領域ｂからセル上配線可能
領域ｃ及び配線専用領域ｄを引いた領域が、実際のレイ
アウト時に必要となる配線領域として使用するセル配置
可能領域ｅとなる。これは、配線領域上として使用され
るセルを配置できる領域ということになる。

【００５９】したがって、 （配線領域用セル配置可能領域ｅ） ＝（配線領域ｂ）−（セル上配線可能領域ｃ）−（配線専用領域ｄ） ・・・（３） 次にセル配置可能領域ｆを算出する（ステップＳ３−
６）。セル配置可能領域ｆはセル使用領域ｇにステップ
Ｓ３−５で算出した配線領域用セル配置可能領域ｅを加
算したものとなる。したがって、 （セル使用可能領域ｆ） ＝（セル使用領域ｇ）＋（配線領域用セル配置可能領域ｅ） ・・・（４） 次にセルのブロック上での使用率を求める（ステップＳ
３−６）。セルのブロック上での使用率ｈはステップＳ
３−６で求めたセル使用可能領域ｆをセル配置可能領域
ｉで割ることにより算出される。

【００６０】セル配置可能領域ｉはフロアプラン固有デ
ータでブロック毎にすでに求められた値でブロック上に
おけるセル配置可能な領域を示す。

【００６１】 （使用率ｈ）＝（セル使用可能領域ｆ）／（セル配置可能領域ｉ） ・・・（５） 次にステップＳ３−７で求めた使用率ｈに基づいて難易
度評価が実行され、表示装置４４に表示される（ステッ
プＳ３−８）。

【００６２】難易度評価はバルクデータ管理テーブル４
７の難易度評価基準値記憶部５３に予め記憶された難易
度評価基準値とステップＳ３−７で求めた使用率ｈを比
較し、例えば容易なときにはＡ、可能なときにはＢ、困
難なときにはＣを表示する。

【００６３】このとき、使用率ｈが難易度評価基準値よ
り十分に小さければセルの占める割合が小さいので、配
線が容易であると判断し、Ａ、使用率ｈが難易度評価基
準値付近のときにはＢ、使用率ｈが難易度評価基準値よ
り大きいときにはセルの占める割合が大きいので配線が
困難であると判断し、Ｃ、と評価する。

【００６４】なお、本実施例では難易度評価基準値との
比較により難易度の評価をＡ，Ｂ，Ｃとランク分けして
表示したが、これに限ることはなく、使用率ｈのみを表
示し、設計者自らが使用率ｈより評価してもよい。

【００６５】図１０乃至図１３に実際の評価例を示す。
図１０のＬＳＩは４つのモジュール８１〜８４で構成さ
れる。モジュール８１はＢＣ数が３５６８２個で、エリ
アがＸ方向に２１２ベーシックセル分、Ｙ方向に３０７
ベーシックセル分有し、その総仮負荷容量が８１４３
８．２（１ｕ：１ｕはファラッドＦと等価な単位）で、
また、ＢＣ／エリアが５４．８（％）、端子数４０００
４（本）、ネット数９３９１（本）、Ｐ／Ｎ（端子数／
ネット数）４４２６で、このようなモジュール８１では
使用率ｈが８０．４％と計算され、本装置では難易度は
Ｂと評価される。レイアウトを行なう設計者にモジュー
ル８１の評価をＡ，Ｂ，Ｃの三段階で行ってもらったと
ころ、やはりＢの評価が得られ、本装置の評価と同一で
あった。モジュール８２，８３，８４についても同様に
評価を行ったところ、装置の評価と設計者の評価は同一
であった。

【００６６】図１１は別のＬＳＩについて図１０と同様
な評価を行ったもので、装置と設計者の評価が異なるモ
ジュールもあるが略同じ評価を得ている。

【００６７】また、図１２，図１３も夫々別のＬＳＩに
ついて評価を行ったもので、図１０，図１１と同様に装
置と設計者との評価は略同一となっていることがわか
る。

【００６８】このように、図１０乃至図１３からもわか
るように本評価装置によれば、高精度に評価が可能で、
これを用いることにより実際にレイアウトを行うことな
く、困難なレイアウトを見いだすことができ、レイアウ
トを行なう前に回路の修正等が可能となる。また、レイ
アウトが失敗する場合には特定ブロックの配線の失敗
（配線不可能なレイアウトによるショート）などが、主
な原因となっているが、上述の実施例の評価装置によれ
ば、ブロック単位での評価が可能となっており不要な回
路修正等を行なうことなく、回路の修正等を迅速に行な
える。

【００６９】

【発明の効果】上述の如く、本発明によれば、レイアウ
ト処理前に設計した回路のレイアウト容易性を評価し、
実際のレイアウト処理前に回路の修正等が行えるため、
レイアウト処理の回数を低減することができ、したがっ
て、レイアウト工程時間を短縮することができる等の特
長を有する。

【図面の簡単な説明】

【図１】本発明のレイアウト方法の一実施例の動作説明
図である。

【図２】本発明の評価装置の第１実施例の構成図であ
る。

【図３】本発明の評価装置の第１実施例の予測用データ
ベースの構成図である。

【図４】本発明の評価装置の第１実施例のノウハウデー
タの構成図である。

【図５】本発明の評価装置の第１実施例の評価動作説明
図である。

【図６】本発明の評価装置の第２実施例の構成図であ
る。

【図７】本発明の評価装置の第２実施例のフロアプラン
データの説明図である。

【図８】本発明の評価装置の第２実施例のバルクデータ
の構成図である。

【図９】本発明の評価装置の第２実施例の評価動作説明
図である。

【図１０】本発明の評価装置の第２実施例による評価結
果を示す図である。

【図１１】本発明の評価装置の第２実施例による評価結
果を示す図である。

【図１２】本発明の評価装置の第２実施例による評価結
果を示す図である。

【図１３】本発明の評価装置の第２実施例による評価結
果を示す図である。

【図１４】従来のレイアウト方法の動作説明図である。

【符号の説明】

Ｓ４−１ 設計工程 Ｓ４−２ レイアウタビリティ評価工程 Ｓ４−３ レイアウト工程 １２，４２ 記憶装置 １３，４３ 処理部 １４，４４ 表示装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊熊 宏 栃木県小山市城東３丁目28番１号 富士通 ディジタル・テクノロジ株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 回路を設計する設計工程（Ｓ４−１）と
   該設計工程（Ｓ４−１）で設計された回路に基づいてレ
   イアウトを行なうレイアウト工程（Ｓ４−３）とを有す
   るレイアウト方法において、 前記設計工程（Ｓ４−１）と、前記レイアウト工程（Ｓ
   ４−３）との間に設けられ、前記設計工程（Ｓ４−１）
   で設計された回路のレイアウトの難易の評価を行なうレ
   イアウト難易評価工程（Ｓ４−２）を有し、該レイアウ
   ト難易評価工程（Ｓ４−２）の評価結果に応じて前記回
   路をレイアウト可能に修正をした後、前記レイアウト工
   程（Ｓ４−３）でレイアウトを行なうことを特徴とする
   レイアウト方法。
2. 【請求項２】 レイアウトすべき回路の設計データが記
   憶された設計データ記憶手段（１５，４５）と、 前記設計データ記憶手段（１５，４５）に記憶された設
   計データに基づいてレイアウトの難易度を表わす評価デ
   ータを作成する評価データ作成手段（１３，４３）と、 前記評価データ作成手段（１３，４３）により作成され
   た評価データに基づいて前記回路のレイアウトの難易度
   を評価する評価手段（１３，４３）とを有することを特
   徴とするレイアウタビリティ評価装置。
3. 【請求項３】 前記評価データ作成手段（１３，４３）
   は前記設計データ記憶手段（１５，４５）に記憶された
   設計データより回路を構成するベーシックセルの数に対
   する端子の数を前記評価データとして算出することを特
   徴とする請求項１記載のレイアウタビリティ評価装置。
4. 【請求項４】 前記評価データ作成手段（１３，４３）
   は前記設計データに記憶手段（１５，４５）に記憶され
   た設計データに基づいて回路が搭載される領域より配線
   に用いられる領域を除いたセルの占める割合を、評価デ
   ータとして算出することを特徴とする請求項１記載のレ
   イアウタビリティ評価装置。
5. 【請求項５】 前記評価手段（１３，４３）は過去の回
   路におけるレイアウト可能となる基準評価データが記憶
   された基準評価データ記憶手段（１７，６３）を有し、
   前記評価データ作成手段（１３，４３）で作成さた評価
   データを該基準評価データ記憶手段（１７，６３）に記
   憶された該基準評価データと比較してレイアウトの難易
   の評価を決めることを特徴とする請求項１又は２記載の
   レイアウタビリティ評価装置。