JPH07504312A - 効率的なｃｒｃ剰余係数発生および検査装置および方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 効率的なＣＲＣ剰余係数発生および 検査装置および方法 発明の分野 この発明は一般的にはデジタル通信のエラー検出に関し、かつ、より特定的には 、デジタルデータ通信システムにおけるエラー検出のための巡回冗長検査（ＣＲ Ｃ）装置および方法に関する。

発明の背景 デジタルデータ通信システムにおいては、受信機は送信されたエラーを含むデー タ信号を受信することがある。信号の減衰、伝送ラインの損失、磁界の変化、お よびノイズのような、数多くの要因がそのようなエラーを生じさせ得る。受信さ れたデジタルデータをエラーについて調べるため種々のエラー検出方法が開発さ れている。一般に巡回冗長（ｃｙｃｌｉｃ　ｒｅｄｕｎｄａｎｃｙ：ＣＲＣ）符 号として知られている、リニアシステマティック巡回符号が一般に近代のデータ 通信ネットワークの種々のネットワーク層（ｎ、ｅｔｗｏｒｋ　１ａｙｅｒｓ） におけるエラー検出の可能性を与えるめたに使用されている。

ＣＲ，Ｃ剰余係数発生および検査装置はハードウェアおよびソフトウェアの双方 で実現される。典型的なハードウェアの構成はシリアルシフトレジスタ機構を使 用し、この場合フィードバックシフトレジスタが多項式の長い除算を一度に１ビ ツトずつ行なう。スループットを改善するため、一度に１つの８ビツトのバイト を取り扱うオクテツトアルゴリズム（ｏｃｔｅｔ　ａｌｇｏｒｉｔｈｍｓ）が開 発されている。これらのオクテツトアルゴリズムはハードウェアおよびソフトウ ェアの双方で実現される。しかしながら、ＣＲＣ計算を使用するエラー処理は高 度の計算機的な複雑さを有し、かつしたがってデジタルデータ通信システムの性 能またはコストに対し大きな影響を与え得る。例えば、１つの応用例では、ＤＳ Ｐ５６１５６型プロセッサから得られる処理の１／３がＣＲＣ計算によって消費 される。したがって、デジタルデータ通信システムにおいてＣＲＣ計算に対する 複雑さおよび処理の要件を低減する効率的なＣＲＣ計算装置および方法に対する 必要性が存在する。

発明の概要 （ｎ＋ｍ）ビットのフレームに対する複数のＣＲＣ剰余係数を発生するためのＣ ＲＣ回路における、巡回冗長検査（ＣＲ，Ｃ）剰余係数発生器、および該発生器 を使用する方法が説明され、前記ＣＲＣ剰余係数発生器は（ｎ＋ｍ）ビットのフ レームの最後のｍビットを表わす複数のｍ個の係数に対する第１の入力データ（ ｎ、　ｍは正の整数、ｍａｌ　；にはＣＲＣ生成多項式の次数である）、および 前記フレームの最初のｎビットの複数のＫの前もって計算されたＣＲＣ剰余係数 に対する第２の入力データを使用する。前記発生器は少なくとも１つのＣＲＣ回 路組合せユニットおよびＣＲＣ回路変換ユニットを含む。前記ＣＲＣ回路組合せ ユニットは前記第１の入力データの予め選択された部分および前記第２の入力デ ータの予め選択された部分を受信するよう動作可能に結合され、かつ実質的に前 記第１の入力データの前記予め選択された部分と前記第２の入力データの前記予 め選択された部分とのビットワイズなモジュロ２の加算イ行ない調整された係数 を提供する。前記ＣＲＣ回路変換ユニットは少なくとも前記ＣＲＣ回路組合せユ ニットに動作可能に結合され、かつ複数の（１つより多くの）ルックアップテー ブルおよび実質的に少なくとも第１の排他的ＯＲ回路を具備し、少なくとも前記 複数の調整された係数を使用して前記（ｎ＋ｍ）ビットのフレームに対する複数 のＣＲＣ剰余係数を提供する。

本発明の前記方法は上に述べたような発生器を実現する、すなわち、少なくとも 前記ＣＲＣ回路組合せユニットおよび前記ＣＲＣ回路変換ユニットを使用し、前 記（ｎ＋ｍ）ビットのフレームに対する複数のＣＲＣ剰余係数を提供する。

図面の簡単な説明 図１は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器のブロック図である。

図２は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器の第１の実施例のブロック図であり、この場合にはＣＲＣの長さである。

図３は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器の第２の実施例のブロック図であり、この場合ｍ＝にである。

図４は、本発明に係わる剰余変換ユニッ）　（ＲＣＵ）の一実施例のブロック図 であり、この場合ｍ＝ｂｊでありかつｂおよびｊは正の整数である。

図５は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器の第４の実施例のブロック図であり、この場合ｍ＝に＝３２．　ｊ　＝４． そしてｂ＝８である。

図６は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器の第５の実施例のブロック図であり、この場合に＝３２．ｍ＝１６．ｊ＝２ ．そしてｂ−８である。

図７は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器の第７の実施例のブロック図であり、この場合ｍ＝に＝１６．ｊ＝２．そし てｂ＝８である。

図８は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器を使用したポイント−ポイント通信ネットワークシステムのブロックである 。

図９は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数発 生器を使用したマルチポイント通信ネットワークシステムのブロック図である。

図１０は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数 発生器を使用した混合型通信ネットワークシステムのブロック図である。

図１１は、本発明の方法の第１の実施例に係わる各ステップを説明するフローチ ャートである。

図１２は、本発明の方法の第２の実施例に係わる各ステップを説明するフローチ ャートである。

図１３は、本発明に係わるＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余係数 発生器の一実施例のブロック図であり、この場合ｍ　＞　Ｋである。

好ましい実施例の詳細な説明 以下に本発明が、その一般的なデジタル伝送システムへの応用の説明と共に、説 明される。したがって、特別の場合が説明されている。フレームはデジタルデー タシステムにおいて送信されあるいは受信されるデータのブロックである。

巡回符号エラー検出方法は一般に多項式ｄ　（ｘ）としてのデータメツセージを 所定の生成多項式ｇ　（ｘ）で除算して商（ｑｕｏｔｉｅｎｔ）多項式ｑ　（ｘ ）および剰余（ｒｅｍａ　ｊ　ｎｄｅ　ｒ）多項式ｒ　（ｘ）を提供し、したが って、ｄ　（ｘ）　−ｑ　（ｘ）　＊ｇ　（ｘ）　＋ｒ　（ｘ）となる。この剰 余ｒ　（ｘ）は巡回冗長検査（ＣＲＣ）（符号）でありかつ、例えば、長さが１ ６ビツト（８ビツトのバイトが２個）とすることができる。前記ＣＲＣは送信さ れるべきデータのブロックに付加され、かつ受信装置は同じ予め規定された生成 多項式を使用して前記受信メツセージブロックに基づきそれ自身の内部的に生成 したＣＲＣを発生し、それが発生したＣＲＣを前記送信されたＣＲＣと比較する 。もし送信の間にエラーが発生すれば、前記内部的に発生したＣＲＣは送信され たＣＲＣと整合しない。

本発明のＣＲＣ剰余係数発生器は、典型的には予め選択した前もって計算された ＣＲＣ剰余係数を有する複数のルックアップテーブルを含むシステムを使用する ことにより、送信されるべきフレームに対するフレーム検査シーケンスの効率的 な発生のためのおよびデジタル通信システムにおける受信デジタル信号フレーム に対する効率的な巡回冗長検査（ＣＲＣ）エラー検出のためのＣＲＣ剰余係数を 提供する。これはＣＲＣエラー検査の間の実際の計算時間を最小にし、それによ って、本発明が効率的な符号化（ｅｎｃｏｄｉｎｇ）と組合わされた場合に、Ｃ ＲＣ計算のために使用される時間量がソフトウェアの構成に対してほぼ半分はど 低減される。ハードウェアによる構成によってもかなりの節約が達成できる。

本発明は任意のフレーム長を有する任意のにビットのＣＲＣに適用できるが、特 に８ｎビツト（ｎは正の整数）のフレーム長を有する１６ビツトおよび３２ビツ トのＣＲＣに対して効率的である。

本発明はＣＣＩＴＴ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｌｅｇｒａｐｈ　ａｎ ｄ　Ｔｅ１ｅｐｈｏｎｅ　Ｃｏｎ５ｕｌｔａｔｉｖｅ　Ｃｏｍｍ１ｔｔｅｅ）Ｘ 、２５勧告で特定された１６ビツトのＣＲＣをサポートするよう構成できる。さ らに、本発明はＡＮＳ　Ｉ／Ｉ　ＥＥＥ　（Ａｍｅ　ｒｉｅａｎ　Ｎａｔｉｏｎ ａｌ　５ｔａｎｄａｒｄｓ　Ｉｎ５ｔｔｔｕｔｅ／Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　 Ｅｌｅｃｔｒｉｃａｌ　＆　Ｅｌｅｃｔｒｏｎｊｃｓ　Ｅｎｇｉｎｅｅｒｓ、Ｉ ｎｃ、）８０２．Ｘ標準において特定された３２ビツトのＣＲＣをサポートする 。

第１に、前記３２ビツトのＣＲＣに関しては、前記ＡＮ３１／ＩＥＥＥ標準８０ ２．Ｘはフレーム検査シーケンス（Ｆ　ＣＳ）は剰余の１の補数であることを決 めている。

ｒ　（ｘ） この場合、 ｇ　（Ｘ）　＝ Ｘ３２＋Ｘ２６＋ｘ２３＋ｘ２２＋ｘ１６＋ｘ１２＋Ｘ１１＋ｘ１０＋Ｘ８＋ｘ ７＋Ｘ５＋ｘ４＋Ｘ２＋ｘ＋１は生成多項式であり、 １　（ｘ）＝ｘ３１＋ｘ３０＋・・・＋ｘ＋１は初期剰余多項式を表わし、１は フレームのビットの数であり（前記ＦＣ８を含まない）、モして５（（Ｘ）は前 記フレームの内容によって形成された多項式である。

前記ＡＮＳＩ／ＩＥＥＥ８０２．５標準はフレームの各々のオクテツト（ｏｃｔ ｅｔ）が最上位ビットが最初に送信され、かつ前記ＦＣ３は最も高い次数の項の 係数で始まって送信されることを規定している。最も高い次数の項の係数は前記 フレームの最初のオクテツトの最上位ビ・ソトである。

本発明の基本的原理は次のように理解できる。

ｇ　（ｘ）が度数にの任意のＣＲＣ生成多項式であり、５（Ｘ）はフレームの最 初のｎビットで形成される（ｎ−１）次の多項式であるとし、そしてＩ　（ｘ） は初期剰余によって形成される（Ｋ−１）次の多項式であるものとする。この発 明の説明にわたり、ｍ、ｎおよびＫは正の整数であるものと規定される。フレー ムの最初のｎビットを処理する際に、該ｎビットに対する剰余多項式は次のよう になる。

ｒ　（ｘ）　＝Ｒｅｍｇ（ｘ）　（ｘ　Ｉ　（ｘ）　＋ｘＫｓ　（ｘ）　）この 場合ｒｋ−１，Ｋ−２’　””　’１”Ｏは剰余係数である。Ｏ＜ｍ≦にとした とき、フレームの最初の（ｎ＋ｍ）ビットに対する剰余ｒ’　（ｘ）を検出する ため、前記最初の（ｎ＋ｍ）ビットによって形成される多項式Ｓ′（Ｘ）は次の ように書くことができる。

ｓ’　（ｘ）＝ｓ　（ｘ）ｘ　＋ｄ　（ｘ）この場合、 ｄ　（ｘ）　＝ はその係数が前記フレームのｍ個の付加的なビットからのものである多項式であ る。したがって、前記新しい剰余ｒ′　（Ｘ）は次式で与えられる。

ｒ’　（ｘ） ＝Ｒｅｍｇ（ｘ）　（ｘ　Ｉ　（ｘ）　＋ｘＫｓ’　（ｘ）　）ｎ＋ｍ ＋ｘＫ［ｓ　（ｘ）　ｘ　＋ｄ　（ｘ）　］　）＝Ｒｅｍｇ（ｘ）（ｘ、［ｘ　 Ｉ　（ｘ）＋ｘＫｓ　（ｘ）コ＋ｘＫｄ　（ｘ）　） この場合、 ｒ　（ｘ）＝Ｒｅｍｇ（ｘ）（ｘ　Ｉ　（ｘ）　＋ｘＫｓ　（ｘ））であるから 、これは Ｘ　Ｔ　（ｘ）　＋ｘＫｓ　（ｘ）　＝ｑ　（ｘ）　ｇ　（ｘ）　＋ｒ　（ｘ） を意味し、ｑ　（ｘ）は前記向の多項式であり、上の式は次のように書き替えで きる。

ｒ’　（ｘ） ＝Ｒｅｍｇ（ｘ）　（ｘ　［ｑ　（ｘ）　ｇ　（ｘ）　＋ｒ　（ｘ）　］＋ｘＫ ｄ　（ｘ）　） ＝Ｒｅｍｇ（ｘ）　（ｘ　ｑ　（ｘ）　ｇ　（ｘ）　＋ｘ　ｒ　（ｘ）＋ｘＫｄ 　（ｘ）　） ＝Ｒｅ　ｍ　ｇ　（ｘ　）　（ｘ　ｑ　（Ｘ）　ｇ　（”　）　）＋Ｒｅｍｇ（ ｘ）　（ｘ　ｒ　（ｘ）　＋ｘＫｄ　（Ｘ）　）＝Ｒｅｍｇ（ｘ）　（ｘ　ｒ　 （ｘ）　＋ｘＫｄ　（ｘ）　）したがって、０＜ｍ≦Ｋに対する上の関係を利用 することにより、本発明は前記最初のｎビットに対する前の剰余係数から前記最 初の（ｎ＋ｍ）ビットに対する新しい剰余係数を次のようにして得ることを可能 にする。

１）ｍの新しいビットを前記前の剰余多項式のｍの最も高い次数の項のｍ個の係 数にビットワイズでモジュロ２加算を行ない（すなわち、ｒＫ−１＋ｄｍ−１： 　Ｋ−２＋ｄｍ−２・””　ｒＫ−ｍ＋ｄＯ” ２）中間剰余の係数を決定し、 ３）前の剰余ｒ　１（ｒｎ　Ｉ　Ｘ　Ｋ’　１＋□”　＋　ｒ　Ｉ　Ｘ　＋　ｒ 中間剰余の（Ｋ−ｍ）の最も高い次数の項の係数に加算することにより新しい剰 余係数を得る。

ｍ＞Ｋに対しては、ｒ’　（ｘ）は、 ｒ’　（ｘ） ＝Ｒｅｍｇ（ｘ）　（ｘ　ｒ　（ｘ）　＋ｘＫｄ　（ｘ）　）となる。したがっ て、ｍ＞Ｋの場合には、前記始めの（ｎ＋ｍ）ビットに対する新しい剰余は前記 ｍの付加的なビットおよび前記始めのｎビットの前の（ｐｒｅｖｉｏｕｓ）剰余 から次のようにして得ることができる。

１、　Ｋビットの前の剰余をｄ　（ｘ）の前記にの最も高い次数の項のＫの係数 にビットワイズに加算（モジュロ２）し、すなわち、ｒ’　＋ｄ Ｋ−１ｍ−２’　Ｋ−２＋ｄｍ　− ２、・・・、ｒ　ｏ　＋　ｄ　ｍ　−にとし、そして、２、前記新しい剰余ｒ’ 　（ｘ）はしたがって次のようになる。

図１の、参照数字１００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器のブロック図である。本発明は２つの要素、すなわち、 ＣＲＣ回路組合せユニット（ＣＲＣｃｉｒｃｕｉｔ　ｃｏｍｂｉｎｉｎｇ　ｕｎ ｉｔ）（１０２）およびＣＲＣ回路変換ユニット（ＣＲＣｃｉｒｃｕｉｔ　ｃｏ ｎｖｅｒｓｉｏｎｕｎｉｔ）（１０４）、を具備する。ＣＲＣ回路組合せユニッ ト（１０２）は第１の入力のデータ、すなわち（ｎ＋ｍ）ビットのフレームの最 後のｍの係数の子め選択された部分、を前記（ｎ＋ｍ）ビットのフレームの始め のｎビットの予め計算されたＣＲＣ剰余係数の子め選択された部分を表わす第２ の入力データの予め選択された部分と組合せて複数の調整された係数を提供する 。前記ＣＲＣ回路組合せユニット（１０２）は典型的には前記入力に対しビット ワイズのモジュロ２　（ｍｏｄｕ　Ｉ　ｏ−ｔｗｏ）の加算を行なう排他的ＯＲ 回路（図２の２０８を参照）である。前記ＣＲＣ回路変換ユニット（１０４）は 少なくとも前記ＣＲＣ回路組合せユニット（１０２）に動作可能に結合され、か つ、Ａ）第１のルックアップテーブル、およびＢ）複数の（１より多くの）ルッ クアップテーブルと実質的に少なくとも第１の排他的ＯＲ回路、の内の少なくと も１つを具備し、少なくとも前記複数の調整された係数を利用して前記（ｎ十ｍ ）ビットのフレームに対する複数のＣＲＣ剰余係数を提供する。排他的ＯＲ経路 はビットワイズのモジュロ２加算を行なう。本発明の選択された実施例を以下に 説明する。

例えば、図２の参照数字２００は、本発明に係わるＣＲＣ回路における巡回冗長 検査（ＣＲＣ）剰余係数発生器の第１の実施例のブロック図であり、この場合に はＣＲＣの長さである。ここで、Ｄ　＝［ｄ　ｍ　ｔ　、６ｍ２．　”、。

ｄｌ、ｄｏ］　（２０２）は（ｎ＋ｍ）ビットのフレームのｍ個の係数を表わし くすなわち、前記最初のｎビットの後ｍ］　（２０４）は前記（ｎ＋ｍ）ビット のフレームのｎビットの前もって計算されたＣＲＣ剰余係数の子め選択された部 分を表わしくここで、ｍは前記第２の入力データのｍの最も高い次数の剰余係数 であり、ｍはゼロより大きくかつＫより小さいかまたは等しい）、モしてＲＬ（ Ｋ−ｍ）＝［ｒＫ−ｍ−１’　Ｋ−ｍ−２”・・、ｒｏ］　（２０６）は前記（ ｎ＋ｍ）ビットのフレームのｎビットの前もって計算されたＣＲＣ剰余係数の第 ２の予め選択された部分を表わす（この場合、前記第２の入力データの（Ｋ−ｍ ）の最も低い次数の剰余係数）。この実施例では、ＣＲＣ回路組合せユニット（ １０２）は排他的ＯＲ回路（２０８）を含み、該排他的ＯＲ回路（２０８）はＤ 　（２０２）およびＲＭｍ（２０４）のビットワイズなモジュロ２加算を行ない （前の剰余多項式のｍの最も高い次数の係数、この場合１＜ｍ≦Ｋ）（出力の） 調整された係数を提供する。この実施例におけるＣＲＣ変換ユニット（１０４） は剰余変換ユニット１（２１０）を含み、該剰余変換ユニット１（２１０）は典 型的には以下のＡ−Ｂのうちの１つを含む。

Ａ）前記ＣＲＣ回路組合せユニット（１０２）に動作可能に結合され、以下のＡ １−Ａ２のうちの１つを出力するために調整された係数を利用する大きさが２ｍ ＸＫの１つのメモリルックアップテーブル。

Ａｌ）前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数（ 図３（３１０））、この場合各々の係数は予め計算されかつ前記メモリルックア ップテーブルに格納されているもの、および Ａ２）前記ＣＲＣ中間剰余のに−ｍの最も高い次数の係数（２１２）および前記 （ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余のｍの最も低い次数の係数であ る前記ＣＲＣ中間剰余のｍの最も低い次数の係数（２１４）を具備するＣＲＣ中 間剰余（２１２，２１４）のＫの係数（２１２，２１４）。

Ｂ）前記ＣＲＣ回路組合せユニット（１０２）に動作可能に結合され、前記（ｎ 十ｍ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数（２１２，２１４ ）を出力するために前記調整された係数を利用する大きさが２５×Ｋ（この場合 、Ｊ　ｂ　＝ｍ）のｊのメモリルックアップテーブル（１＜ｊ＜ｍ；ｊは正の整 数）であって、前記各々の係数は予め計算されかつ前記ｊのメモリルックアップ テーブルの１つに格納されているもの。

前記剰余変換ユニット（Ｒｅｍａ　１ｎｄｅ　ｒ　Ｃｏｎｖｅｒｓｔｏｎ　Ｕｎ ｉｔ）１　（２１０）は中間剰余係数を提供するために調整された係数を利用す る（ＴＭ（Ｋ−ｍ）、前記中間剰余（２１２）の（Ｋ−ｍ）の最も高い次数の係 数；Ｒ′　、前記中間剰余（２１４）のｍの最も低いｍ 次数の係数）。前記調整された係数は前記剰余項ＸＫ＋ｍ−１ｍ−１］・［ｒＫ −２ｍ−２］・”’　［ｒＫ＋ｄ　−１−ｄ −□＋ｄｏ］である。前記ＣＲＣ変換ユニット（１０４）はさらに排他的ＯＲ回 路（２１６）を含み、該排他的ＯＲ回路（２１６）はＴＭ　（１（ｍ）（２１２ ）（前記中間剰余の最も高い次数の係数）およびＲＬ　（Ｋ　ｍ）　（２１４） （前の剰余（ｎビットに対する）ｒｋ　ｒｎ　ｔＸＫ　’＋ブトワイズなモジュ ロ２の加算を行ない、典型的にはメモリレジスタに、Ｒ’　ｍ（Ｋ　ｍ）（２１ ８）（前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余の最も高い次数の係 数）を提供する。前記剰余変換ユニット１（２１０）はまたＲ’　（２２０）（ 前記（ｎ＋ｍ）ビットノフレｍ −ムに対するＣＲＣ剰余の最も低い次数の係数）を典型的にはメモリレジスタに 提供する。これらの２つの出力、Ｒ’　Ｍ（Ｋ　ｍ）　（２１８）およびＲ’　 Ｌｍ　（２２０）　、は前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余の 全ての係数を表わす。選択された場合には、前記（ｎ十ｍ）のフレームに対する ＣＲＣ剰余係数は１組のビットとしてメモリレジスタに格納できる。

図３の、参照数字３００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器の第２の実施例のブロック図であり、この場合ｍ＝にで ある。ここでは、（ｎ＋ｍ）ビットのフレームに対する剰余、但しｍ＝に、は一 度ににビット計算され、ＣＲＣ剰余発生時間を大幅に節約する。この実施例では 、Ｄｍ＝ＤＫ＝［ｄＫ−ｌ’　Ｋ−２，”’　ｄｌ、ｄ□］　（３０２）は（ｎ 、＋ｍ）ビットのフレームのｍ　＝　Ｋの係数（すなわち、前記始めのｎビット の後のｍビット）を表わし、ＲＫ＝［ｒＩ（−１゜ｒ　Ｋ　２．　・・□２ｒ　 Ｏ］　（３０４）は前記（ｎ十ｍ）ビットのフレームのｎビットの前もって計算 されたＣＲＣ剰余係数の全てまたは、等しくは、前記第２の入力データの剰余係 数の全て、を表わす。この構成では、ＣＲＣ回路組合せユニット（１０２）は排 他的ＯＲ回路（３０６）を含み、該排他的ＯＲ回路（３０６）はＤ　（３０２） およびＲＫ（３０４）のビットワイズなモジュロ２加算を行なって調整された係 数を前記ＣＲＣ変換ユニット（１０４）に提供する。この構成におけるＣＲＣ変 換ユニット（１０４）は剰余変換ユニット２（３０８）を含み、該剰余変換ユニ ッ）２　（３０８）は典型的には以下のうちの１つを含む。すなわち、 前記ＣＲＣ回路組合せユニット（１０２）に動作可能に結合され、前記（ｎ　＋ ｍ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数（Ｒ’　３１０）を 出力するたに’ めに前記調整された係数を利用するための２ＫｘＫの大きさの１つのメモリルッ クアップテーブルであって、前記各々の係数は予め計算されかつ前記メモリルッ クアップテーブルに格納されているもの、そして 前記ＣＲＣ回路組合せユニット（１０２）に動作可能に結合され、前記（ｎ十ｍ ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数（Ｒ’　３１０）を出 力するたＫ・ めに前記調整された係数を利用する大きさが２５ＸＫ（ここで、ｊｂ＝Ｋ）のｊ のメモリルックアップテーブル（ｊ＜Ｋ；ｊは正の整数）であって、前記各々の 係数は予め計算されかつ前記ｊのメモリルックアップテーブルの１つに格納され ているもの。

前記第２の構成の特別の場合においては、ＣＲＣ中間剰余の係数は単に（ｎ＋Ｋ ）ビットのフレームに対する前記ＣＲＣ剰余の係数である。したがって、剰余変 換ユニット２（３０８）は前記（ｎ＋Ｉ（）ビットのフレームに対するＣＲＣ剰 余に対する全ての係数を表わす中間剰余係数Ｒ′Ｋ”［ｒＫ、−１＋ｄＫ−１］ 　＝　［ｒＫ−２Ｋ、−２コ　′＋ｄ ・・・、［ｒ　ｏ　＋　ｄ　ｏ　］を提供する。この構成は前記第１の構成にお いて使用されたような、第２の排他的ＯＲ回路を必要とせず、したがって回路の 複雑さまたは計算時間を節約できることに注意を要する。

したがって、前記剰余変換ユニット（ＲＣｔＪ）は数多くの方法で実施できるこ とが明らかである。前記剰余変換ユニットが予め計算された中間剰余係数を記憶 するために２ｍＸＫの大きさの１つのメモリルックアップテーブルのみを使用す る場合は、最も高速度の構成が達成される。しかしながら、ｍが大きい（例えば 、ｍ＝Ｋ）場合は、そのようなルックアップテーブルは大きなメモリ空間の消費 を要求する。他の極端な例では、ＲＣＵはｌｘＫの大きさのｍの予め計算された テーブルを使用することにより実施でき、これは（ｒｎ−１）の付加的なにビッ トの排他的ＯＲ演算を必要とし、ＲＣＵの変換速度をかなり低下させる。一般に 、図４に示されているように、ｊｂ＝ｍとし、大きさが２ｂ×にのｊ個のメモリ ルックアップテーブルを使用する構成においてメモリ空間の消費といくらかの速 度とのトレードオフが可能である。

図４の、参照数字４００は、本発明に係わる剰余変換ユニット（ＲＣＵ）の一実 施例のブロック図であり、この場合ｍ＝ｂｊであり、かつｂは正の整数であり、 典型的には８であり、かつｊは正の整数である。この構成では、ＲＣＵは前記Ｃ ＲＣ回路組合せユニット（１０２）に動作可能に結合された２ｂｘＫの大きさの ｊのメモリルックアップテーブル（テーブルに１ルツクアツプ（４１０）　、テ ーブルに２ルツクアツプ（４１２）　、・・・、テーブルＫｊルックアップ（４ １４）’）、および前記メモリルックアップテーブルに動作可能に結合された排 他的ＯＲ回路（４２２）を含む。ＣＲＣ回路組合せユニット（１０２）からの調 整された係数は前記ｊのメモリルックアップテーブル（テーブルに１ルツクアツ プ（４１０）　、テーブルに２ルツクアツプ（４１２）　、・・・、テーブルに 、ルックアップ（４１４））によって使用されて、典型的にはメモリレジスタへ 、予め計算された中間剰余係数の、各々にビットを有する、ｊ個の組ＴＫ１（４ １６）、ＴＫ”’　（４１８）、・・・　Ｔ　Ｋｊ（４２０）を出力し、これら はいっしょに（ｊ−１）回ピッ−・ワイズにモジュロ２加算され（排他的ＯＲ演 算され）前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数 であり、前記各々の係数は予め計算されかつ前記ｊのメモリルックアップテーブ ルの１つに格納される。

したがって、図４のＲＣＵ構成において、中間ＣＲＣ剰余は次のように書き替え ることができる（すなわち、前記係数のテーブルを発生するための公式）。

＋Ｒｅｍｇ（Ｘ）　Ｋ−ｂ−１ｍ−ｂ−１］＜　［ｒ　＋ｄ （［ｒ ＋Ｒｅｍｇ（Ｘ）　Ｋ−（ｊ−１）ｂ−１＋したがって、一般に、上の式のｊの 項の各々はｂの最も高い次数の項を除く全てがゼロである次数（ｄ　ｅ　ｇ　ｒ 　ｅ　ｅ）［Ｋ＋ｍ　−（ｊ−１）　ｂ−１１の多項式の剰余を計算する。

したがって、ｍ＝ｊｂである場合、前記ｍビットは各々ｂビットのｊ個のセグメ ントＡ１ｂ（４０８）、Ａ２ｂ（４０６）、・・・、（４０４）、Ａｊ、（４０ ２）へと区分され、かつ各々のセグメントは係数のメモリルックアップテーブル のためのアドレスとして使用される。各々の係数のテーブルは予め計算されかつ 前記ｊの中間剰余項の各々に対して予め格納され、各々のテーブルは２ｂのエン トリを含み、かつ各々のエントリはｂの最も高い次数の係数項の特定の組合せを 有する（全ての他の項は定義によりゼロでなければならない）次数［Ｋ＋ｍ　− （ｊ−１）　ｂ−１］のそのような多項式の中間剰余のＫの係数からなる。

ワード長がＫより短い用途については、前記テーブルの各々のエントリは１つよ り多くのメモリロケーションを占有する。例えば、３２ビツトのＣＲＣ決定に対 しては、もし装置のワード長が１６であれば、各々のテーブルエントリは２つの メモリロケーションを必要とし、かつ各々のルックアップテーブルに対し２ｂ＋ １のメモリワードを必要とする。装置のアーキテクチャ−およびアドレシングモ ードに応じて、各々のルックアップテーブルは２ｂのエントリとして編成するこ とができ、各々のエントリは２つの連続する１６ビツトのワードを占有すること になる。あるいは、各々のルックアップテーブルは２つの半部（ｈａｌｖｅｓ） として編成することができ、上半部（ｕｐｐｅｒｈａ　ｌ　ｆ）のテーブルはそ れぞれのエントリの２ｂの上部ワードを含み、かつ下半部（ｌｏｗｅ　ｒ　ｈａ 　ｌ　ｆ）のテーブルはそれぞれのテーブルエントリの２ｂの下部ワードを含む 。

この構成においては、ＣＲＣ回路組合せユニット（１０２）はｊのメモリレジス タ（４１６，４１８，・・・、４２０）の出力を受けるよう動作可能に結合され 、全てのｊのルックアップテーブルの係数ＴＫ１（４１６）、ＴＫ２（４１加算 を行ない前記中間剰余の係数の全て（ＴＫ、４２４）を提供する排他的ＯＲ回路 （４２２）を含む。

図５の、参照数字５００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲ，Ｃ）剰余係数発生器の第４の実施例のブロック図であり、この場合ｍ＝に ＝３２．ｊ＝４、そしてｂ＝８である。この構成は３２ビツトの装置によく適し ている。ここで、Ｄ３２＝［ｄ３１．ｄ３０’　””ｄｌ、ｄｏ］　（５０２） が（ｎ＋３２）ビットのフレームの３２の係数（すなわち、始めのｎビットの後 の３２ビツト）を表し、Ｒ３２”　［ｒ３１．　Ｋ−２，”’、　ｒＯ’（５０ ４）はｎビットのフレームの３２ビツトの前もって計算されたＣＲＣ剰余係数の 子め選択された部分を表わす（この場合は、前記第２の入力データの３２の最も 高い次数の剰余係数（すなわち、全て））。この構成では、ＣＲＣ回路組合ｆｊ −ニット（１０２）　ｌｉＤ　ａ　２　（５０２＞およびＲ３２（５０４）のビ ットワイズなモジュロ２加算を行ない（出力の）調整された係数を提供する排他 的ＯＲ回路（５０６）を含み、前記調整された係数は、この構成では、各々８ビ ツトの４つのセグメントＡＩ、Ｂ　（５１４）、Ａ２、　８（５１２）、Ａ　（ ５１０）、Ａ　（５０３、８４，８ ８）へと区分され、かつ各々のセグメントはＣＲＣ回路変換ユニット（１０４） の係数のメモリルックアップテーブルのためのアドレスとして使用され、それぞ れ、テーブル３２１ルツクアツプ（５１６）　、テーブル３２２ルツクアツプ（ ５１８）　、テーブル３２３ルツクアツプ（５２０）。

およびテーブル３２４ルツクアツプ（５２２）である。各々の係数のテーブルは 予め計算されかつ４つの中間剰余項の各々に対し予め記憶され、各々のテーブル は２８のエントリを含み、かつ各々のエントリは８つの最も高い次数の係数項の ある特定の組合せ（全ての他の項は定義によりゼロでなければならない）を有す る次数［Ｋ＋ｍ　−（ｊ−１）ｂ−１］のそのような多項式の中間剰余の３２の 調整された係数からなる。前記ＲＣＵ（１０４）の各々のルックアップテーブル （テーブル３２１ルツクアツプ（５１６）　。

テーブル３２２ルツクアツプ（５１８）、テーブル３２３ルツクアツプ（５２０ ）、およびテーブル３２４ルックア４、（５３０））（１０２）に結合されて該 メモ；Ｔ３２ リレジスタに前記エントリを格納する。

前記ＣＲＣ変換ユニット（１０４）はさらに、Ｔ３２１３（５２８）； ２（５２６）；Ｔ３２ （５２４）；Ｔ３２ ４（５３０）のビットワイズなモジュロ２加算を行ない、Ｒ’　（５３４）、す なわち前記（ｎ＋ｍ）ピットのフレームに対するＣＲＣ剰余の全ての係数を提供 する排他的ＯＲ回路（５３２）を含む。選択された場合には、前記（ｎ＋ｍ）の フレームに対するＣＲＣ剰余係数はメモリレジスタに１組のビットとして記憶さ せることができる。

図６の、参照数字６００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器の第５の実施例のブロック図を示し、この場合に＝３２ ．ｍ＝１６゜ｊ＝２．およびｂ＝８である。この構成は１６ビ・ノドの処理装置 によく適合する。この場合、Ｄｍ＝Ｄ１６＝［ｄｌ５、　ｄｌ４．−、　ｄｌ、 　ｄｏ］　（６０２）は（ｎ＋１６）ビットのフレームの１６の係数（すなわち 、最初のｎビ・ントの後の１６ビツト）を表わし、ＲＭ１６”　［Ｔ３１”３０ ’・・・、ｒ１６］　（６０４）は（ｎ＋１６）ビットのフレームのｎビットの 前もって計算されたＣＲＣ剰余係数の子め選択された部分（ここでは、前記第２ の入力データの１６の最も高い次数の剰余係数）を表わし、そしてＲＬｌｓ−［ ｒＫｌ　５．ｒ　１４．−１ｒ　□］　（６０６）は（ｎ＋１６）ビットのフレ ームのｎビットの前もって計算されたＣＲＣ剰余係数のうちの第２の予め選択さ れた部分（ここでは、前記第２の入力データの（１６）の最も低い次数の剰余係 数）を表わす。

この構成では、ＣＲＣ回路組合せユニット（１０２）は排他的ＯＲ回路（６０８ ）を含み、該排他的ＯＲ回路（６０８）はＤ　（６０２）およびＲ（６０４）の ビ１６　Ｍｌ６ ツトワイズなモジュロ２の加算を行ない（出力の）調整された係数を提供し、こ れらの係数は、この構成では、各々８ビツトの２つのセグメント、Ａ　（６１２ ）および１．８ Ａ２．８　（６１０）に区分され、かつ各々のセグメントは前記ＣＲＣ回路変換 ユニット（１０４）の係数のメモリルックアップテーブルのためのアドレスとし て使用され、それぞれテーブル３２１ルツクアツプ（６１４）およびテーブル３ ２２ルツクアツプ（６１６）である。係数の各々のテーブル（それらのうち２つ がある）が予め計算されかつ２つの中間剰余項の各々に対し予め記憶され、各々 のテーブルは２８のエントリを含み、各々のエントリは前記中間剰余の３２の調 整された係数からなる。各々のテーブル（テーブル３２１ルツクアツプ（６１４ ）およびテーブル３２２ルツクアツプ（６１６））は別個の中間剰余に対し３２ ビツトの中間剰余係数を提供し、この場合各々のテーブルからの係数は２つのセ グメントに区分され、すなわちび１６の最も低い次数の剰余係数（Ｔ１、□６（ ６１８）； Ｔ２　（６２２））を有する他方のセグメントである。

したがって、ＲＣＵ　（１０４）の各々のルックアップテーブル（テーブル３２ １ルツクアツプ（６１４）およびテーブル３２２ルツクアツプ（６１６））はメ モリレジスタに動作可能に結合され、該メモリレジスタは該メモリレジスタに前 記エントリを記憶するために２つの１６ビツトの工ントリ　（Ｔ　（６１，８） およびＴ　（６２０）Ｌ１２　Ｍｌ６ 、そしてＴ　ｔ、　１６（６２２）およびＴ２Ｍｌ　６　（６２４） ）を提供するよう区分けされる。

図６において、前記ＣＲＣ変換ユニット（１０４）は第１　（６２６）および第 ２（６２８）の中間排他的ＯＲ回路を含む第２の排他的ＯＲ回路を含み、前記第 １（６２６）のちのはＴ１　２ Ｌ、１６（６１８）およびＴ　（６２２）のためのメモリレジスタに動作可能に 結合され、かつ前記ＭＪ６（６２０）およびＴ２ 第２のもの（６２８）はＴＩ Ｍｌ、　５　（６２４）のためのメモリレジスタに動作可能にそれぞれ係合され 、これらの排他的ＯＲ回路はそれぞれ（ＴＩ２ Ｌ１６（６１８）およびＴ　（６２２））の、かつ（Ｔ１２ Ｍｌ６（６２０）、Ｔ　（６２４））のビツトワイズなモジュロ２加算をそれぞ れ行ないメモリレジスタユニット（（Ｒ’　（６３４）　；Ｒ’　（６Ｌ１６　 Ｍｌ６ ３０））に対し２つの１６ビツトの係数（最も高次のもの（６３０）および最も 低次のもの（６３４））を提供する。

第３の中間排他的ＯＲ回路（６３２）は、前記第２の排他的ＯＲ回路の１６の最 も高い次数の係数（６３０）を有するメモリレジスタにかつＲ（６０６）のため のメモリレジスタに動作可能に結合され、Ｒ’　（６３０）およびＲ（６０６） に対しビットワイズなモジュロ２の加算を行ないＲ’　（６３４）（より低次の 係数）と共に前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余係数を表わす 係数Ｒ′　（６３６）（より高次の係Ｍ１．６ 数）を提供する。選択された場合には、前記（ｎ　＋ｍ）のフレームに対するＣ ＲＣ剰余係数はメモリレジスタに格納することができる。

前記ＡＮＳＩ／ＩＥＥＥ　８０２．３／Ｅｔｈｅｒｎｅｔの規定によれば、フレ ーム検査シーケンスはＩＥＥＥ／ＡＮＳ１　８０２．５のものと同じＣＲＣ生成 多項式に基づいているが、送信順序およびビット配列が異なっている。

しかしながら、同様の導出を用いることにより、ＡＮＳＩ／ＩＥＥＥ　８０２． ３／ＥｔｈｅｒｎｅｔのＣＲＣに対しても、もしｍが８．１６．２４または３２ に限定されれば図１〜図６は同じで良いことは明らかであり、この場合Ｄ　＝　 ［ｄ７．　ｄ６．−、　ｄｏ］Ｄ１６”　［ｄｌ”６’　””　ｄＯ”１５”１ ４＝　”’＝ｄｓ］ Ｄ２４””　［ｄ７＝　ｄ６＝　””　ｄＯ”１５＝　ｄ１４＝　”’・ｄ８・ ｄ２３・ｄ２２パ°°・ｄ１６］Ｄ　−［ｄ　ｄ　・・・、ｄｏ、ｄｌ５．ｄｌ ４．・・・。

３２−　７・　６１ ｄ　ｄ　、ｄ　、・・・、ｄ　、ｄ ８’　２３　２２　１６　３１゜ ｄ３０パ゛・ｄ２４］ Ｒ＝［ｒ　ｒ　・・’、ｒ□、　ｒ１５’　ｒ　１４’　＋＋・。

３２７’６″ ８′　２３°　ｒ２２”“°　ｒ１６・　３１・ｒ３０・“°・　ｒ２４］ ”　２４］ この場合１≦ｊ≦４であり、かつ前記ｄ＝、ｒ、、ｒ’＋　ｒ　Ｘ　＋　ｒ　（ ）　Ｘ の係数であり、そしてａｏ、ａｌ、・・・、ａ７は１および０の任意の組合せで ある。

図７の、参照数字７００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器の第７の実施例のブロック図を示し、この場合ｍ＝に＝ １６．　ｊ　＝２、およびｂ＝８である。この構成は図５のものと同じである。

ビットの順序はＡＮＳＩ／ＩＥＥＥ　８０２．３／Ｅｔｈｅｒｎｅｔのものと同 様である。この場合、Ｄ　＝Ｄ１６＝［ｄｌ・ｄ６・°゛・ｄｌ・ｄＯ・ｄｌ５ ・ｄｌ４・”’、ｄｓコ　（７０２）、　Ｒ１６＝　［ｒ７．　ｒｏ、　・・・ 、　ｒｏ。

ｒ１５．　ｒ１４．・・・、ｒ　］　（７０４）＋　およびＲ′１６＝〔ｒ′ｒ ′　・・・、ｒ’　ｒ’　１″′７・　６’　０’　１５°　１４” ・、Ｔ’　］　（７２２）である。すなわち、Ｄ　、Ｒ６、およびＲ′　の２つ のオクテツト（ｏ　ｃ　ｔ　ｅ　ｔ　ｓ）が交換されている。実際に、１６ビツ トのワードのユニットとして編成されたメモリに対しては、Ｘ、２５のフレーム はＤ１６によって与えられるのと全く同じ順序で格納される。ビットの順序付け の反転は次の式を使用して２つのルックアップテーブル、テーブル１６１（７１ ２）およびテーブル１６２（７１，４）を発生することにより解決される。

＋ｔ１．ｏＸ１５ ＋ｄ　）　ｘ　＋　（ｒ　ｓ　＋　ｄ　６）　ｘ　＋・・・ｔｌ（ｘ）はテーブ ル１６．（７１２）の係数を発生するために使用されており、ｔ２（ｘ）はテー ブル１６２（７１４）の係数を発生するために使用されており、そして該係数は 次の順序で格納される。

・・・、ｔ　コ　および １４°　１，８ したがって、実時間の剰余計算において、付加的な時間が必要とされない。

奇数の整数のオクテツトを含むフレームに対しては、該フレームの最後のオクテ ツトはもしフレームの残りが一度に１６ビツト処理される場合はＣＲＣ剰余発生 に対して異なる処理を行なわなければならない。ＣＲＣ剰余を一度に８ビツトず つ計算することは知られた技術であり、かつ本発明と共にフレームが奇数のバイ トを有するフレームの最後のバイトを処理するために実施できる。しかしながら 、説明を完全にするため、以下に示しておく。ｍ＝８およびｄ　（ｘ）　＝ｄ　 ＋ｄ　ｘ＋−＋ｒｏｘ　とすると次のようになる。

この構成においては、ＣＲＣ回路組合せユニット（１０２）は排他的ＯＲ回路（ ７０６）を含み、該排他的ＯＲ回路（７０６）はＤ　（７０２）およびＲ（７０ ４）のビットワイズなモジュロ２加算を行ない（出力の）調整された係数を提供 し、該係数は、この構成では、各々８ビツトの２つのセグメント、Ａ　（７１， ０）およびＡ２゜１．８ ８（７０８）、に区分され、かつ各々のセグメントは前記ＣＲＣ回路変換ユニッ ト（１０４）の係数のメモリルックアップテーブルのためのアドレスとして使用 され、すなわち、それぞれ、テーブル１６１ルツクアツプ（７１２）およびテー ブル１６２ルツクアツプ（７１４）である。各々の係数のテーブル（そのうち２ つがある）は予め計算されかつ前記２つの中間剰余項の各々に対し予め記憶され 、各テーブルは２８のエントリを含み、各エントリは前記中間剰余の１６の調整 された係数からなる。各々のテーブル（テーブル１６１ルツクアツプ（７１２） およびテーブル１６２ルツクアツプ（７１４））は別個の中間剰余に対し１６ビ ツトの中間剰余係数（Ｔ　（７１６）およびＴｉＣ １６（７１８））を提供する。ＣＲＣ回路変換ユニット（１０４）の各々のルッ クアップテーブル（テーブル１６１ルツクアツプ（７１２）およびテーブル１６ ２ルツクアツプ（７１８）　）はメモリレジスタに動作可能に結合され、６、（ ７１６）およびＴ　、（７１８））を提供するよう区分され該メモリレジスタに 前記エントリを記憶する。

図７において、ＣＲＣ回路変換ユニット（１０４）はさらに排他的ＯＲ回路（７ ２０）を含み、該排他的ＯＲ回路（７２０）はＴ　（７１６）およびＴ　（７１ ８）のビットワイズなモジュロ２加算を行ない１６ビツトの組の係数Ｒ’　（７ ２２）を提供し、これらの係数はいつしょになって（ｎ＋１６）ビットのフレー ムに対するＣＲＣ剰余係数を表わす。選択された場合には、前記（ｎ＋１６）の フレームに対するＣＲＣ剰余係数はメモリレジスタに格納することができる。

したがって、図７は、合理的な量のメモリ　（２つの２５６×１６のルックアッ プテーブルに対し）を使用しながら、１６ビツトの装置において１６ビツトのＣ ＲＣに基づきフレームのＦｅ２の非常に高速度の発生が可能なことを示している 。同様に、図６は、合理的な量のメモリ（２つの２５６Ｘ３２のルックアップテ ーブルに対して）によって１６ビツトの装置において３２ビツトのＣＲＣに対す るフレームの非常に高速度のＦｅ２の発生の可能性を示している。

もちろん、３２ビツトのＣＲＣ剰余を発生するだめの最も高速度の方法は図５に 示した構成によって１０２４Ｘ３２ビツトのメモリを有する３２ビットの装置を 使用することである。

図８の、参照数字８００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器を使用したポイント−ポイント通信ネットワークシステ ムのブロック図である。該ポイント−ポイント通信ネットワークシステムは選択 されたモデム（８０４，・・・）に動作可能に結合されたコンピュータ（８０２ ）を含み、この場合少なくとも１つのモデムはさらに、ターミナル（８１２）に 結合された、他のモデムに結合され、かつ少なくとも１つのモデムは（電話機の ような）音響袋ｆｌ（８０８）に結合された交換ネットワーク（８０６）に接続 されている。前記音響装置はさらに他のターミナルに接続された音響カプラ（８ １０）に結合されている。このシステムにおける、コンピュータ（８０２）、モ デム（８０４，・・・）、交換ネットワーク（８０６）、およびターミナル（８ １２，・・・）のいずれかが本発明の巡回冗長検査剰余係数発生器（１００）を 含むよう選択できる。本発明を含まない、ポイント−ポイント通信ネットワーク システムは技術的に知られているから、ここではこれ以上説明しない。

図９の、参照数字９００は、本発明に係わるＣＲＣ回路における巡回冗長検査（ ＣＲＣ）剰余係数発生器を使用したマルチポイント通信ネットワークシステムの ブロック図である。該マルチポイント通信ネットワークシステムは選択されたモ デム（９０４，・・・）に動作可能に結合されたコンピュータ（９０２）を含み 、この場合少な（とも１つのモデムはさらに複数の他のモデムに接続され、各々 の他のモデムはさらにターミナル（９０６）に結合されている。

このシステムにおけるコンピュータ（９０２）、モデム（９０４，・・・）、お よびターミナル（９１２，・・・）のうちの任意のものが本発明の巡回冗長検査 剰余係数発生器（１００）を含むよう選択できる。本発明を含まない、マルチポ イント通信ネットワークシステムは技術的に知られているから、ここではこれ以 上説明しない。

図１０の、参照数字１０００は、本発明に係わるＣＲＣ回路における巡回冗長検 査（ＣＲＣ）剰余係数発生器を使用した混合型（ｍｉｘｅｄ）通信ネットワーク システムのブロック図である。該混合型（すなわち、ポイント−ポイントおよび マルチポイントを含む）通信ネットワークシステムは選択されたモデム（１００ ４，・・・）に動作可能に結合されたコンピュータ（１００２）を含み、この場 合少なくとも１つのモデムはさらにターミナル（１００６）に結合された他のモ デムに結合され、少なくとも１つのモデムはさらに複数の他のモデムに接続され 、各々の他のモデムはさらにターミナル（１００６）に結合され、かつ少なくと も１つのモデムは交換ネットワーク（１００８）に結合され、該交換ネットワー ク（１００８）は（電話機のような）音響装置（１０１０）に結合されている。

該音響装置はさらに他のターミナルに結合された音響カプラ（１ｏ１２）に接続 されている。このシステムにおけるコンピュータ（１００２）、モデム（１００ ４，・・・）、交換ネットワーク（１００８Ｌおよびターミナル（１００６，・ ・・）のうちの任意のものが本発明の巡回冗長検査剰余係数発生器（１００）を 含むよう選択できる。本発明を含まない、混合型通信ネットワークシステムは技 術的に知られているから、ここではこれ以上説明しない。

図１１の、参照数字１１００は、本発明の方法の第１の実施例に係わるステップ を示すフローチャートであり、ＣＲＣ回路における巡回冗長検査（ＣＲＣ）剰余 係数を発生する該方法は（ｎ＋ｍ）ビットのフレームのｍビットを表わす複数の ｍ個の係数に対する第１の入力データ（ここで、ｎ、ｍは正の整数、ｍ＞１；に はＣＲＣ生成多項式の次数を表す正の整数である）、および前記フレームのｎビ ットの複数のＫの前もって計算されたＣＲＣ剰余係数に対する第２の入力データ を使用する。該方法は、（１）ＣＲＣ回路組合せユニットにおいて、実質的に前 記第１の入力データの予め選択された部分および前記第２の入力データの予め選 択された部分のビットワイズなモジュロ２加算を行ない複数の調整された係数を 提供する段階（１１０２）、および（２）ＣＲＣ回路変換ユニットにおいて、少 なくとも前記複数の調整された係数を使用して前記（ｎ＋ｍ）ビットのフレーム に対する複数のＣＲＣ剰余係数を提供する段階（１１０４）を含む。

図１１に示された方法においては、ＣＲＣ回路組合せユニットは前に述べたよう に少なくとも１一つの排他的ＯＲ回路を含むよう選択できる。前記第１の入力デ ータの予め選択された部分は、（１）ｍ＝にの場合は、前記第１の入力データの 全ての剰余係数、および（２）ｍ＞Ｋの場合は、前記第１の入力データのＫの最 も高い次数の剰余係数、のうちの１つを具備する。また、前記第２の入力データ の予め選択された部分は典型的には、（１）ｍ≧にの場合は、前記第２の入力デ ータの全ての剰余係数、および（２）１＜　ｍ　＜　Ｋの場合は前記第２の入力 データのｍの最も高い次数の剰余係数、のうちの１つを具備する。前記ＣＲＣ回 路変換ユニットは一般に少なくとも剰余変換ユニットを含み、該剰余変換ユニッ トは、（１）前記ＣＲＣ回路組合せ手段に動作可能に結合され、前記（ｎ＋ｍ） ビットのフレームに対するＣＲＣ中間剰余の全ての係数を出力するために前記複 数の調整された係数を使用するための大きさが２　×にの１つのメモリルックア ップテーブルであって、前記各々の係数は予め計算されかつ前記メモリルックア ップテーブルに格納されているもの、および（２）前記ＣＲＣ回路組合せ手段に 動作可能に結合され、前記（ｎ　＋ｍ）ビットのフレームに対するＣＲＣ中間剰 余の全ての係数を出力するために前記複数の調整された係数を使用するための大 きさが２ｂＸＫ　（ここでｊ　ｂ＝Ｍ　；　１＜ｂ＜ｍ）のｊのメモリルックア ップテーブル（１＜ｊ＜ｍ）であって、この場合前記各々の係数は予め計算され かつ前記ｊのメモリルックアップテーブルの１つに格納され、選択された場合に は、前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余の係数は排他的Ｏ Ｒ回路への出力のためにメモリレジスタに格納されるもの、のうちの１つを含む 。

さらに、図１１に示された方法においては、ＣＲＣ回路変換ユニットは、 （１）（前述の）含まれたテーブルの組（単数または複数）によって出力される 係数を受信しかつ記憶するための少なくとも第１のメモリレジスタユニット、お よび前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余の最も高い次数の 項に対するに−ｍの係数および前記第２の入力の最も低い次数の剰余項のに−ｍ の係数に対しビットワイズなモジュロ２の加算を行ない（ｎ＋ｍ）ビットのフレ ームに対するに−ｍの最も高い次数の項の係数に対するに−ｍのＣＲＣ剰余係数 を提供し、そして前記含まれたテーブルの組（単数または複数）によって出力さ れるｍの最も低い次数の剰余係数と共にに−ｍの最も高い次数の剰余係数を出力 して前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余係数を提供するための 第２の排他的ＯＲ回路、（２）ｍ＝ｂ　ｊである場合には、各々前記含まれたテ ーブルの組（単数または複数）によって出力されるＫの係数を受信しかつ記憶す るためのｊのメモリレジスタユニット、および前記ｊのメモリレジスタユニット のＫの係数にビットワイズなモジュロ２の加算を行なって前記（ｎ＋ｍ）ビット のフレームに対するＣＲＣ剰余係数を提供するための第２の排他的ＯＲ回路、そ して （３）Ｋ＝３２．ｍ＝１６．ｊ＝２．およびｂ＝８であり、かつ２つの３２ビツ トのルックアップテーブルが使用される場合には、さらに、（３ａ）前記２つの ３２ビツトのルックアップテーブルの各々から最も高い次数の項に対する１６の 係数を受信しかつビットワイズなモジュロ２加算によって処理し前記（ｎ＋ｍ） ビットのフレームに対するＣＲＣ剰余係数に対する１、６の最も高い次数の剰余 係数を提供するために使用される前記第２の排他的ＯＲ回路、そして（３ｂ）前 記２つの３２ビツトのルックアップテーブルの各々から最も低い次数の項に対す る１６の係数を受信しかつビットワイズなモジュロ２加算によって処理して前記 （ｎ、＋ｍ）ビットのフレームに対するＣＲＣ剰余係数に対する１６の最も低い 次数の剰余係数を提供し、それによって前記複数の（３２）ＣＲＣ剰余係数が前 記（ｎ＋ｍ）ビットのフレームに対して提供されるようにするために使用される 第３の排他的ＯＲ回路、 の各項目（１）〜（３）のうちの１つを含むよう選択できる。

同様に、Ｋ＝３２．ｍ＝８．ｊ＝１．およびｂ＝８の場合は、図１１に示された 方法は典型的には、（１）前記第２の入力データのあらかじめ選択された剰余係 数は前記第２の入力データの最も高い次数の項に対する８つの係数であり、 （２）前記ＣＲＣ回路組合わせユニットは少なくとも前記あらかじめ選択された 剰余係数および前記第１の入力データを受信しかつビットワイズなモジュロ２の 加算を行なって８の中間係数を提供するための第１の排他的ＯＲ回路を含み、そ して （３）前記ＣＲＣ回路変換ユニットは、（３ａ）前記８の中間係数を使用して前 記（ｎ＋ｍ）ビットのフレームに対する中間の３２ビツトのＣＲＣ剰余の３２の 係数を出力する３２ビツトのメモリルックアップテーブルであって、前記各々の 係数はあらかじめ計算されかつ前記メモリルックアップテーブルに格納されてい るもの、（３ｂ）第１の格納用レジスタ（第１のＳＲ）ユニットであって該第１ のＳＲ小出力ために、前記中間の３２ビツトのＣＲＣ剰余の３２の係数を受信し かつ格納するためのもの、 （３ｃ）前記第２の入力データの最も低い次数の項に対する２４の係数を受信し かつ８ビツト左にシフトしくかつ最も低い次数の項の係数として８つのゼロを挿 入し）、シフトユニット出力を提供するためのシフトユニット、（３ｄ）第２の 格納用レジスタ（第２のＳＲ）ユニットであって、第２のＳＲ小出力ために、前 記シフトユニットの出力（３２の係数のためのデータ）を受信しかつ格納する前 記第２のＳＲユニット、そして （３ｅ）前記第１のＳＲ小出力よび前記第２のＳＲ小出力受信し、前記第１のＳ Ｒ小出力よび前記第２のＳＲ小出力対しビットワイズなモジュロ２の加算を行な って前記（ｎ＋ｍ）ビットのフレームに対する前記複数（３２）のＣＲＣ剰余係 数を提供するための第２の排他的ＯＲ回路、を含む。

図１２の、参照数字１２００は、本発明の方法、すなわちＣＲＣ回路における巡 回冗長検査（ＣＲＣ）剰余係数の発生方法、の第２の実施例に係わる各ステップ を示すフローチャートである。該方法は、 （１）（ｎ、＋ｍ）ビットのフレームの内のｍビットを表す複数のｍの係数（ｎ 、　ｍは正の整数、ｌ＜ｍ＝に；にはＣＲＣ生成多項式の次数を表す正の整数） に対するデータを第１のメモリレジスタユニットに格納する段階（１２０２）、 （２）前記フレームの内のｎビットの残りの部分の複数のＫのあらかじめ計算さ れた巡回除算多項式剰余係数に対するデータを第２のメモリレジスタユニットに 格納する段階（１２０４）、 （３）ＣＲＣ回路組合わせユニットにおいて、前記第１のメモリレジスタ格納ユ ニットからのデータおよび前記第２のメモリレジスタユニットからのデータのあ らかじめ選択された部分に対しビットワイズなモジュロ２の加算を実質的に行な って複数の調整された係数を提供する段階（１２０６）、そして （４）ＣＲＣ回路変換ユニットにおいて、前記（ｎ＋ｍ）ビットのフレームに対 する複数のＣＲＣ剰余係数を提供するために少なくとも前記複数の調整された係 数を使用する段階（１２０８）であって、前記ＣＲＣ回路はモデム内にあるもの 、 を含む。

この実施例はまた図１１について上に述べた付加的な要素を含むことができる。

したがって、図１２の方法に対し更なる説明はここでは反復しない。

例えば、本発明はＬＡＮ　（ローカルエリアネットワーク）、ＷＡＮ　（広域ネ ットワーク）またはＭＡＮ　（大都市エリアネットワーク）において実施できる ことは明らかである。

明らかに、１＜ｍ＝にの場合の構成は、図１３に示されるように、ｍ＞Ｋの場合 に拡張することができ、この場合ＤＭＫ＝［ｄｍ−１”ｍ−２’　”・・・’、 ｄ　］　、　Ｄｒ。

−Ｋ （ｍ−Ｋ）　”　［ｄｍ−に−１’　叫”、ｄ　ｏ］　、およびＲＫ”　［ｒＫ −１”Ｋ−２’　””””Ｏ］である。これはＲＫがＤＭＫとのみＸＯＲ演算さ れることを除き、ｍ＝にの特別の場合と非常に類似していることに注意を要する 。このケースは同期転送モードのセルのためのヘッダの検査の場合のような、プ ロセッサ／装置のワード長に対してＫが小さい場合に有用である。

図１３の、参照数字１３００は、本発明に係わるＣＲＣ回路における巡回冗長検 査（ＣＲＣ’）剰余係数発生器の一実施例のブロック図であり、この場合ｍ＞Ｋ である。ここで、ＲＫはにビットの前もって計算されたＣＲＣ剰余［ｒ。’　］ 、’　Ｋ−１コ　（１３０２）を表し、ＤＭＫ（１３０４）は前記ｍのデータビ ットの内のＫの最上位ビットを表し、そしてり、（ｍ　Ｋ）（１３０６）は前記 ｍのデータビットの最下位部分の（ｍ−Ｋ）ビットを表す。

この構成では、ＣＲＣ回路組合わせユニット（１０２）は排他的ＯＲ回路（１３ ０８）を含み、該排他的ＯＲ回路（１３０８）はＲＫ（１３０２）およびＤＭＫ （１３０４）のビットワイズなモジュロ２加算を行ない、中間結果のＫの最上位 係数を表すＫの調整された係数（ＡＭＫ）（１３１０）を典型的には前記ＣＲＣ 回路変換ユニット（１０４）のレジスタ（１３１０）に出力する。前記ｍのデー タビットの最下位部分の前記（ｍ−Ｋ）ビット（ＤＬ　（ｍ−Ｋ）（１３０６） ）は、例えば、レジスタ（１３１２）の（ｍ−Ｋ）の最下位ビット部分を使用し かつＡＭＫ（１３１０）および（Ｄ、（ｍ　、（１３０６））を剰余変換ユニッ ト（１３１４）に入力することにより実現できる。したがって、この構成におけ るＣＲＣ回路変換ユニット（１０４）は、前記ＣＲＣ剰余の全ての係数を表す、 Ｋビットの剰余Ｒ’　Ｋ（１３１６）を出力する剰余変換ユニット２（３０８） に対して上に述べたように実現される、剰余変換ユニット（１３１４）を含む。

選択された場合には、前記（ｎ＋ｍ）のフレームに対するＣＲＣ剰余係数は一組 のビットとしてメモリレジスタに格納することができる。当業者には、１つの構 成として、レジスタ１３０４．／１３０６はレジスタ１３１０．／’１３１２と 同じレジスタとすることができることが明らかである。

１６ビツトのＣＲＣは、ｍ＝１６．ｊ＝２およびｂ＝８として、例えばＤＳＰ５ ６１５６型プロセッサのような、１６ビツトのＤＳＰプロセッサにおいて前記方 法（７００）を使用して実現でき、それによってｍ＝８．ｊ＝１およびｂ＝８を 使用する最も高速度の従来技術の方法に対してプロセッサの負荷を４３％低減す る。３２ビツトのＣＲＣはｍ＝１６．　ｊ　＝２．およびｂ＝８として１６ビツ トのＤＳＰプロセッサにおいて前記方法（６００）を使用して実現することがで き、それによってｍ＝８．ｊ＝１．およびｂ＝８を使用する最も高速度の従来技 術の方法と比較してプロセッサの負荷を４１％低減する。新しい方法をハードウ ェアによって実現することによってもスループットおよび回路面積に関し同様の 利点が与えられる。

以上例示的な実施例が説明されたが、当業者には本発明から離れることなく数多 くの変更および修正をなすことが可能なことは明らかである。したがって、全て のそのような変更および修正は添付の請求の範囲に規定される本発明の精神およ び範囲内に含まれるものと考える。

ＦＩＣ：、３　調 ＦＩＣ，５ Ｆｌに！、６　鏝 ＦＩＣ’、　（５’ 、／”ＩＣ：、９　鏝 ＦＩＣ！、１２

Claims (1)

1. 【特許請求の範囲】 １．（ｎ＋ｍ）ビットのフレームの内の少なくともｍビットを表す複数のｍの係 数に対する第１の入力データ（ｎ，ｍは正の整数，ｍ＞１；ＫはＣＲＣ生成多項 式の次数を表す正の整数）、および前記フレームの最初のｎビットの複数のＫの 前もって計算されたＣＲＣ剰余係数に対する第２の入力データを有するＣＲＣ回 路における巡回冗長検査（ＣＲＣ）剰余係数発生器であって、 １Ａ）前記第１の入力データのあらかじめ選択された部分および前記第２の入力 データのあらかじめ選択された部分を受信するよう動作可能に結合され、実質的 に前記第１の入力データの前記あらかじめ選択された部分および前記第２の入力 データの前記あらかじめ選択された部分のビットワイズなモジュロ２加算を行な い複数の調整された係数を提供するためのＣＲＣ回路組合わせ手段、そして１Ｂ ）少なくとも前記ＣＲＣ回路組合わせ手段に動作可能に結合され、複数の（１よ り多くの）ルックアップテーブルおよび実質的に少なくとも第１の排他的ＯＲ回 路を具備し、少なくとも前記複数の調整された係数を使用して前記（ｎ＋ｍ）ビ ットのフレームに対する複数のＣＲＣ剰余係数を提供するためのＣＲＣ回路変換 手段、を具備する巡回冗長検査（ＣＲＣ）剰余係数発生器。 ２．前記ＣＲＣ回路組合わせユニットは少なくとも排他的ＯＲ回路を含み、かつ 、選択された場合には、２Ａ）前記排他的ＯＲ回路が受信するよう結合された第 １の入力データの前記あらかじめ選択された部分は、２Ａ１）ｍ＞Ｋである場合 は、 ｍの第１の入力データのＫの最上位係数、そして２Ａ２）１＜ｍ≦Ｋである場合 は、 前記第１の入力データの全ての係数、 である２Ａ１〜２Ａ２の内の１つからなること、そして２Ｂ）前記排他的ＯＲ回 路が受信するよう結合された第２の入力データの前記あらかじめ選択された部分 は、２Ｂ１）ｍ≧Ｋである場合は、 前記第２の入力データの全ての剰余係数、そして２Ｂ２）１＜ｍ＜Ｋである場合 は、 前記第２の入力データのｍの最も高い次数の剰余係数、 である２Ｂ１〜２Ｂ２の内の１つからなること、である２Ａ〜２Ｂの内の１つに 該当する請求項１に記載の発生器。 ３．前記ＣＲＣ回路変換手段は前記ＣＲＣ回路組合わせ手段に動作可能に結合さ れ、前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余の全ての係数を出 力するために少なくとも前記複数の調整された係数を使用する大きさ２ｂ×Ｋ（ この場合、ｊｂ＝ｍ；１＜ｂ＜ｍ）のｊのメモリルックアップテーブル（１＜ｊ ＜ｍ）を含む剰余変換ユニットを少なくとも含み、この場合前記各々の係数はあ らかじめ計算されかつ前記ｊのメモリルックアップテーブルの１つに格納され、 選択された場合には、前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余 の係数は排他的ＯＲ回路への出力のためにメモリレジスタに格納され、かつ、選 択された場合には、 ３Ａ）ｂ＝８およびｂ＝１６の内の１つ、３Ｂ）前記ＣＲＣ回路変換手段はさら に第２の排他的ＯＲ回路を含み、該第２の排他的ＯＲ回路はｊのレジスタ手段に 動作可能に結合され、該レジスタ手段の各々は前記ｊのメモリルックアップテー ブルの別個の１つに動作可能に結合されて前記回路がＣＲＣ中間剰余に対するｊ 組のＫの係数を受信し、前記第２の排他的ＯＲ回路は前記係数に対しビットワイ ズなモジュロ２の加算（ｊ−１回）を行なって前記（ｎ＋ｍ）ビットのフレーム に対するＣＲＣ剰余係数を提供し、かつ選択された場合には。Ｋ＝３２，ｍ＝１ ６，ｊ＝２，およびｂ＝８であり、かつ２つの３２ビットのルックアップテーブ ルが使用され、前記第２の排他的ＯＲ回路は、 ３Ｂ１）前記２つの３２ビットのルックアップテーブルの各々から最も低い次数 の項に対する１６の係数を受信しかつビットワイズなモジュロ２加算によって処 理するよう動作可能に結合された、第１の中間排他的ＯＲ回路、３Ｂ２）前記２ つの３２ビットのルックアップテーブルの各々から最も高い次数の項に対する１ ６の係数を受信しかつビットワイズなモジュロ２加算によって処理するよう動作 可能に結合された、第２の中間排他的ＯＲ回路、３Ｂ３）前記第１の中間排他的 ＯＲ回路にかつ前記第２の中間排他的ＯＲ回路に動作可能に結合され、前記（ｎ ＋ｍ）ビットのフレームに対する中間剰余の最も高い次数の項に対する１６の係 数およびＣＲＣ剰余の最も低い次数の係数に対する１６の係数を格納するための 剰余手段、そして ３Ｂ４）前記第２の排他的ＯＲ回路に動作可能に結合されかつｎビットの前記複 数のＫの前もって計算されたＣＲＣ剰余係数に対する前記第２の入力データの１ ６の最も低い次数の係数を受信するよう動作可能に結合され、前記中間剰余の最 も高い次数の項に対する前記１６の係数および前記第２の入力データの１６の最 も低い次数の係数に対しビットワイズなモジュロ２の加算を行ない１６の最も高 い次数の項の係数を提供し、該１６の最も高い次数の項の係数は前記（ｎ＋ｍ） ビットのフレームに対するＣＲＣ剰余係数の前記１６の最も低い次数の係数（前 記剰余手段からの）とともに、前記（ｎ＋ｍ）ビットのフレームに対する全ての （３２）ＣＲＣ剰余係数を表す第３の中間排他的ＯＲ回路、 である３Ｂ１〜３Ｂ４の内の１つを含むもの、である３Ａ〜３Ｂの内の１つに該 当する請求項１に記載の発生器。 ４．前記発生器は少なくともコンピュータ、複数のモデム、および複数のターミ ナル、および、選択された場合には、交換ネットワーク、を具備する通信ネット ワークシステムの構成要素である、請求項１に記載の巡回冗長検査（ＣＲＣ）剰 余係数発生器。 ５．通信ネットワークシステムにおける巡回冗長検査（ＣＲＣ）剰余係数発生器 であって、 ５Ａ）（ｎ＋ｍ）ビットのフレームの最後のｍビットを表す複数のｍの係数に対 するデータを格納するための第１の格納手段（ｎ，ｍは正の整数，ｍ＞１；Ｋは ＣＲＣ生成多項式の次数を表す正の整数）、 ５Ｂ）前記フレームの始めのｎビットに対するあらかじめ計算されたＣＲＣ剰余 の複数の前もって計算されたＣＲＣ剰余係数に対するデータを格納するための第 ２の格納手段、 ５Ｃ）前記第１の格納手段および前記第２の格納手段に動作可能に結合され、前 記第１の格納手段のデータのあらかじめ選択された部分および前記第２の格納手 段のデータのあらかじめ選択された部分に対しビットワイズなモジュロ２の加算 を実質的に行ない複数の調整された係数を提供するための排他的ＯＲ回路、 ５Ｄ）少なくとも前記排他的ＯＲ回路に動作可能に結合され、複数の（１より多 くの）ルックアップテーブルおよび実質的に少なくとも第１の排他的ＯＲ回路を 具備し、少なくとも前記複数の調整された係数を使用して前記（ｎ＋ｍ）ビット のフレームに対する複数のＣＲＣ剰余係数を提供するためのＣＲＣ回路変換手段 、 を具備する通信ネットワークシステムにおける巡回冗長検査（ＣＲＣ）剰余係数 発生器。 ６．さらに、 ６Ａ）前記ＣＲＣ回路組合わせ手段は少なくとも排他的ＯＲ回路を含み、かつ、 選択された場合には、６Ａ１）前記排他的ＯＲ回路が受信するよう結合された第 １の入力データの前記あらかじめ選択された部分は、６Ａ１ａ）ｍ＞Ｋである場 合は、 ｍの第１の入力データのＫの最上位係数、および ６Ａ１ｂ）１＜ｍ≦Ｋである場合は、 前記第１の入力データの全ての係数、 である６Ａ１ａ〜６Ａ１ｂの内の１つを有するもの、６Ａ２）前記排他的ＯＲ回 路が受信するよう結合された第２の格納手段のデータの前記あらかじめ選択され た部分は、 ６Ａ２ａ）ｍ≧Ｋである場合は、 前記第２の入力データの全ての剰余係数、そして ６Ａ２ｂ）１＜ｍ＜Ｋである場合は、 前記第２の入力データのｍの最も高い次数の剰余係数、 である６Ａ２ａ〜６Ａ２ｂの内の１つを有するもの、そして ６Ａ３）前記ＣＲＣ回路変換手段は前記ＣＲＣ回路組合わせ手段に動作可能に結 合され、少なくとも前記複数の調整された係数を使用して前記（ｎ＋ｍ）ビット のフレームに対するＣＲＣ中間剰余の全ての係数を出力するための大きさが２ｂ ×Ｋ（ここでｊｂ＝ｍ；１＜ｂ＜ｍ）のｊのメモリルックアップテーブル（１＜ ｊ＜ｍ）を含む剰余変換ユニットを少なくとも含み、前記各々の係数はあらかじ め計算されかつ前記ｊのメモリルックアップテーブルの１つに格納されており、 選択された場合には、前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ中間剰余 の係数は前記排他的ＯＲ回路への出力のためにメモリレジスタに格納され、かつ 、選択された場合には、 ６Ａ３ａ）ｂ＝８およびｂ＝１６の内の１つ、および ６Ａ３ｂ）前記ＣＲＣ回路変換ユニットはさらに、ｊのレジスタ手段に動作可能 に結合された第２の排他的ＯＲ回路を含み、前記レジスタ手段の各々は前記ｊの メモリルックアップテーブルの別個の１つに動作可能に結合されて前記回路がＣ ＲＣ中間剰余のためのｊ組のＫの係数を受信し、前記第２の排他的ＯＲ回路は前 記係数に対しビットワイズなモジュロ２の加算（ｊ−１回）を行ない前記（ｎ＋ ｍ）ビットのフレームに対するＣＲＣ剰余係数を提供し、かつ、選択された場合 には、Ｋ＝３２，ｍ＝１６，ｊ＝２，およびｂ＝８であり、２つの３２ビットの ルックアップテーブルが使用され、前記第２の排他的ＯＲ回路は、６Ａ３ｂ１） 前記２つの３２ビットのルックアップテーブルの各々からの最も低い次数の剰余 項に対する１６の係数を、受信しかつビットワイズなモジュロ２加算によって処 理するよう動作可能に結合された、第１の中間排他的ＯＲ回路、 ６Ａ３ｂ２）前記２つの３２ビットのルックアップテーブルの各々からの最も高 い次数の剰余項に対する１６の係数を、受信しかつビットワイズなモジュロ２加 算によって処理するよう動作可能に結合された、第２の中間排他的ＯＲ回路、 ６Ａ３ｂ３）前記第１の中間排他的ＯＲ回路にかつ前記第２の中間排他的ＯＲ回 路に動作可能に結合され、中間剰余の最も高い次数の項に対する１６の係数およ び前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余の１６の最も低い次数の 係数を格納するための剰余手段、そして ６Ａ３ｂ４）前記第２の排他的ＯＲ回路に動作可能に結合されかつｎビットの前 記複数のＫの前もって計算されたＣＲＣ剰余係数に対する前記第２の入力データ の１６の最も低い次数の係数を受信するよう動作可能に結合され、中間剰余の前 記１６の最も高い次数の係数および前記第２の入力データの１６の最も低い次数 の係数に対しビットワイズなモジュロ２加算を行ない、前記（ｎ＋ｍ）ビットの フレームに対するＣＲＣ剰余係数の前記１６の最も低い次数の係数（前記剰余手 段からの）とともに、前記（ｎ＋ｍ）ビットのフレームに対する全ての（３２） ＣＲＣ剰余係数を表す１６の最も高い次数の係数を提供するための第３の中間排 他的ＯＲ回路、 である６Ａ３ｂ１〜６Ａ３ｂ４を含むもの、である６Ａ３ａ〜６Ａ３ｂの１つを 含むもの、である前記６Ａ１〜６Ａ３の１つを含むこと、そして６Ｂ）前記通信 ネットワークシステムは少なくともコンピュータ、複数のモデム、および複数の ターミナル、および、選択された場合には、交換ネットワークを具備すること、 である６Ａ〜６Ｂの内の少なくとも１つに該当する請求項５に記載の発生器。 ７．（ｎ＋ｍ）ビットのフレームの最後のｍビットを表す複数のｍの係数に対す る第１の入力データ（ｎ，ｍは正の整数、ｍ＞１；ＫはＣＲＣ生成多項式の次数 を表す正の整数）および前記フレームの始めのｎビットの複数のＫの前もって計 算されたＣＲＣ剰余係数に対する第２の入力データを有するＣＲＣ回路における 巡回冗長検査（ＣＲＣ）剰余係数を発生する方法であって、 ７Ａ）ＣＲＣ回路組合わせユニットにおいて、前記第１の入力データの内のあら かじめ選択された部分および前記第２の入力データのあらかじめ選択された部分 のビットワイズなモジュロ２加算を実質的に行ない複数の調整された係数を提供 する段階、そして ７Ｂ）複数の（１より多くの）ルックアップテーブルおよび実質的に少なくとも 第１の排他的ＯＲ回路を具備するＣＲＣ回路変換ユニットにおいて、前記複数の 調整された係数を使用して前記（ｎ＋ｍ）ビットのフレームに対する複数のＣＲ Ｃ剰余係数を提供する段階、を具備するＣＲＣ回路における巡回冗長検査（ＣＲ Ｃ）剰余係数の発生方法。 ８．前記ＣＲＣ回路組合わせユニットは少なくとも排他的ＯＲ回路を含み、かつ 選択された場合には、８Ａ）前記排他的ＯＲ回路が受信するよう結合された第１ の入力データの前記あらかじめ選択された部分は、８Ａ１）ｍ＞Ｋの場合は、 ｍの第１の入力データのＫの最上位係数、および８Ａ２）１＜ｍ≦Ｋである場合 は、 前記第１の入力データの全ての係数、 である８Ａ１〜８Ａ２の内の１つからなるもの、８Ｂ）前記第２の入力データの あらかじめ選択された部分は、 ８Ｂ１）ｍ≧Ｋである場合は、 前記第２の入力データの全ての剰余係数、および８Ｂ２）１＜ｍ＜Ｋである場合 は、 前記第２の入力データのｍの最も高い次数の剰余係数、 である８Ｂ１〜８Ｂ２の内の１つからなるもの、８Ｃ）前記ＣＲＣ回路変換ユニ ットは、前記ＣＲＣ回路組合わせ手段に動作可能に結合され、少なくとも前記複 数の調整された係数を使用し前記（ｎ＋ｍ）ビットのフレームに対する前記ＣＲ Ｃ中間剰余の全ての係数を出力するたｂ めの大きさが２×Ｋ（ここで、ｊｂ＝ｍ；１＜ｂ＜ｍ）のｊのメモリルックアッ プテーブル（１＜ｊ＜ｍ）を含む少なくとも剰余変換ユニットを含み、前記各々 の係数はあらかじめ計算されかつ前記ｊのメモリルックアップテーブルの１つに 格納され、選択された場合には、前記（ｎ＋ｍ）ビットのフレームに対するＣＲ Ｃ中間剰余の係数は排他的ＯＲ回路への出力のためにメモリレジスタに格納され 、そして、選択された場合には、 ８Ｃ１）ｂ＝８およびｂ＝１６の内の１つ、および８Ｃ２）前記ＣＲＣ回路変換 手段はさらに、ｊのレジスタ手段に動作可能に結合された、第２の排他的ＯＲ回 路を含み、前記レジスタ手段の各々は前記ｊのメモリルックアップテーブルの別 個の１つに動作可能に結合されて前記回路がＣＲＣ中間剰余のｊの組のＫの係数 を受信し、前記第２の排他的ＯＲ回路は前記（ｎ＋ｍ）ビットのフレームに対す る前記ＣＲＣ剰余係数を提供するために前記係数に対しビットワイズなモジュロ ２加算（ｊ−１回）を行ない、かつ選択された場合には、 Ｋ＝３２，ｍ＝１６，ｊ＝２，ｂ＝８であり、かつ２つの３２ビットのルックア ップテーブルが使用され、前記第２の排他的ＯＲ回路は、 ８Ｃ２ａ）前記２つの３２ビットのルックアップテーブルの各々からの最も低い 次数の剰余項に対する１６の係数を受信しかつビットワイズなモジュロ２加算に よって処理するよう動作可能に結合された、第１の中間排他的ＯＲ回路、 ８Ｃ２ｂ）前記２つの３２ビットのルックアップテーブルの各々からの最も高い 次数の剰余項に対する１６の係数を受信しかつビットワイズなモジュロ２加算に よって処理するよう動作可能に結合された、第２の中間排他的ＯＲ回路、 ８Ｃ２ｃ）前記第１の中間排他的ＯＲ回路にかつ前記第２の中間排他的ＯＲ回路 に動作可能に結合され、中間剰余の最も高い次数の剰余項に対する１６の係数お よび前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余の１６の最も低い次数 の係数を格納するための剰余手段、そして ８Ｃ２ｄ）前記第２の排他的ＯＲ回路に動作可能に結合されかつｎビットの前記 複数のＫの前もって計算されたＣＲＣ剰余係数に対する第２の入力データの１６ の最も低い次数の係数を受信するよう動作可能に結合され、中間剰余の最も高い 次数の項に対する前記１６の係数および前記第２の入力データの前記１６の最も 低い次数の係数に対しビットワイズなモジュロ２加算を行なって、前記（ｎ＋ｍ ）ビットのフレームに対するＣＲＣ剰余係数の（前記剰余手段からの）１６の最 も低い次数の係数とともに、前記（ｎ＋ｍ）ビットのフレームに対する全ての（ ３２）ＣＲＣ剰余係数を表す１６の最も高い次数の係数を提供するための第３の 中間排他的ＯＲ回路、である８Ｃ２ａ〜８Ｃ２ｄを含む前記８Ｃ２、である８Ｃ １〜８Ｃ２の１つに該当する前記８Ｃ、である８Ａ〜８Ｃの内の少なくとも１つ に該当する請求項７に記載の方法。 ９．通信ネットワークシステムにおけるＣＲＣ回路における巡回冗長検査（ＣＲ Ｃ）剰余係数の発生方法であって、９Ａ）（ｎ＋ｍ）ビットのフレームの最後の ｍビットを表す複数のｍの係数に対するデータ（ｎ，ｍは正の整数，ｍ＞１；Ｋ はＣＲＣ生成多項式の次数を表す正の整数）を第１のメモリレジスタユニットに 格納する段階、９Ｂ）前記フレームの始めのｎビットの残りの部分の複数のＫの 前もって計算された巡回除算多項式の剰余係数に対するデータを第２のメモリレ ジスタユニットに格納する段階、 ９Ｃ）ＣＲＣ回路組合わせユニットにおいて、前記第１のメモリレジスタ記憶ユ ニットのあらかじめ選択された部分からのデータおよび前記第２のメモリレジス タユニットからのデータのあらかじめ選択された部分に対し実質的にビットワイ ズなモジュロ２加算を行ない複数の調整された係数を提供する段階、 ９Ｄ）複数の（１より多くの）ルックアップテーブルおよび実質的に少なくとも 第１の排他的ＯＲ回路を具備するＣＲＣ回路変換ユニットにおいて、前記複数の 調整された係数を使用して前記（ｎ＋ｍ）ビットのフレームに対する複数のＣＲ Ｃ剰余係数を提供する段階、を具備する通信ネットワークシステムにおけるＣＲ Ｃ回路における巡回冗長検査（ＣＲＣ）剰余係数の発生方法。 １０．さらに、 １０Ａ）前記ＣＲＣ回路組合わせユニットは少なくとも排他的ＯＲ回路を含み、 かつ選択された場合には、１０Ａ１）前記排他的ＯＲ回路が受信するよう結合さ れた前記第１の入力データのあらかじめ選択された部分は、 １０Ａ１ａ）ｍ＞Ｋである場合は、 ｍの第１の入力データのＫの最上位係数、そして １０Ａ１ｂ）１＜ｍ≦Ｋである場合は、前記第１の入力データの全ての係数、 である１０Ａ１ａ〜１０Ａ１ｂの内の１つからなるもの、１０Ａ２）前記排他的 ＯＲ回路が受信するよう結合された前記第２のメモリレジスタユニットからのデ ータの前記あらかじめ選択された部分は、 １０Ａ２ａ）ｍ≧Ｋである場合は、 前記第２の入力データの全ての剰余係数、そして １０Ａ２ｂ）１＜ｍ＜Ｋである場合は、前記第２の入力データのｍの最も高い次 数の剰余係数、 である１０Ａ２ａ〜１０Ａ２ｂの内の１つを含むもの、１０Ａ３）前記ＣＲＣ回 路変換ユニットは、前記ＣＲＣ回路組合わせ手段に動作可能に結合され、少なく とも前記複数の調整された係数を使用して前記（ｎ＋ｍ）ビットのフレームに対 するＣＲＣ中間剰余の全ての係数を出力ｂ するための大きさが２×Ｋ（ここで、ｊｂ＝ｍ；１＜ｂ＜ｍ）のｊのメモリルッ クアップテーブル（１＜ｊ＜ｍ）を含む少なくとも剰余変換ユニットを含み、か つ前記各々の係数はあらかじめ計算されかつ前記ｊのメモリルックアップテーブ ルの１つに記憶され、選択された場合には、前記（ｎ＋ｍ）ビットのフレームに 対するＣＲＣ中間剰余の係数は排他的ＯＲ回路への出力のためにメモリレジスタ に格納され、かつ選択された場合には、 １０Ａ３ａ）ｂ＝８およびｂ＝１６の内の１つ、そして １０Ａ３ｂ）前記ＣＲＣ回路変換手段はさらに、ｊのレジスタ手段に動作可能に 結合された、第２の排他的ＯＲ回路を含み、前記レジスタ手段の各々は前記ｊの メモリルックアップテーブルの別個の１つに動作可能に結合されて前記回路がＣ ＲＣ中間剰余のｊ組のＫの係数を受信し、前記第２の排他的ＯＲ回路は前記係数 に対しビットワイズなモジュロ２加算（ｊ−１回）を行ない前記（ｎ＋ｍ）ビッ トのフレームに対するＣＲＣ剰余係数を提供し、かつ選択された場合には、 Ｋ＝３２，ｍ＝１６，ｊ＝２，およびｂ＝８であり、かつ２つの３２ビットのル ックアップテーブルが使用され、前記第２の排他的ＯＲ回路は、 １０３ｂ１）前記２つの３２ビットのルックアップテーブルの各々からの最も低 い次数の剰余項に対する１６の係数を受信しかつビットワイズなモジュロ２加算 によって処理するよう動作可能に結合された、第１の中間排他的ＯＲ回路、 １０３ｂ２）前記２つの３２ビットのルックアップテーブルの各々からの最も高 い次数の剰余項に対する１６の係数を受信しかつビットワイズなモジュロ２加算 によって処理するよう動作可能に結合された、第２の中間排他的ＯＲ回路、 １０３ｂ３）前記第１の中間排他的ＯＲ回路におよび前記第２の中間排他的ＯＲ 回路に動作可能に結合され、中間剰余の最も高い次数の剰余項に対する１６の係 数および前記（ｎ＋ｍ）ビットのフレームに対するＣＲＣ剰余の１６の最も低い 次数の係数を格納するための剰余手段、そして １０３ｂ４）前記第２の排他的ＯＲ回路に動作可能に結合されかつｎビットの前 記複数のＫの前もって計算されたＣＲＣ剰余係数に対する第２の入力データの１ ６の最も低い次数の係数を受信するよう動作可能に結合され、中間剰余の最も高 い次数の剰余項に対する１６の係数および前記第２の入力データの１６の最も低 い次数の係数に対しビットワイズなモジュロ２加算を行ない、前記（ｎ＋ｍ）ビ ットのフレームに対するＣＲＣ剰余係数の１６の最も低い次数の係数（前記剰余 手段からの）とともに、前記（ｎ＋ｍ）ビットのフレームに対する全ての（３２ ）ＣＲＣ剰余係数を表す１６の最も高い次数の係数を提供するための第３の中間 排他的ＯＲ回路、 である１０３ｂ１〜１０３ｂ４を含む前記１０Ａ３ｂ、である１０Ａ３ａ〜１０ Ａ３ｂの内の少なくとも１つに該当する１０Ａ３、 である１０Ａ１〜１０Ａ３の内の少なくとも１つに該当する前記１０Ａ、 １０Ｂ）前記通信ネットワークシステムは少なくともコンピュータ、複数のモデ ム、および複数のターミナルを具備し、かつ、選択された場合には、交換ネット ワークを具備し、かつ選択された場合には、 前記通信ネットワークシステムは、 １０Ｂ１）ポイントーポイント通信ネットワークライン構造システム、 １０Ｂ２）マルチポイント通信ネットワークライン構造システム、そして １０Ｂ３）混合型通信ネットワークライン構造システム、 である１０Ｂ１〜１０Ｂ３の内の１つであり、そして１０Ｃ）前記ＣＲＣ回路に おける前記巡回冗長検査（ＣＲＣ）剰余係数の発生方法の各段階はデジタル信号 プロセッサによって実現されるもの、 である１０Ａ〜１０Ｃの内の少なくとも１つに該当する請求項９に記載の方法。