JPH0750416A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPH0750416A JPH0750416A JP21088893A JP21088893A JPH0750416A JP H0750416 A JPH0750416 A JP H0750416A JP 21088893 A JP21088893 A JP 21088893A JP 21088893 A JP21088893 A JP 21088893A JP H0750416 A JPH0750416 A JP H0750416A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法、特に多結晶薄膜トランジスタを主体とする半導体装
置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device mainly composed of polycrystalline thin film transistors.
【０００２】[0002]
【従来の技術】従来、多結晶シリコンを用いたトランジ
スタの例として「ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス」（（Ｊａｐａｎｅｓｅ Ｊｏ
ｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）第
２５巻、第２号、第Ｌ１２１〜Ｌ１２３頁、１９８６
年）に発表されたものがある。2. Description of the Related Art Heretofore, as an example of a transistor using polycrystalline silicon, "Japanese Journal of Applied Physics" ((Japanese Jo
urnalof Applied Physics) Vol. 25, No. 2, L121-L123, 1986.
Year).
【０００３】図５はこの従来の半導体装置の製造方法を
説明するための製造工程順に示した断面図である。ま
ず、図５の（ａ）に示すように、シリコン基板５１の上
に絶縁膜５２を形成し、その上に非晶質シリコン層５３
を形成する。非晶質シリコン層５３の形成法としてはＳ
ｉＨ4 またはＳｉ2 Ｈ6 によるＬＰＣＶＤ（低圧起相成
長法）等が用いられる。非晶質シリコン層５３の上にゲ
ート酸化膜５４を形成する。ゲート酸化膜５４の上に多
結晶シリコンでゲート５５を形成する。その表面に絶縁
膜５６を形成する。FIG. 5 is a sectional view showing the manufacturing method of the conventional semiconductor device in order of manufacturing steps. First, as shown in FIG. 5A, an insulating film 52 is formed on a silicon substrate 51, and an amorphous silicon layer 53 is formed thereon.
To form. As a method of forming the amorphous silicon layer 53, S
LPCVD (low pressure phase epitaxy) using iH4 or Si2 H6 is used. A gate oxide film 54 is formed on the amorphous silicon layer 53. A gate 55 is formed of polycrystalline silicon on the gate oxide film 54. An insulating film 56 is formed on the surface.
【０００４】次に、図５の（ｂ）に示すように、６００
°Ｃ前後の低温アニールの熱処理を行って、非晶質シリ
コン層５３を固層成長させ、多結晶シリコン層５７に変
換する。Next, as shown in FIG.
The amorphous silicon layer 53 is solid-phase-grown by performing a low temperature annealing heat treatment at about ° C to convert it into a polycrystalline silicon layer 57.
【０００５】次に、図５の（ｃ）に示すように、ゲート
５５をマスクにしてＮ型（またはＰ型）不純物を多結晶
シリコン層５７にイオン注入法により導入してソース領
域５８、ドレイン領域５９、チャネル領域６０を形成す
る。次に、層間絶縁膜６１を堆積して全面を覆う。Next, as shown in FIG. 5C, an N-type (or P-type) impurity is introduced into the polycrystalline silicon layer 57 by an ion implantation method using the gate 55 as a mask to form a source region 58 and a drain. A region 59 and a channel region 60 are formed. Next, an interlayer insulating film 61 is deposited to cover the entire surface.
【０００６】次に、図５の（ｄ）に示すように、ソース
領域５８及びドレイン領域５９の上の層間絶縁膜６１及
びゲート酸化膜５４のエッチングを行って接触用開口を
設け、金属の蒸着、選択エッチングを行ってソース電極
６２、ドレイン電極６３を形成する。そして、全面に保
護絶縁膜６４を形成する。このような製造方法によって
作られた多結晶シリコントランジスタは、絶縁膜上に形
成可能なため、三次元デバイス等への応用が期待されて
いる。Next, as shown in FIG. 5D, the interlayer insulating film 61 and the gate oxide film 54 on the source region 58 and the drain region 59 are etched to form a contact opening, and metal deposition is performed. Then, selective etching is performed to form the source electrode 62 and the drain electrode 63. Then, the protective insulating film 64 is formed on the entire surface. Since the polycrystalline silicon transistor manufactured by such a manufacturing method can be formed on an insulating film, it is expected to be applied to a three-dimensional device or the like.
【０００７】しかし、多結晶シリコントランジスタは、
単結晶シリコントランジスタと違い、素子の能動部に結
晶粒界が存在しており、この結晶粒界でキャリアの捕獲
が起こる。この捕獲により結晶粒界が正または負に帯電
し、キャリアの伝導を妨げる障壁電位を形成する。この
ため、多結晶シリコントランジスタ内のキャリア移動度
は単結晶トランジスタに比べて低いという問題を起こし
ている。すなわち、図５に示したようなＭＯＳ構造を持
つデバイスの場合、チャネル領域６０の結晶粒界の数が
トランジスタの特性に影響する。However, the polycrystalline silicon transistor is
Unlike a single crystal silicon transistor, a grain boundary exists in the active portion of the element, and carriers are captured at this grain boundary. This capture charges the grain boundaries positively or negatively, and forms a barrier potential that hinders carrier conduction. Therefore, the carrier mobility in the polycrystalline silicon transistor is lower than that in the single crystal transistor. That is, in the case of the device having the MOS structure as shown in FIG. 5, the number of crystal grain boundaries of the channel region 60 affects the characteristics of the transistor.
【０００８】この点を改善した従来例として、あらかじ
め絶縁膜５２上の決められた位置に結晶核発生速度の速
い材料（例えば窒化シリコン膜）を形成しておき、その
後非晶質シリコン層５３をその上に形成し、熱処理によ
り多結晶化させ、素子の能動領域のみを粒径の大きな多
結晶に固相成長させるという方法が、１９９０年固体素
子材料コンファレンス・アブストラクト集第１１６０頁
に発表されている。As a conventional example to improve this point, a material (for example, a silicon nitride film) having a high crystal nucleus generation rate is formed in advance at a predetermined position on the insulating film 52, and then the amorphous silicon layer 53 is formed. A method of forming on it, polycrystallizing it by heat treatment, and solid-phase growing only the active region of the device into a polycrystal with a large grain size was announced in 1990 in Solid State Device Material Conference Abstracts, page 1160. There is.
【０００９】このような製造方法では、結晶核発生速度
の速い材料の上に形成した多結晶シリコン層５７は粒径
が大きく、他の領域の粒径は小さくなる。この方法を用
いれば粒径を制御することが可能となる。In such a manufacturing method, the grain size of the polycrystalline silicon layer 57 formed on the material having a high crystal nucleus generation rate is large, and the grain size of other regions is small. It is possible to control the particle size by using this method.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の多結晶膜薄膜トランジスタにあっては、非晶
質層を多結晶化させる熱処理において、結晶核がランダ
ムに発生するため、結晶粒界の個数がばらつき、素子の
特性が安定しないという問題がある。また、結晶核発生
の速い材料を形成して結晶粒径を制御する場合、その結
晶粒形成時に位置合わせが必要である。However, in such a conventional polycrystalline film thin film transistor, since crystal nuclei are randomly generated during the heat treatment for polycrystallizing the amorphous layer, the crystal grain boundaries are not formed. There is a problem in that the number of devices varies and the device characteristics are not stable. In addition, when forming a material with a fast generation of crystal nuclei to control the crystal grain size, it is necessary to perform alignment when forming the crystal grain.
【００１１】しかし、通常の固相成長法で良く知られて
いるような約１μｍ程度の結晶成長距離の場合、マスク
位置合わせ精度の誤差のため、素子の能動領域と結晶粒
界とを厳密に制御することは困難であり、所望特性のト
ランジスタを安定に製造することは難しいという問題が
あった。したがってこの発明は、多結晶シリコンを用
い、所望の特性を有する多結晶薄膜トランジスタを主と
して含む半導体装置を安定して製造できる半導体装置の
製造方法を提供することにある。However, in the case of a crystal growth distance of about 1 μm, which is well known in the ordinary solid phase growth method, the active region of the element and the crystal grain boundary are strictly controlled due to the error in the mask alignment accuracy. It is difficult to control, and it is difficult to stably manufacture a transistor having desired characteristics. Therefore, the present invention is to provide a method of manufacturing a semiconductor device, which can stably manufacture a semiconductor device mainly using a polycrystalline thin film transistor having desired characteristics, using polycrystalline silicon.
【００１２】[0012]
【課題を解決するための手段】このため請求項１に記載
の本発明半導体装置の製造方法は、少なくとも上表面が
絶縁体である基板の前記上表面の上に第１の多結晶シリ
コン膜を形成する工程と、前記第１の多結晶シリコン膜
の上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上の一部に垂直な側壁を有する第２の多結晶シリコン
膜を形成する工程と、前記第２の多結晶シリコン膜の表
面に第２の絶縁膜を形成する工程と、前記第２の多結晶
シリコン膜に接しない領域の前記第１の絶縁膜を除去す
る工程と、前記第２の絶縁膜及び前記第１の多結晶シリ
コン膜に接した非晶質シリコン膜を形成する工程と、前
記第１の多結晶シリコン膜を種結晶として前記非晶質シ
リコン膜を第３の多結晶シリコン膜に、固相成長させる
熱処理工程と、前記第３の多結晶シリコン膜の上方部及
び前記第１の多結晶シリコン膜に接する前記第３の多結
晶シリコン膜の領域に不純物を導入する工程とを含んで
構成される。Therefore, in the method of manufacturing a semiconductor device according to the present invention as defined in claim 1, a first polycrystalline silicon film is formed on the upper surface of a substrate having at least an upper surface made of an insulator. Forming step, forming a first insulating film on the first polycrystalline silicon film, and second polycrystalline silicon film having a side wall perpendicular to a part of the first insulating film And a step of forming a second insulating film on the surface of the second polycrystalline silicon film, and removing the first insulating film in a region not in contact with the second polycrystalline silicon film. A step of forming an amorphous silicon film in contact with the second insulating film and the first polycrystalline silicon film, and the amorphous silicon film using the first polycrystalline silicon film as a seed crystal A heat treatment step of solid phase growing a third polycrystalline silicon film on the third polycrystalline silicon film, Configured to include a step of introducing an impurity into regions of the third polycrystalline silicon film of the upper portion and the third polycrystalline silicon film in contact with the first polycrystalline silicon film.
【００１３】また請求項２に記載の本発明方法は、少く
とも上表面が絶縁体である基板の前記上表面の上に第１
の多結晶シリコン膜を形成する工程と、前記第１の多結
晶シリコン膜の上の一部に垂直な側壁を有する第１の絶
縁膜を形成する工程と、前記第１の絶縁膜及び前記第１
の多結晶シリコン膜に接触した非晶質シリコン膜を形成
する工程と、前記第１の多結晶シリコン膜を種結晶とし
て前記非晶質シリコン膜を第２の多結晶シリコン膜に固
相成長させる工程と、前記第２の多結晶シリコン膜の表
面に第２の絶縁膜を形成する工程と、Ｎ型またはＰ型の
不純物のイオン注入により前記第１の絶縁膜の上部及び
前記第１の多結晶シリコン膜に接する部分の前記第２の
多結晶シリコン膜の領域に不純物ドープ領域を形成する
工程と、前記第１の絶縁膜の側面部の前記第２の絶縁膜
の横のみに多結晶シリコンのサイドウォールを形成する
工程とを含んで構成される。The method of the present invention according to claim 2 is characterized in that the first surface is formed on the upper surface of the substrate whose upper surface is at least an insulator.
Forming a polycrystalline silicon film, forming a first insulating film having a sidewall perpendicular to a part of the first polycrystalline silicon film, the first insulating film and the first insulating film, 1
Forming an amorphous silicon film in contact with the polycrystalline silicon film, and solid-phase growing the amorphous silicon film on the second polycrystalline silicon film by using the first polycrystalline silicon film as a seed crystal. A step of forming a second insulating film on the surface of the second polycrystalline silicon film, and an ion implantation of N-type or P-type impurities to form an upper portion of the first insulating film and the first polycrystalline film. A step of forming an impurity-doped region in a region of the second polycrystalline silicon film in a portion in contact with the crystalline silicon film; and a polycrystalline silicon film only on a side surface of the first insulating film next to the second insulating film. And a step of forming a side wall.
【００１４】[0014]
【作用】この発明では、非晶質シリコンを多結晶シリコ
ンに変換する方法で結晶粒界の生成場所を制御する方法
を採用している。多結晶シリコンに変換する固相成長の
種結晶として第１の多結晶シリコン膜を用い、非晶質シ
リコン膜の一部を第１の多結晶シリコン膜に接触させる
が、キャリアが走行して素子特性に及ぼす影響が大きい
チャネル領域となる部分は垂直な壁の絶縁膜に接する領
域に形成して第１の多結晶シリコン膜に接触しないよう
にしてある。このため、チャネル領域には結晶粒界が生
成されない。従って、キャリアの走行を妨げる障壁電位
がチャネル領域に形成されず、単結晶シリコンと比べて
遜色のない特性をもったＭＯＳ型半導体装置を得ること
ができる。According to the present invention, a method of converting the amorphous silicon into polycrystalline silicon and controlling the generation site of the crystal grain boundary is adopted. The first polycrystalline silicon film is used as a seed crystal for solid-phase growth to be converted into polycrystalline silicon, and a part of the amorphous silicon film is brought into contact with the first polycrystalline silicon film, but carriers travel and The channel region, which has a great influence on the characteristics, is formed in a region of the vertical wall in contact with the insulating film so as not to contact the first polycrystalline silicon film. Therefore, no crystal grain boundary is generated in the channel region. Therefore, a barrier potential that hinders carrier travel is not formed in the channel region, and a MOS semiconductor device having characteristics comparable to those of single crystal silicon can be obtained.
【００１５】[0015]
【実施例】図１及び図２はこの発明の第１の実施例を説
明するための製造工程順に示した断面図である。まず、
図１の（ａ）に示すように、絶縁膜１２を有するシリコ
ン基板１１の上に多結晶シリコン膜１３を形成する。こ
の上にエッチストッパ用絶縁膜１４を形成する。エッチ
ストッパとしては、例えばＳｉ3 Ｎ4 が選ばれる。エッ
チストッパ用絶縁膜１４の上に多結晶シリコン膜１５を
堆積する。1 and 2 are cross-sectional views showing a first embodiment of the present invention in the order of manufacturing steps. First,
As shown in FIG. 1A, a polycrystalline silicon film 13 is formed on a silicon substrate 11 having an insulating film 12. An insulating film 14 for an etch stopper is formed on this. As the etch stopper, for example, Si3 N4 is selected. A polycrystalline silicon film 15 is deposited on the etching stopper insulating film 14.
【００１６】多結晶シリコン膜１５は、あらかじめリン
などの不純物を導入して低抵抗化しておくのが良く、ま
た厚さＷは後述の理由により４〜５μｍかそれ以下にす
るのが望ましい。この多結晶シリコン膜１５を選択エッ
チして垂直な壁を有する島の形にする。この時、エッチ
ストッパ用絶縁膜１４がエッチストッパとして作用する
ので、その下の多結晶シリコン膜１３がエッチングされ
ないという利点がある。多結晶シリコン膜１５の表面に
絶縁膜１６を形成する。It is preferable to introduce impurities such as phosphorus in advance to reduce the resistance of the polycrystalline silicon film 15 and the thickness W is preferably 4 to 5 μm or less for the reason described later. This polycrystalline silicon film 15 is selectively etched to form islands having vertical walls. At this time, since the etching stopper insulating film 14 acts as an etching stopper, there is an advantage that the polycrystalline silicon film 13 thereunder is not etched. An insulating film 16 is formed on the surface of the polycrystalline silicon film 15.
【００１７】次に、図１の（ｂ）に示すように、絶縁膜
１６をマスクにして露出している部分のエッチストッパ
用絶縁膜１４をエッチングにより除去する。次に、全面
に非晶質シリコン膜１７を堆積する。Next, as shown in FIG. 1B, the exposed portion of the etching stopper insulating film 14 is removed by etching using the insulating film 16 as a mask. Next, the amorphous silicon film 17 is deposited on the entire surface.
【００１８】次に、図２の（ｃ）に示すように、シリコ
ン基板１１を熱処理する。すると、非晶質シリコン膜１
７は、多結晶シリコン膜１３と接した部分を起点として
固相成長が起こり、多結晶シリコン膜１８が形成され
る。多結晶シリコン膜１５の厚さを４〜５μｍ程度ある
いはそれ以下にしているため、結晶粒１９の境界である
結晶粒界２０は、多結晶シリコン膜１５の上方部及び多
結晶シリコン膜１３と接する多結晶シリコン膜１８の領
域に形成され、多結晶シリコン膜１５の側面部の多結晶
シリコン膜１８の領域には形成されない。Next, as shown in FIG. 2C, the silicon substrate 11 is heat-treated. Then, the amorphous silicon film 1
7, solid-phase growth occurs from the portion in contact with the polycrystalline silicon film 13, and the polycrystalline silicon film 18 is formed. Since the thickness of the polycrystalline silicon film 15 is set to about 4 to 5 μm or less, the crystal grain boundary 20 which is the boundary of the crystal grains 19 contacts the upper portion of the polycrystalline silicon film 15 and the polycrystalline silicon film 13. It is formed in the region of the polycrystalline silicon film 18 and is not formed in the region of the polycrystalline silicon film 18 on the side surface of the polycrystalline silicon film 15.
【００１９】もし、多結晶シリコン膜１５の厚さＷが４
〜５μｍよりも厚いと、非晶質シリコンから多結晶シリ
コンへ変換する固相成長の過程において多結晶シリコン
膜１５の側面部で結晶核が発生してしまい、多結晶シリ
コン膜１５の側面部に結晶粒界ができてしまう恐れがあ
る。多結晶シリコン膜１５の側面部に結晶粒界が形成さ
れないように、多結晶シリコン膜１５の厚さＷを４〜５
μｍ程度あるいはそれ以下にするのである。If the thickness W of the polycrystalline silicon film 15 is 4
When the thickness is more than 5 μm, crystal nuclei are generated on the side surface portion of the polycrystalline silicon film 15 in the solid phase growth process of converting amorphous silicon into polycrystalline silicon, and the side surface portion of the polycrystalline silicon film 15 is crystallized. There is a risk that grain boundaries will form. The thickness W of the polycrystalline silicon film 15 is set to 4 to 5 so that crystal grain boundaries are not formed on the side surfaces of the polycrystalline silicon film 15.
It is about μm or less.
【００２０】次に、図２の（ｄ）に示すように、多結晶
シリコン膜１８の表面に絶縁膜２１を形成した後、イオ
ン注入により多結晶シリコン膜１５の上方部分及び多結
晶シリコン膜１３と接する部分の多結晶シリコン膜１８
の領域にＮ型またはＰ型の不純物を導入する。この時、
多結晶シリコン膜１５の側面部には不純物は導入され
ず、チャネル領域２４となる。熱処理して注入した不純
物を活性化することによりソース領域２２、ドレイン領
域２３が自己整合で形成される。Next, as shown in FIG. 2D, after an insulating film 21 is formed on the surface of the polycrystalline silicon film 18, the upper portion of the polycrystalline silicon film 15 and the polycrystalline silicon film 13 are formed by ion implantation. Polycrystalline silicon film 18 in contact with
N-type or P-type impurities are introduced into the region. At this time,
Impurities are not introduced into the side surface portion of the polycrystalline silicon film 15 to form the channel region 24. The source region 22 and the drain region 23 are formed by self-alignment by activating the implanted impurities by heat treatment.
【００２１】つぎに、図２の（ｅ）に示すように、層間
絶縁膜２５を上面に形成した後、層間絶縁膜２５と絶縁
膜２１の一部を選択エッチングして除去し、金属配線２
６を形成する。そして、保護絶縁膜２７を全面に形成し
て完成する。Next, as shown in FIG. 2E, after the interlayer insulating film 25 is formed on the upper surface, the interlayer insulating film 25 and a part of the insulating film 21 are selectively etched and removed.
6 is formed. Then, the protective insulating film 27 is formed on the entire surface to complete the process.
【００２２】この実施例は以上のように、トランジスタ
各領域を形成する層として、非晶質シリコン膜を多結晶
シリコンに変換する際、固相成長の種結晶としての多結
晶シリコン膜と接触しない垂直な壁の絶縁膜に接する領
域を設け、ここにチャネル領域となる部分を位置させる
ようにしたので、このチャネル領域に結晶粒界が生成し
ない。従って、キャリアの走行を妨げる障壁電位がチャ
ネル領域に形成されず、単結晶シリコンと同等の特性を
もったＭＯＳ型半導体装置を得ることができ、またばら
つきが非常に小さく、制御性良く製造することができ
る。As described above, in this embodiment, when the amorphous silicon film is converted into polycrystalline silicon as a layer forming each region of the transistor, it does not come into contact with the polycrystalline silicon film as a seed crystal for solid phase growth. Since the vertical wall is provided with a region in contact with the insulating film and the portion to be the channel region is located there, no crystal grain boundary is generated in this channel region. Therefore, a barrier potential that hinders the traveling of carriers is not formed in the channel region, a MOS semiconductor device having the same characteristics as single crystal silicon can be obtained, and the variation is very small, and the controllable manufacturing is possible. You can
【００２３】図３及び図４はこの発明の第２の実施例を
説明するための製造工程順に示した断面図である。ま
ず、図３の（ａ）に示すように、シリコン基板３１の上
表面に絶縁膜３２を形成し、その上に多結晶シリコン膜
３３を形成する。この上に、絶縁膜を堆積し、異方性エ
ッチングを行って垂直な壁を有する絶縁膜３４を形成す
る。FIGS. 3 and 4 are sectional views showing a second embodiment of the present invention in the order of manufacturing steps. First, as shown in FIG. 3A, the insulating film 32 is formed on the upper surface of the silicon substrate 31, and the polycrystalline silicon film 33 is formed thereon. An insulating film is deposited on this, and anisotropic etching is performed to form an insulating film 34 having vertical walls.
【００２４】次に、図３の（ｂ）に示すように、全面に
非晶質シリコン膜３５を堆積する。そのあと、図４の
（ｃ）に示すように、シリコン基板３１を熱処理すると
非晶質シリコン膜３５は多結晶シリコン膜３３と接した
部分を起点として固相成長が起こり、多結晶シリコン膜
３６が形成される。この時、結晶粒３７の境界である結
晶粒界３８は絶縁膜３４の上部及び多結晶シリコン膜３
６の多結晶シリコン膜３３と接する領域に形成され、多
結晶シリコン膜３６の絶縁膜３４の側面に接する領域に
は形成されない。Next, as shown in FIG. 3B, an amorphous silicon film 35 is deposited on the entire surface. Then, as shown in FIG. 4C, when the silicon substrate 31 is heat-treated, solid phase growth occurs in the amorphous silicon film 35 starting from the portion in contact with the polycrystalline silicon film 33, and the polycrystalline silicon film 36. Is formed. At this time, the crystal grain boundaries 38, which are boundaries of the crystal grains 37, are formed above the insulating film 34 and the polycrystalline silicon film
6 is formed in a region in contact with the polycrystalline silicon film 33, and is not formed in a region of the polycrystalline silicon film 36 in contact with the side surface of the insulating film 34.
【００２５】次に、図４の（ｄ）に示すように、多結晶
シリコン膜３６の表面に絶縁膜３９を形成する。イオン
注入により絶縁膜３４の上部及び多結晶シリコン膜３３
と接する部分の多結晶シリコン膜３６の領域にＮ型また
はＰ型の不純物を導入する。この時、絶縁膜３４の側面
部の多結晶シリコン膜３６の領域には不純物は導入され
ず、チャネル領域４２となる。熱処理して不純物を活性
化することによりソース領域４０、ドレイン領域４１が
自己整合で形成される。Next, as shown in FIG. 4D, an insulating film 39 is formed on the surface of the polycrystalline silicon film 36. By ion implantation, the upper part of the insulating film 34 and the polycrystalline silicon film 33
An N-type or P-type impurity is introduced into the region of the polycrystalline silicon film 36 which is in contact with. At this time, no impurity is introduced into the region of the polycrystalline silicon film 36 on the side surface of the insulating film 34, which becomes the channel region 42. The source region 40 and the drain region 41 are self-aligned by heat treatment to activate the impurities.
【００２６】次に、図４の（ｅ）に示すように、全面に
多結晶シリコン膜を堆積し、リンなどの不純物を拡散法
などで導入して低抵抗化を行った後、異方性エッチング
を行って多結晶シリコンのサイドウォール４３を形成す
る。これ以後は第１の実施例と同様に、層間絶縁膜を堆
積し、選択エッチングを行ってドレイン領域などに接触
用開口を設け、金属配線を形成し、全面に保護絶縁膜を
堆積して完成する。これによっても、前実施例と同様の
効果が得られる。Next, as shown in FIG. 4E, a polycrystalline silicon film is deposited on the entire surface, impurities such as phosphorus are introduced by a diffusion method or the like to reduce the resistance, and then the anisotropy is obtained. Etching is performed to form polycrystalline silicon sidewalls 43. Thereafter, as in the first embodiment, an interlayer insulating film is deposited, selective etching is performed to form a contact opening in the drain region, metal wiring is formed, and a protective insulating film is deposited on the entire surface to complete the process. To do. Also by this, the same effect as the previous embodiment can be obtained.
【００２７】なお、上記第１及び第２の実施例におい
て、基板として絶縁膜を上面に有するシリコン基板を用
いたが、この代りに絶縁体基板を用いても良く、まった
く同じ効果が得られる。Although the silicon substrate having the insulating film on the upper surface is used as the substrate in the first and second embodiments, an insulating substrate may be used instead of this, and the same effect can be obtained.
【００２８】[0028]
【発明の効果】以上のとおり、本発明は、非晶質シリコ
ンを多結晶シリコンに変換する方法を採用し、まず第１
の多結晶シリコン膜上に垂直の側壁を持ち絶縁膜で覆わ
れた第２の多結晶シリコン膜を形成し、その上に非晶質
シリコン膜を形成して、熱処理により非晶質シリコン膜
を多結晶シリコンに固相成長させるものとし、その際結
晶成長の起点を上記側壁部を除く第１および第２の多結
晶シリコン膜に接する部分に限定するようにしたので、
垂直側壁部に結晶粒界のない多結晶シリコン膜が得られ
る。この部分を素子の能動領域とすることにより、結晶
粒界でのキャリアの捕獲による特性の不安定という問題
が解決され、キャリア移動度のよい特性の安定した半導
体装置を容易に製造できるという効果を有する。As described above, the present invention adopts the method of converting amorphous silicon into polycrystalline silicon.
Forming a second polycrystalline silicon film having a vertical side wall and covered with an insulating film on the polycrystalline silicon film, and forming an amorphous silicon film on the second polycrystalline silicon film; Since the solid phase growth is performed on the polycrystalline silicon, and the starting point of the crystal growth is limited to the portion in contact with the first and second polycrystalline silicon films excluding the side wall portion.
A polycrystalline silicon film having no grain boundaries on the vertical sidewalls is obtained. By using this portion as the active region of the element, the problem that the characteristics are unstable due to the capture of carriers at the crystal grain boundaries is solved, and the effect that the semiconductor device with good carrier mobility and stable characteristics can be easily manufactured. Have.
【図１】本発明の第１の実施例の製造工程を示す断面図
である。FIG. 1 is a cross-sectional view showing a manufacturing process of a first embodiment of the present invention.
【図２】本発明の第１の実施例の製造工程を示す断面図
である。FIG. 2 is a cross-sectional view showing the manufacturing process of the first embodiment of the present invention.
【図３】第２の実施例の製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the second embodiment.
【図４】第２の実施例の製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing the manufacturing process of the second embodiment.
【図５】従来例の製造工程を示す図である。FIG. 5 is a diagram showing a manufacturing process of a conventional example.
１１ シリコン基板 １２ 絶縁膜 １３ 多結晶シリコン膜（第１の多結晶シリコン） １４ エッチストッパ用絶縁膜（第１の絶縁膜） １５ 多結晶シリコン膜（第２の多結晶シリコン膜） １６ 絶縁膜（第２の絶縁膜） １７ 非晶質シリコン膜 １８ 多結晶シリコン膜（第３の多結晶シリコン膜） １９ 結晶粒 ２０ 結晶粒界 ２１ 絶縁膜 ２２ ソース領域 ２３ ドレイン領域 ２４ チャネル領域 ２５ 層間絶縁膜 ２６ 金属配線 ２７ 保護絶縁膜 ３１ シリコン基板 ３２ 絶縁膜 ３３ 多結晶シリコン膜（第１の多結晶シリコン膜） ３４ 絶縁膜（第１の絶縁膜） ３５ 非晶質シリコン膜 ３６ 多結晶シリコン膜（第２の多結晶シリコン膜） ３７ 結晶粒 ３８ 結晶粒界 ３９ 絶縁膜（第２の絶縁膜） ４０ ソース領域 ４１ ドレイン領域 ４２ チャネル領域 ４３ サイドウォール ５１ シリコン基板 ５２ 絶縁膜 ５３ 非晶質シリコン層 ５４ ゲート酸化膜 ５５ ゲート ５６ 絶縁膜 ５７ 多結晶シリコン層 ５８ ソース領域 ５９ ドレイン領域 ６０ チャネル領域 ６１ 層間絶縁膜 ６２ ソース電極 ６３ ドレイン電極 ６４ 保護絶縁膜 11 Silicon Substrate 12 Insulating Film 13 Polycrystalline Silicon Film (First Polycrystalline Silicon) 14 Insulating Film for Etch Stopper (First Insulating Film) 15 Polycrystalline Silicon Film (Second Polycrystalline Silicon Film) 16 Insulating Film ( Second insulating film) 17 Amorphous silicon film 18 Polycrystalline silicon film (third polycrystalline silicon film) 19 Crystal grain 20 Crystal grain boundary 21 Insulating film 22 Source region 23 Drain region 24 Channel region 25 Interlayer insulating film 26 Metal wiring 27 Protective insulating film 31 Silicon substrate 32 Insulating film 33 Polycrystalline silicon film (first polycrystalline silicon film) 34 Insulating film (first insulating film) 35 Amorphous silicon film 36 Polycrystalline silicon film (second Polycrystalline silicon film) 37 crystal grains 38 crystal grain boundaries 39 insulating film (second insulating film) 40 source region 41 drain region 42 channel region 4 3 Sidewalls 51 Silicon Substrate 52 Insulating Film 53 Amorphous Silicon Layer 54 Gate Oxide Film 55 Gate 56 Insulating Film 57 Polycrystalline Silicon Layer 58 Source Region 59 Drain Region 60 Channel Region 61 Interlayer Insulating Film 62 Source Electrode 63 Drain Electrode 64 Protection Insulation film
Claims (3)
前記上表面の上に第１の多結晶シリコン膜を形成する工
程と、前記第１の多結晶シリコン膜の上に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上の一部に垂直な
側壁を有する第２の多結晶シリコン膜を形成する工程
と、前記第２の多結晶シリコン膜の表面に第２の絶縁膜
を形成する工程と、前記第２の多結晶シリコン膜に接し
ない領域の前記第１の絶縁膜を除去する工程と、前記第
２の絶縁膜及び前記第１の多結晶シリコン膜に接した非
晶質シリコン膜を形成する工程と、前記第１の多結晶シ
リコン膜を種結晶として前記非晶質シリコン膜を第３の
多結晶シリコン膜に固相成長させる熱処理工程と、前記
第３の多結晶シリコン膜の上方部及び前記第１の多結晶
シリコン膜に接する前記第３の多結晶シリコン膜の領域
に不純物を導入する工程とを含むことを特徴とする半導
体装置の製造方法。1. A step of forming a first polycrystalline silicon film on the upper surface of a substrate at least an upper surface of which is an insulator, and a first insulating film on the first polycrystalline silicon film. Forming a second polycrystalline silicon film having a side wall perpendicular to the first insulating film, and forming a second insulating film on the surface of the second polycrystalline silicon film. A step of forming a film, a step of removing the first insulating film in a region not in contact with the second polycrystalline silicon film, and a step of contacting with the second insulating film and the first polycrystalline silicon film A step of forming an amorphous silicon film, a heat treatment step of solid-phase growing the amorphous silicon film on a third polycrystalline silicon film by using the first polycrystalline silicon film as a seed crystal, and the third heat treatment step. Before contacting the upper part of the polycrystalline silicon film and the first polycrystalline silicon film And a step of introducing an impurity into the region of the third polycrystalline silicon film.
前記上表面の上に第１の多結晶シリコン膜を形成する工
程と、前記第１の多結晶シリコン膜の上の一部に垂直な
側壁を有する第１の絶縁膜を形成する工程と、前記第１
の絶縁膜及び前記第１の多結晶シリコン膜に接触した非
晶質シリコン膜を形成する工程と、前記第１の多結晶シ
リコン膜を種結晶として前記非晶質シリコン膜を第２の
多結晶シリコン膜に固相成長させる工程と、前記第２の
多結晶シリコン膜の表面に第２の絶縁膜を形成する工程
と、Ｎ型またはＰ型の不純物のイオン注入により前記第
１の絶縁膜の上部及び前記第１の多結晶シリコン膜に接
する部分の前記第２の多結晶シリコン膜の領域に不純物
ドープ領域を形成する工程と、前記第１の絶縁膜の側面
部の前記第２の絶縁膜の横のみに多結晶シリコンのサイ
ドウォールを形成する工程とを含むことを特徴とする半
導体装置の製造方法。2. A step of forming a first polycrystalline silicon film on the upper surface of a substrate, at least an upper surface of which is an insulator, and a step of forming a first polycrystalline silicon film on a part of the first polycrystalline silicon film perpendicular to the upper surface. Forming a first insulating film having a side wall;
Forming an amorphous silicon film in contact with the insulating film and the first polycrystalline silicon film, and using the first polycrystalline silicon film as a seed crystal to form the amorphous silicon film into a second polycrystalline film. Solid phase growth on a silicon film, forming a second insulating film on the surface of the second polycrystalline silicon film, and ion-implanting N-type or P-type impurities into the first insulating film. Forming an impurity-doped region in a region of the second polycrystalline silicon film in a portion in contact with the upper portion and the first polycrystalline silicon film; and the second insulating film on a side surface of the first insulating film. And a step of forming a side wall of polycrystalline silicon only on the side of the semiconductor device.
表面に絶縁膜が形成されたシリコン基板または全体が絶
縁体である絶縁体基板であることを特徴とする請求項１
または請求項２の半導体装置の製造方法。3. The substrate having an insulator at least on the upper surface is a silicon substrate having an insulating film formed on the surface or an insulator substrate having an insulator as a whole.
Alternatively, the method of manufacturing the semiconductor device according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21088893A JPH0750416A (en) | 1993-08-03 | 1993-08-03 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21088893A JPH0750416A (en) | 1993-08-03 | 1993-08-03 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750416A true JPH0750416A (en) | 1995-02-21 |
Family
ID=16596758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21088893A Withdrawn JPH0750416A (en) | 1993-08-03 | 1993-08-03 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750416A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2014136636A1 (en) * | 2013-03-06 | 2017-02-09 | 住友化学株式会社 | Thin film transistor |
-
1993
- 1993-08-03 JP JP21088893A patent/JPH0750416A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2014136636A1 (en) * | 2013-03-06 | 2017-02-09 | 住友化学株式会社 | Thin film transistor |
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