JPH0746858A - Switching power supply - Google Patents
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- JPH0746858A JPH0746858A JP5190624A JP19062493A JPH0746858A JP H0746858 A JPH0746858 A JP H0746858A JP 5190624 A JP5190624 A JP 5190624A JP 19062493 A JP19062493 A JP 19062493A JP H0746858 A JPH0746858 A JP H0746858A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はスイッチ素子によって直
流をスイッチングして高周波電流を発生するスイッチン
グ電源装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching power supply device for switching a direct current by a switching element to generate a high frequency current.
【０００２】[0002]
【従来の技術】従来この種の電源装置は図６に示すよう
な構成を有している。駆動電圧源５から出力される駆動
電圧はドライブトランス４−１、４−２の１次側に供給
される。これにより、ドライブトランス４−１、４−２
の２次側に発生した駆動電圧がＦＥＴ１、２のゲートに
供給される。ＦＥＴ１、２のそれぞれのゲートに供給さ
れる駆動電圧はその位相が１８０度異なっており、ＦＥ
Ｔ１、２が交互にオンオフする。この時、ＦＥＴ１のソ
ースＳには直流電源３からの直流電圧が印加され、ＦＥ
Ｔ２のドレインＤは接地されているため、ＦＥＴ１、２
が交互にオンオフすると、ＦＥＴ１のドレインＤとＦＥ
Ｔ２のソースＳの接続点から高周波電流が出力され、こ
の高周波電流は例えば無電極ランプの励起コイルなどの
負荷８にマッチング回路を介して供給される。2. Description of the Related Art Conventionally, this type of power supply device has a structure as shown in FIG. The drive voltage output from the drive voltage source 5 is supplied to the primary side of the drive transformers 4-1 and 4-2. Thereby, the drive transformers 4-1 and 4-2
The drive voltage generated on the secondary side of is supplied to the gates of the FETs 1 and 2. The driving voltages supplied to the respective gates of the FETs 1 and 2 are 180 degrees out of phase with each other.
T1 and T2 are alternately turned on and off. At this time, a DC voltage from the DC power supply 3 is applied to the source S of the FET 1,
Since the drain D of T2 is grounded, FET1, 2
Are alternately turned on and off, the drain D and FE of FET1
A high frequency current is output from the connection point of the source S of T2, and this high frequency current is supplied to a load 8 such as an excitation coil of an electrodeless lamp via a matching circuit.
【０００３】ところで、上記のようにＦＥＴ１、２を交
互にオンオフさせる時に、負荷８を誘導性にすると共
に、ＦＥＴ１、２の導通角を１８０度より狭めて休止期
間を与えることにより、ＦＥＴ１、２の出力静電容量に
よる充放電損を回避して、高周波電流発生効率を向上さ
せることが行われている。ここで、駆動電圧源５から発
生される駆動電圧が図７に示すような正弦波であった場
合、例えばＦＥＴ１のオン時間は正弦波状の駆動電圧が
ＦＥＴ１のスレッショルド電圧Ｖthを越えている期間と
なり、ＦＥＴ１のオフ時間は正弦波状の駆動電圧がＦＥ
Ｔ１のスレッショルド電圧Ｖthを越えていない期間にな
る。従って、ＦＥＴ１のオン時間とオフ時間の比を定め
てしまうと、駆動電圧の最大電圧Ｖ（振幅）も一義的に
決まってしまう。この場合、前記ＦＥＴ１、２のスレッ
ショルド電圧ＶthによりＦＥＴ１、２の各オン期間の間
に休止期間Ｄが生じ、且つこの休止期間Ｄは前記ＦＥＴ
１、２の出力静電容量による充放電損を回避するだけの
期間にすることができるため、高周波電流発生効率を阻
害することを防止できる。しかし、上記したＦＥＴ１、
２のオン／オフ比を決めてしまうと、ＦＥＴ１、２を十
分にオン（オン時の抵抗値を十分低くすることに相当）
させるように、駆動電圧Ｖを高くすることができず、Ｆ
ＥＴ１、２の導通損が大きくなって、直流を高周波電流
に変換する効率を悪化させるという欠点があった。By the way, when the FETs 1 and 2 are alternately turned on and off as described above, the load 8 is made inductive, and the conduction angle of the FETs 1 and 2 is narrowed to less than 180 degrees to give a rest period, whereby the FETs 1 and 2 are provided. The charge and discharge loss due to the output capacitance of 1 is avoided, and the high frequency current generation efficiency is improved. Here, when the drive voltage generated from the drive voltage source 5 is a sine wave as shown in FIG. 7, for example, the ON time of the FET1 is a period in which the sine wave drive voltage exceeds the threshold voltage Vth of the FET1. And the drive voltage of sine wave is FE during the off time of FET1.
It is a period in which the threshold voltage V th of T1 is not exceeded . Therefore, if the ratio of the on time and the off time of the FET 1 is determined, the maximum voltage V (amplitude) of the drive voltage is also uniquely determined. In this case, the threshold voltage V th of the FETs 1 and 2 causes a pause period D between the ON periods of the FETs 1 and 2, and the pause period D is the FET period.
It is possible to prevent the charging / discharging loss due to the output capacitances of 1 and 2 from being avoided, and thus it is possible to prevent the high frequency current generation efficiency from being impaired. However, the above FET1,
If the on / off ratio of 2 is decided, FETs 1 and 2 are turned on sufficiently (corresponding to sufficiently lowering the resistance value when turned on).
As described above, the drive voltage V cannot be increased and F
There is a drawback that the conduction loss of ET1 and ET2 becomes large and the efficiency of converting direct current into high frequency current deteriorates.
【０００４】そこで、駆動電圧波形を図８に示したよう
に矩形波状にすれば、ＦＥＴ１、２のオン期間とオフ期
間や駆動電圧Ｖ及びＦＥＴ１、２の休止期間Ｄを自由に
選択できる。しかし、駆動電圧を図８に示すように矩形
状にするには電圧の立上がり／立ち下がりを急峻にしな
ければならず、これには駆動回路を複雑にしたり、或い
は特別の構成を必要とするため、駆動回路が高価になっ
てしまうという欠点が生じる。その上、矩形波状の駆動
電圧でＦＥＴ１、２をスイッチングするにはパワーが必
要で、このためドライブ回路の消費電力が増大して、Ｆ
ＥＴ１、２のドライブ効率が悪化してしまうという欠点
があった。尚、図８の破線は他方のＦＥＴの駆動電圧波
形を示している。Therefore, if the drive voltage waveform is formed into a rectangular wave as shown in FIG. 8, the ON period and the OFF period of the FETs 1 and 2, the drive voltage V and the idle period D of the FETs 1 and 2 can be freely selected. However, in order to make the drive voltage rectangular as shown in FIG. 8, the rise / fall of the voltage must be made steep, which requires a complicated drive circuit or requires a special configuration. However, there is a drawback that the driving circuit becomes expensive. Moreover, power is required to switch the FETs 1 and 2 with a rectangular wave drive voltage, which increases the power consumption of the drive circuit and
There was a drawback that the drive efficiency of ET1 and 2 deteriorates. The broken line in FIG. 8 shows the drive voltage waveform of the other FET.
【０００５】[0005]
【発明が解決しようとする課題】直流電流を複数のＦＥ
Ｔによりスイッチングして高周波電流を得る従来の高周
波電源装置では、前記ＦＥＴの駆動電圧として正弦波を
用い、且つＦＥＴのスレッショルド電圧を利用して各Ｆ
ＥＴの休止期間を設定する構成では、ＦＥＴのオン／オ
フ比を決めてしまうと、駆動電圧も決まってしまい、Ｆ
ＥＴのオン抵抗を十分低下させるだけの駆動電圧を確保
することができなくなって、ＦＥＴの導通損が増大し、
直流高周波電流変換効率が悪くなるという欠点があっ
た。[Problems to be Solved by the Invention] A DC current is fed to a plurality of FE
In a conventional high frequency power supply device that obtains a high frequency current by switching with T, a sine wave is used as the drive voltage of the FET and each threshold voltage of the FET is used.
In the configuration in which the ET rest period is set, if the on / off ratio of the FET is determined, the drive voltage is also determined, and F
Since it becomes impossible to secure a drive voltage sufficient to sufficiently reduce the on-resistance of ET, conduction loss of FET increases,
There was a drawback that the efficiency of DC high-frequency current conversion deteriorates.
【０００６】そこで、前記ＦＥＴのオン／オフ比や駆動
電圧値及び休止期間を自由に選ぶことができるように、
駆動電圧を矩形波状にすることが考えられるが、駆動電
圧を矩形波状にするには回路が複雑となったり特別の構
成を必要とし、ドライブ回路が高価になると共に、矩形
波でＦＥＴを駆動するには正弦波の場合に比べてより大
きな電力が必要となるため、ドライブ損失が増大してし
まうという欠点があった。Therefore, in order to freely select the on / off ratio of the FET, the drive voltage value, and the idle period,
It is possible to make the drive voltage rectangular wave, but to make the drive voltage rectangular wave, the circuit becomes complicated and a special configuration is required, the drive circuit becomes expensive, and the FET is driven by the rectangular wave. Has a disadvantage of increasing drive loss because it requires a larger amount of electric power than a sine wave.
【０００７】そこで本発明は上記の欠点を除去し、駆動
電圧として正弦波を用い且つスイッチ素子のオンオフ比
を所定値に決めた後も、前記スイッチ素子の導通損を十
分に低くするように駆動電圧の電圧値を設定できるよう
にして、直流高周波電流変換効率を向上させることがで
きるスイッチング電源装置を提供することを目的として
いる。In view of the above, the present invention eliminates the above-mentioned drawbacks, and uses a sine wave as a drive voltage and drives so that the conduction loss of the switch element is sufficiently low even after the on / off ratio of the switch element is set to a predetermined value. It is an object of the present invention to provide a switching power supply device capable of setting the voltage value of a voltage and improving the DC high frequency current conversion efficiency.
【０００８】[0008]
【課題を解決するための手段】本発明のスイッチング電
源装置は、ハーフブリッジを構成する２石のスイッチ素
子を交互にオン、オフするための互いに位相が１８０度
異なる正弦波状の駆動電圧を発生する駆動電圧発生回路
と、この駆動電圧発生回路によって発生された前記正弦
波状の各駆動電圧にバイアス電圧を発生して印加するバ
イアス電圧発生回路とを具備し、且つ前記スイッチ素子
の出力静電容量による充放電損を回避するために前記一
方のスイッチ素子のオン期間から他方のスイッチ素子の
オン期間の間に設けられている休止期間を各スイッチ素
子のオン時のスレッショルド電圧を利用して設定した構
成を有する。The switching power supply device of the present invention generates sinusoidal drive voltages whose phases are different from each other by 180 degrees for alternately turning on and off the two switching elements forming a half bridge. A drive voltage generating circuit; and a bias voltage generating circuit that generates and applies a bias voltage to each of the sinusoidal drive voltages generated by the drive voltage generating circuit. A configuration in which a rest period provided between the ON period of one of the switch elements and the ON period of the other switch element in order to avoid charge / discharge loss is set by using a threshold voltage when each switch element is ON. Have.
【０００９】[0009]
【作用】本発明のスイッチング電源装置において、駆動
電圧発生回路はハーフブリッジを構成する２石のスイッ
チ素子を交互にオン、オフするための互いに位相が１８
０度異なる正弦波状の駆動電圧を発生する。バイアス電
圧発生回路は前記駆動電圧発生回路によって発生された
前記正弦波状の各駆動電圧にバイアス電圧を発生して印
加する。これにより、前記スイッチ素子はバイアス電圧
が印加された正弦波状の駆動電圧によって直流電流を交
互にスイッチングして高周波電流に変換するが、前記ス
イッチ素子のオン／オフ期間を確定した後も、前記バイ
アス電圧を調整することによって各スイッチ素子をその
導通損を十分小さくするようにスイッチングできるた
め、前記直流／高周波電流変換効率を向上させることが
できる。しかも、前記スイッチ素子の出力静電容量によ
る充放電損を回避するために、一方のスイッチ素子のオ
ン期間から他方のスイッチ素子のオン期間の間に設けら
れている休止期間は各スイッチ素子のオン時のスレッシ
ョルド電圧を利用して設定されるため、直流／高周波電
流変換効率を阻害することはない。In the switching power supply device of the present invention, the drive voltage generation circuit has a mutual phase of 18 for alternately turning on and off the two switching elements forming the half bridge.
A sinusoidal drive voltage different by 0 degrees is generated. The bias voltage generation circuit generates and applies a bias voltage to each of the sinusoidal drive voltages generated by the drive voltage generation circuit. As a result, the switching element alternately switches the DC current by the sinusoidal drive voltage to which the bias voltage is applied to convert the DC current into the high frequency current. However, even after the ON / OFF period of the switching element is determined, the bias voltage is changed. By adjusting the voltage, each switching element can be switched so that the conduction loss thereof can be sufficiently reduced, so that the DC / high frequency current conversion efficiency can be improved. Moreover, in order to avoid charge / discharge loss due to the output capacitance of the switch element, each switch element is turned on during the idle period provided between the on period of one switch element and the on period of the other switch element. Since it is set by using the threshold voltage at the time, it does not hinder the DC / high frequency current conversion efficiency.
【００１０】[0010]
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のスイッチング電源装置の一実施
例を示した回路図である。１、２は高周波電流を発生す
るスイッチング回路を構成するＦＥＴ、３は前記スイッ
チング回路に供給される直流電流を発生する直流電源、
４−１、４−２はＦＥＴ１、２を駆動する互いに位相が
１８０度異なる正弦波状の駆動電圧を２次側に発生する
ドライブトランス、５はドライブトランス４−１、４−
２の１次側に正弦波状の駆動電圧を供給する駆動電圧
源、６、７は前記正弦波状の駆動電圧にバイアス電圧
（ＤＣ）を発生して加算するバイアス電圧発生源、８は
本例のスイッチング電源装置に接続されている誘導性の
負荷である。尚、バイアス電圧発生源６、７から発生さ
れるバイアス電圧は等しいものとし、ドライブトランス
４−１、４−２の２次側から発生される正弦波状の駆動
電圧に負方向のバイアス電圧をかけるように設定されて
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the switching power supply device of the present invention. Reference numerals 1 and 2 are FETs that form a switching circuit that generates a high-frequency current, and 3 is a DC power supply that generates a DC current supplied to the switching circuit,
4-1 and 4-2 are drive transformers that generate sinusoidal drive voltages that drive the FETs 1 and 2 and are 180 degrees out of phase with each other on the secondary side. Reference numeral 5 is drive transformers 4-1 and 4-.
A drive voltage source for supplying a sinusoidal drive voltage to the primary side of 2, a bias voltage generation source 6 and 7 for generating and adding a bias voltage (DC) to the sinusoidal drive voltage, and 8 of this example. It is an inductive load connected to the switching power supply. The bias voltages generated from the bias voltage generators 6 and 7 are equal, and a negative bias voltage is applied to the sinusoidal drive voltage generated from the secondary side of the drive transformers 4-1 and 4-2. Is set.
【００１１】尚、ここでボンディングワイヤによりＦＥ
Ｔを実装するものにおいては、ＦＥＴチップと基板上の
ソース端子間を結ぶボンディングワイヤによって大きな
寄生インダクタンスを生じ、例えばそのＦＥＴの高速ス
イッチング動作時にＦＥＴチップのドレインソース間電
圧にその耐圧以上の大きなリンギングが発生して素子の
破壊を誘発する恐れがある。このような支障を防止する
には、図２に示すように、ＦＥＴの周囲に１乃至数ター
ンの短絡したコイルを形成して、このコイル両端をＦＥ
Ｔチップの複数の端子のうち、いずれか１つの端子に接
続すればよいことを確認している。It should be noted that, here, the FE is bonded by a bonding wire.
In the case of mounting T, a large parasitic inductance is generated by the bonding wire connecting the FET chip and the source terminal on the substrate, and for example, during the high-speed switching operation of the FET, the voltage between the drain and the source of the FET chip has a large ringing voltage higher than the breakdown voltage. May occur and may cause destruction of the element. In order to prevent such trouble, as shown in FIG. 2, a shorted coil of 1 to several turns is formed around the FET, and both ends of this coil are FE.
It has been confirmed that it is sufficient to connect to any one of the plurality of terminals of the T chip.
【００１２】次に本実施例の動作について説明する。駆
動電圧源５から出力される正弦波状の駆動電圧はドライ
ブトランス４−１、４−２の１次側に供給される。これ
により、ドライブトランス４−１、４−２の２次側に発
生した駆動電圧はそれぞれバイアス電圧発生源６、７か
ら発生するバイアス電圧（ＤＣ）が負方向に加算された
後、ＦＥＴ１とＦＥＴ２のゲートＧに供給される。ＦＥ
Ｔ１、２のそれぞれのゲートＧに供給される駆動電圧は
その位相が１８０度異なっており、ＦＥＴ１、２は交互
にオンオフする。この時、ＦＥＴ１のソースＳには直流
電源３からの直流電圧が印加され、ＦＥＴ２のドレイン
Ｄは接地されているため、ＦＥＴ１、２が交互にオンオ
フすると、ＦＥＴ１のドレインＤとＦＥＴ２のソースＳ
の接続点から高周波電流が出力され、この高周波電流が
例えば無電極ランプの励起コイルなどの負荷８にマッチ
ング回路（図示せず）を介して供給される。Next, the operation of this embodiment will be described. The sinusoidal drive voltage output from the drive voltage source 5 is supplied to the primary side of the drive transformers 4-1 and 4-2. As a result, the drive voltages generated on the secondary sides of the drive transformers 4-1 and 4-2 are added with the bias voltages (DC) generated from the bias voltage generation sources 6 and 7 in the negative direction, and then the FET1 and the FET2 Is supplied to the gate G of the. FE
The drive voltages supplied to the gates G of T1 and T2 are different in phase by 180 degrees, and the FETs 1 and 2 are alternately turned on and off. At this time, since the DC voltage from the DC power supply 3 is applied to the source S of the FET1 and the drain D of the FET2 is grounded, when the FETs 1 and 2 are alternately turned on and off, the drain D of the FET1 and the source S of the FET2 are
A high frequency current is output from the connection point of, and this high frequency current is supplied to a load 8 such as an excitation coil of an electrodeless lamp via a matching circuit (not shown).
【００１３】ところで、例えばＦＥＴ１のゲートＧに印
加される駆動電圧は図３の実線で示したようになり、バ
イアス電圧発生源６によってＶｂのバイアスが負方向に
かかっている。このため、例えばＦＥＴ１のオン期間と
オフ期間を図３に示すように設定しても、このバイアス
電圧Ｖｂの大きさを調整することによってＦＥＴ１を駆
動する最大電圧Ｖ（振幅値に同じ）をＦＥＴ１のオン抵
抗が十分に小さくなる値に設定することができる。尚、
図３の破線で示した波形はバイアス電圧Ｖｂを０に設定
した場合（従来例に相当）に、前記ＦＥＴ１のオン、オ
フ時間が図の如く決定された際の正弦波状の駆動電圧で
あり、その電圧は低くＦＥＴ１の抵抗損を十分に低くす
るほど高く設定することができないことを示している。
又、ＦＥＴ２のゲートＧに印加される駆動電圧は図３に
示した実線の波形の位相を１８０度異ならせたものであ
るため、ＦＥＴ１、２のスレッショルド電圧Ｖthによっ
てＦＥＴ１のオン時間からＦＥＴ２のオン時間或いはそ
の逆のＦＥＴ２のオン時間からＦＥＴ１のオン時間の間
に各ＦＥＴの出力静電容量による充放電損を回避するた
めの休止期間が設定されている。By the way, for example, the drive voltage applied to the gate G of the FET 1 is as shown by the solid line in FIG. 3, and the bias voltage generator 6 applies the bias of Vb in the negative direction. Therefore, for example, even if the ON period and the OFF period of the FET1 are set as shown in FIG. 3, the maximum voltage V (same as the amplitude value) for driving the FET1 is adjusted by adjusting the magnitude of the bias voltage Vb. Can be set to a value at which the on resistance of is sufficiently small. still,
The waveform shown by the broken line in FIG. 3 is a sinusoidal drive voltage when the ON / OFF time of the FET 1 is determined as shown when the bias voltage Vb is set to 0 (corresponding to the conventional example). This shows that the voltage is low and cannot be set high enough to make the resistance loss of FET1 sufficiently low.
Further, since the drive voltage applied to the gate G of the FET2 is obtained by making the phase of the waveform of the solid line shown in FIG. 3 different by 180 degrees, the threshold voltage V th of the FET1 and FET2 causes the ON time of the FET1 to change to the FET2. A rest period for avoiding charge / discharge loss due to output capacitance of each FET is set between the ON time of FET2 and the ON time of FET1 to the ON time of the opposite.
【００１４】図４は図１に示したバイアス電圧発生源
６、７の詳細例を示した回路図である。バイアス電圧発
生源６、７はドライブトランス４−１、４−２の２次側
から発生される駆動電圧を整流するダイオードＤと、こ
のダイオードＤにより整流された直流電圧をバイアス電
圧として蓄電するコンデンサＣ及びこのコンデンサＣに
蓄電されたバイアス電圧Ｖｂの大きさを調整するための
抵抗Ｒと可変抵抗ＶＲとにより構成されている。前記し
た駆動電圧はダイオードＤにより整流された後、抵抗Ｒ
を介してコンデンサＣに蓄電され、このコンデンサＣに
蓄電された電圧がバイアス電圧Ｖｂとして前記駆動電圧
に負方向に加算され、図３の実線に示したような駆動電
圧が例えばＦＥＴ１のゲートに印加され、図３の波形と
１８０度位相が異なる駆動電圧がＦＥＴ２のゲートに印
加される。ここで、可変抵抗ＶＲの抵抗値を調整するこ
とにより、コンデンサＣに蓄電されるバイアス電圧Ｖｂ
の大きさを変化させて、ＦＥＴ１、２のゲートＧに印加
される駆動電圧の最大電圧を調整して、ＦＥＴ１、２に
よる直流高周波電流変換効率を変化させることができ
る。この理由は、ＦＥＴ１、２のゲートＧに印加される
駆動電圧の最大電圧によってＦＥＴ１、２がオンした時
のオン抵抗値が決まり、このオン抵抗値の大小により導
通損の大小が決まるからである。FIG. 4 is a circuit diagram showing a detailed example of the bias voltage generating sources 6 and 7 shown in FIG. The bias voltage generation sources 6 and 7 are a diode D that rectifies the drive voltage generated from the secondary side of the drive transformers 4-1 and 4-2, and a capacitor that stores the DC voltage rectified by the diode D as a bias voltage. C and a resistor R for adjusting the magnitude of the bias voltage Vb stored in the capacitor C and a variable resistor VR. After the driving voltage is rectified by the diode D, the resistance R
Is stored in the capacitor C via the capacitor C, and the voltage stored in the capacitor C is negatively added to the drive voltage as the bias voltage Vb, and the drive voltage as shown by the solid line in FIG. 3 is applied to the gate of the FET 1, for example. Then, a drive voltage having a phase difference of 180 degrees from the waveform of FIG. 3 is applied to the gate of the FET2. Here, the bias voltage Vb stored in the capacitor C is adjusted by adjusting the resistance value of the variable resistor VR.
Of the driving voltage applied to the gates G of the FETs 1 and 2 can be adjusted to change the DC high-frequency current conversion efficiency of the FETs 1 and 2. The reason is that the maximum drive voltage applied to the gates G of the FETs 1 and 2 determines the on-resistance value when the FETs 1 and 2 are turned on, and the magnitude of the on-resistance value determines the conduction loss. .
【００１５】図５は上記したバイアス電圧をパラメータ
とした場合のＦＥＴ１、２による、直流／高周波電流変
換効率と駆動電力との関係を示したグラフである。バイ
アス電圧Ｖｂが０Ｖの時が図６に示した従来例の同等の
特性を示しており、バイアス電圧Ｖｂを−１．５Ｖ、更
には−３Ｖと低く設定すればするほど、直流／高周波電
流変換効率は上昇していることが分かる。しかし、バイ
アス電圧Ｖｂをあまり低く設定すると、直流／高周波電
流の最大変換効率を得るための駆動電力が増大するた
め、ＦＥＴ１、２ドライブ損失が増大して、装置全体と
しての直流／高周波電流変換効率はバイアス電圧が−
１．５Ｖの時が最大となる。FIG. 5 is a graph showing the relationship between the DC / high frequency current conversion efficiency and the driving power by the FETs 1 and 2 when the above bias voltage is used as a parameter. When the bias voltage Vb is 0V, the same characteristic as that of the conventional example shown in FIG. 6 is shown, and the lower the bias voltage Vb is set to −1.5V, and further to −3V, the direct current / high frequency current conversion is performed. It can be seen that the efficiency is rising. However, if the bias voltage Vb is set too low, the drive power for obtaining the maximum conversion efficiency of DC / high-frequency current increases, so that the FET1 and 2 drive losses increase, and the DC / high-frequency current conversion efficiency of the entire device increases. Has a bias voltage of −
The maximum is at 1.5V.
【００１６】本実施例によれば、ＦＥＴ１、２を駆動す
る正弦波状の駆動電圧にバイアス電圧発生源６、７から
発生されるバイアス電圧Ｖｂを負方向に加算することに
より、ＦＥＴ１、２のオン／オフ期間を決定した後も、
ＦＥＴ１、２のゲートＧに印加される駆動電圧の最大値
Ｖを調整して、ＦＥＴ１、２の導通損を十分小さくでき
る値とすることができ、ＦＥＴ１、２による直流／高周
波電流変換効率を向上させることができる。しかも、上
記のようにＦＥＴ１、２の正弦波状駆動電圧にバイアス
電圧−Ｖｂを負方向に加算しても、ＦＥＴ１、２のスレ
ッショルド電圧Ｖthを利用して、ＦＥＴ１、２が交互に
オン状態になる間に十分な休止期間を設定することがで
きるため、各ＦＥＴの出力静電容量による充放電損を回
避でき、ＦＥＴ１、２の直流／高周波電流変換効率を損
なうことなく、上記した直流／高周波電流変換効率を従
来例に比べて十分に高くすることができる。尚、ＦＥＴ
１、２のスレッショルド電圧ＶTHがばらついた場合に
は、バイアス電圧発生源６、７から発生されるバイアス
電圧を前記ばらつきをキャンセルするように、異なるバ
イアス電圧値に調整することにより、ＦＥＴ１、２の最
良動作点を得ることができ、更に前記直流／高周波電流
変換効率を向上させることができる。According to this embodiment, the FETs 1 and 2 are turned on by adding the bias voltage Vb generated from the bias voltage generation sources 6 and 7 in the negative direction to the sinusoidal drive voltage for driving the FETs 1 and 2. / Even after determining the off period,
The maximum value V of the drive voltage applied to the gates G of the FETs 1 and 2 can be adjusted to a value that can sufficiently reduce the conduction loss of the FETs 1 and 2, and the direct current / high frequency current conversion efficiency of the FETs 1 and 2 can be improved. Can be made. Moreover, even if the bias voltage −Vb is added in the negative direction to the sinusoidal drive voltage of the FETs 1 and 2 as described above, the FETs 1 and 2 are alternately turned on by using the threshold voltage V th of the FETs 1 and 2. Since it is possible to set a sufficient rest period during this period, charge / discharge loss due to the output capacitance of each FET can be avoided, and the DC / high frequency current conversion efficiency of the FETs 1 and 2 described above is not impaired. The current conversion efficiency can be made sufficiently higher than that of the conventional example. In addition, FET
When the threshold voltages V TH of 1 and 2 are varied, the bias voltages generated from the bias voltage generation sources 6 and 7 are adjusted to different bias voltage values so as to cancel the variation. The optimum operating point can be obtained, and the DC / high frequency current conversion efficiency can be further improved.
【００１７】[0017]
【発明の効果】以上記述した如く本発明のスイッチング
電源装置によれば、駆動電圧として正弦波を用い且つス
イッチ素子のオンオフ比を所定値に決めた後も、前記ス
イッチ素子の導通損を十分に低くするように駆動電圧の
電圧値を設定できるようにして、直流高周波電流変換効
率を向上させることができる。As described above, according to the switching power supply device of the present invention, even if a sine wave is used as the drive voltage and the on / off ratio of the switch element is set to a predetermined value, the conduction loss of the switch element is sufficiently reduced. The voltage value of the drive voltage can be set to be low, and the DC high frequency current conversion efficiency can be improved.
【図１】本発明のスイッチング電源装置の一実施例を示
した回路図。FIG. 1 is a circuit diagram showing an embodiment of a switching power supply device of the present invention.
【図２】図１に示したＦＥＴの好ましい実装状態を示す
概略図。FIG. 2 is a schematic diagram showing a preferred mounting state of the FET shown in FIG.
【図３】図１に示したＦＥＴのゲートに印加される駆動
電圧波形例を示した図。FIG. 3 is a diagram showing an example of a drive voltage waveform applied to the gate of the FET shown in FIG.
【図４】図１に示したバイアス電圧発生源の詳細例を示
した回路図。FIG. 4 is a circuit diagram showing a detailed example of the bias voltage generation source shown in FIG.
【図５】図１に示したバイアス電圧発生源から発生され
るバイアス電圧をパラメータとした場合のＦＥＴによる
直流／高周波電流変換効率と駆動電力との関係を示した
図。5 is a diagram showing the relationship between the DC / high frequency current conversion efficiency by the FET and the drive power when the bias voltage generated from the bias voltage generation source shown in FIG. 1 is used as a parameter.
【図６】従来のスイッチング電源装置の一例を示した回
路図。FIG. 6 is a circuit diagram showing an example of a conventional switching power supply device.
【図７】図６に示したＦＥＴのゲートに印加される駆動
電圧波形例を示した図。7 is a diagram showing an example of a drive voltage waveform applied to the gate of the FET shown in FIG.
【図８】図６に示したＦＥＴのゲートに印加される他の
駆動電圧波形例を示した図。8 is a diagram showing another drive voltage waveform example applied to the gate of the FET shown in FIG.
１、２…ＦＥＴ ３…直流電源 ４−１、４−２…ドライブトランス ５…駆動電圧源 ６、７…バイアス電源発生源 ８…負荷 1, 2 ... FET 3 ... DC power supply 4-1, 4-2 ... Drive transformer 5 ... Driving voltage source 6, 7 ... Bias power supply generation source 8 ... Load
Claims (5)
発生回路と、この駆動電圧発生回路によって発生された
正弦波状の駆動電圧にバイアス電圧を発生して印加する
バイアス電圧発生回路と、前記バイアス電圧が印加され
た正弦波状の駆動電圧によってスイッチングされる少な
くとも１石のスイッチ素子とを具備し、このスイッチ素
子によって直流をスイッチングしてスイッチング電流を
得ることを特徴とするスイッチング電源装置。1. A drive voltage generation circuit for generating a sinusoidal drive voltage, a bias voltage generation circuit for generating and applying a bias voltage to the sinusoidal drive voltage generated by the drive voltage generation circuit, and the bias. A switching power supply device, comprising: at least one switch element that is switched by a sinusoidal drive voltage to which a voltage is applied, and switching current is obtained by switching DC by the switch element.
チ素子を交互にオン、オフするための互いに位相が１８
０度異なる正弦波状の駆動電圧を発生する駆動電圧発生
回路と、この駆動電圧発生回路によって発生された前記
正弦波状の各駆動電圧にバイアス電圧を発生して印加す
るバイアス電圧発生回路とを具備し、且つ前記スイッチ
素子の出力静電容量による充放電損を回避するために前
記一方のスイッチ素子のオン期間から他方のスイッチ素
子のオン期間の間に設けられている休止期間を各スイッ
チ素子のオン時のスレッショルド電圧を利用して設定し
たことを特徴とするスイッチング電源装置。2. A mutual phase of 18 for alternately turning on and off two switching elements forming a half bridge.
A drive voltage generating circuit for generating a sinusoidal drive voltage different by 0 degrees; and a bias voltage generating circuit for generating and applying a bias voltage to each of the sinusoidal drive voltages generated by the drive voltage generating circuit. In order to avoid charging / discharging loss due to the output capacitance of the switch element, a rest period provided between the on period of the one switch element and the on period of the other switch element is turned on. A switching power supply device characterized by being set by using the threshold voltage of time.
イッチ素子により発生されるスイッチング電流が供給さ
れる負荷は前記スイッチ素子のスイッチング動作周波数
において略直列共振状態となるタンク回路を有し、且つ
前記スイッチング動作周波数において誘導性であること
を特徴とする請求項２記載のスイッチング電源装置。3. A load, to which a switching current generated by two switching elements constituting the half bridge is supplied, has a tank circuit that is in a substantially series resonance state at a switching operation frequency of the switching element, and The switching power supply device according to claim 2, wherein the switching power supply device is inductive at a switching operation frequency.
るバイアス電圧値を可変としたことを特徴とする請求項
１、２又は３記載のスイッチング電源装置。4. The switching power supply device according to claim 1, wherein the bias voltage value generated from the bias voltage generation circuit is variable.
のＭＯＳＦＥＴであり、前記バイアス電圧発生回路から
発生されるバイアス電圧を−０．５Ｖ〜−４Ｖとしたこ
とを特徴とする請求項１、２又は３記載のスイッチング
電源装置。5. The switch element is an enhancement type MOSFET, and the bias voltage generated from the bias voltage generating circuit is set to −0.5V to −4V. Switching power supply.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190624A JPH0746858A (en) | 1993-07-30 | 1993-07-30 | Switching power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190624A JPH0746858A (en) | 1993-07-30 | 1993-07-30 | Switching power supply |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746858A true JPH0746858A (en) | 1995-02-14 |
Family
ID=16261171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5190624A Withdrawn JPH0746858A (en) | 1993-07-30 | 1993-07-30 | Switching power supply |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746858A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114508A1 (en) * | 2003-06-23 | 2004-12-29 | Sanken Electric Co., Ltd. | Ac switch |
| JP2006191747A (en) * | 2005-01-06 | 2006-07-20 | Torai Eng:Kk | Switching circuit |
| JP2007143380A (en) * | 2005-11-17 | 2007-06-07 | Samsung Electronics Co Ltd | Inverter circuit |
-
1993
- 1993-07-30 JP JP5190624A patent/JPH0746858A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2004114508A1 (en) * | 2003-06-23 | 2004-12-29 | Sanken Electric Co., Ltd. | Ac switch |
| JPWO2004114508A1 (en) * | 2003-06-23 | 2006-07-27 | サンケン電気株式会社 | AC switch |
| JP2006191747A (en) * | 2005-01-06 | 2006-07-20 | Torai Eng:Kk | Switching circuit |
| JP4676765B2 (en) * | 2005-01-06 | 2011-04-27 | 株式会社トライエンジニアリング | Switching circuit |
| JP2007143380A (en) * | 2005-11-17 | 2007-06-07 | Samsung Electronics Co Ltd | Inverter circuit |
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