JPH0746849A - Inverter - Google Patents
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- JPH0746849A JPH0746849A JP3268379A JP26837991A JPH0746849A JP H0746849 A JPH0746849 A JP H0746849A JP 3268379 A JP3268379 A JP 3268379A JP 26837991 A JP26837991 A JP 26837991A JP H0746849 A JPH0746849 A JP H0746849A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、直列多重インバ−タ装
置において、特に、スイッチング素子の電流による損失
の偏りを防止し、高いスイッチング周波数により動作す
るインバ−タ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial multiple inverter device, and more particularly to an inverter device which prevents deviation of loss due to current in a switching element and operates at a high switching frequency.
【0002】[0002]
【従来の技術】従来、交流電動機の回転速度を制御する
場合、PWMインバ−タ装置が用いられているが、PW
Mインバ−タの出力電圧は正,負の2レベルのため、出
力電流に含まれる高調波成分が大きいという問題があ
る。そこで、従来では、PWMインバ−タの出力電流に
含まれる高調波成分を低減する方法として、特開昭56
−74088号に記載のように、PWMインバ−タを直
列に多重化し、インバ−タの出力電圧を正,0,負の3
レベルにして高調波成分を低減する方法が提案されてい
る。また、直列に接続されたスイッチング素子のタ−ン
オフ特性の相違から、一方のスイッチング素子に過電圧
が発生して破損する課題があり、これを防止する方法と
して、特公昭51−47848号に記載のように、直列
に接続されたスイッチング素子のパルスにある位相関係
を持たせたり、あるいは、タ−ンオフの遅いスイッチン
グ素子を内側に、タ−ンオフの早いスイッチング素子を
外側にする方法が提案されている。2. Description of the Related Art Conventionally, a PWM inverter device has been used to control the rotation speed of an AC motor.
Since the output voltage of the M inverter has two levels, positive and negative, there is a problem that the harmonic component contained in the output current is large. Therefore, in the past, as a method for reducing the harmonic component contained in the output current of the PWM inverter, Japanese Patent Laid-Open No.
No. 74088, the PWM inverter is multiplexed in series, and the output voltage of the inverter is positive, 0, or negative.
There has been proposed a method of reducing the harmonic components by setting the level. Further, there is a problem that one switching element is damaged due to overvoltage due to the difference in turn-off characteristics of the switching elements connected in series. As a method for preventing this, there is a method described in Japanese Patent Publication No. 51-47848. As described above, a method has been proposed in which the pulses of the switching elements connected in series have a certain phase relationship, or the switching element with a slow turn-off is placed inside and the switching element with a fast turn-off is placed outside. There is.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来技術は、直列に接続されたスイッチング素子の平均電
流の相違による損失の不平衡が生じたり、あるいは、ス
イッチング素子を高いスイッチング周波数により動作さ
せることに伴う損失増加から、スイッチング素子の損失
過大が発生し、破損する恐れがあるが、その損失の不平
衡並びに損失増加については何ら配慮されていない。本
発明の目的は、直列に接続されたスイッチング素子の損
失を均一化するとともに、スイッチング素子を高いスイ
ッチング周波数により動作させることに伴う損失増加を
防止して、高調波の少ない交流出力を出力し得るインバ
−タ装置を提供することにある。However, in the above-mentioned prior art, loss imbalance occurs due to a difference in average current of switching elements connected in series, or the switching elements are operated at a high switching frequency. Due to the accompanying increase in loss, excessive loss of the switching element may occur and damage may occur, but no consideration is given to the imbalance of the loss and the increase in loss. An object of the present invention is to equalize the loss of switching elements connected in series, prevent an increase in loss due to operating the switching elements at a high switching frequency, and output an AC output with few harmonics. It is to provide an inverter device.
【0004】[0004]
【課題を解決するための手段】直流電源、前記直流電源
の出力端子及び中性点出力端子を備えた直流回路と、直
列接続された第1〜第4のスイッチング素子の両端子を
前記直流回路の両端子に接続し、かつ、前記第2と第3
のスイッチング素子の相互接続点をインバ−タ出力端子
に接続し、第1と第2のスイッチング素子の相互接続点
と第3と第4のスイッチング素子の相互接続点を前記直
流回路の中性点とダイオ−ドを介して接続し、前記第1
と第3のスイッチング素子及び前記第2と第4のスイッ
チング素子が互いに共役な関係によりオン・オフ制御す
るインバ−タ装置において、前記第2と第3のスイッチ
ング素子には順電圧降下の小さい半導体デバイスを用
い、前記第1と第4のスイッチング素子にはスイッチン
グの早い半導体デバイスを用いる。また、スイッチング
素子のターンオフ時間と順電圧降下の特性に基づいて、
前記第1と4のスイッチング素子にはターンオフ時間の
小さい素子を用い、前記第2と3のスイッチング素子に
は前記第1と4に用いるスイッチング素子に比して順電
圧降下の小さい素子を用いるように選択組合せる。A direct current power supply, a direct current circuit having an output terminal of the direct current power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series are provided in the direct current circuit. Connected to both terminals of the second and third terminals
Connecting the interconnection point of the switching elements to the inverter output terminal, and connecting the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements to the neutral point of the DC circuit. It is connected to the
In an inverter device in which the third and third switching elements and the second and fourth switching elements are on / off controlled by a mutually conjugate relationship, a semiconductor having a small forward voltage drop is provided in the second and third switching elements. A device is used, and a semiconductor device with fast switching is used for the first and fourth switching elements. Also, based on the characteristics of the turn-off time and forward voltage drop of the switching element,
Elements having a short turn-off time are used for the first and fourth switching elements, and elements having a smaller forward voltage drop are used for the second and third switching elements than the switching elements used for the first and fourth. Select and combine.
【0005】[0005]
【作用】直列多重インバ−タは、出力電圧が正極性では
正にするモ−ドと0にするモ−ドのみを選択し、出力電
圧が負極性では負にするモ−ドと0にするモ−ドのみを
選択する。その結果、直列多重インバ−タのスイッチン
グ素子の電流分担は、電動と回生運転モ−ド及び出力電
圧の大きさに応じて変化する。特に、電動運転モ−ドに
おいて、出力電圧を0にするモ−ドに関係する内側のス
イッチング素子には出力電流が常時流れるため、順電圧
降下による損失が増加する。外側のスイッチング素子に
は出力電圧の大きさに応じて出力電流が増加するが、そ
の大きさは内側に比べ半分以下であり、主にスイッチン
グによる損失が大きい。そこで、順電圧降下の小さい電
力用半導体デバイスを内側のスイッチング素子に用い、
外側にはスイッチングの早い電力用半導体デバイスを用
いるようにして、その結果、内側のスイッチング素子の
順電圧降下による損失を低減し、かつ、外側のスイッチ
ング素子のスイッチング損失を低減して、内側と外側の
スイッチング素子の損失を均等化することができる。こ
れにより、直列に接続されたスイッチング素子の損失を
均一化すると共に、スイッチング素子を高いスイッチン
グ周波数で動作させることに伴う損失増加を防止し、高
調波の少ない交流出力を出力し得るインバ−タ装置を提
供することができる。The serial multiple inverter selects only the mode in which the positive output voltage is positive and the mode in which it is zero, and the negative mode when the output voltage is negative. Select mode only. As a result, the current sharing of the switching elements of the serial multiple inverter changes according to the electric and regenerative operation modes and the magnitude of the output voltage. Particularly, in the electric operation mode, the output current constantly flows through the inner switching elements related to the mode in which the output voltage is set to 0, so that the loss due to the forward voltage drop increases. The output current increases in the outer switching element according to the magnitude of the output voltage, but the magnitude thereof is less than half that in the inner side, and the switching loss is large. Therefore, a power semiconductor device with a small forward voltage drop is used for the inner switching element,
A power semiconductor device with fast switching is used on the outer side, and as a result, the loss due to the forward voltage drop of the inner switching element is reduced, and the switching loss of the outer switching element is reduced, so that the inner side and the outer side are reduced. The loss of the switching elements can be equalized. This makes it possible to equalize the losses of the switching elements connected in series, prevent an increase in loss due to operating the switching elements at a high switching frequency, and output an AC output with few harmonics. Can be provided.
【0006】[0006]
【実施例】本発明の一実施例を図1に示す。図1aにお
いて、直列多重インバ−タ1は、2つの直流電源2,3
の相互接続点を電源中性点として利用し、直流電圧を
正,0,負の3レベルの交流電圧に変換する。スイッチ
ング回路は、ゲ−トタ−ンオフサイリスタ(以下、GT
Oと略称する。)S1U〜S4W及び各出力端子U,
V,Wを中性点電位にクランプするためのクランプダイ
オ−ドCD1U〜CD2Wとフライホイ−ルダイオ−ド
D1U〜D4Wから構成される。この直列多重インバ−
タ1を構成するスイッチング素子S1U〜S4Wは、3
相交流電圧指令vu*,vv*,vw*(図示せず)と搬送波
信号とを比較して作られるオン、オフパルス信号によっ
てオン、オフするが、通常の動作において、S1とS3
及びS2とS4の各々が一組のインバ−タとして共役的
な関係によりオン、オフするように動作する。その結
果、オンする条件と出力端の電圧の関係は図1bの(表
1)のようになる。例えばU相について見ると、S1U
とS2Uがオンすると出力端Uは+Eの電位となる。逆
に、S3UとS4Uがオンすると、出力端Uは−Eの電
位となる。また、S2UとS3Uがオンすると、出力端
UはS2UとS3U及びクランプダイオ−ドCD1U,
CD2Uを介して平滑コンデンサ12,13の接続点に
接続され、0電位となる。この動作の結果、出力端子U
の電位は+E,0,−Eの間で変化し、インバ−タ出力
の高調波成分が低減される。このインバ−タ動作は従来
の直列多重インバ−タの動作と同じである。FIG. 1 shows an embodiment of the present invention. In FIG. 1a, the serial multiplex inverter 1 has two DC power sources 2, 3
The mutual connection point of is used as a neutral point of the power supply, and the DC voltage is converted into positive, 0, and negative three-level AC voltage. The switching circuit is a gate turn-off thyristor (hereinafter referred to as GT
It is abbreviated as O. ) S1U to S4W and each output terminal U,
Clamp diodes CD1U to CD2W and flywheel diodes D1U to D4W for clamping V and W to the neutral point potential are formed. This serial multiplexer
The switching elements S1U to S4W forming the switch 1 are 3
It is turned on / off by an on / off pulse signal made by comparing the phase AC voltage commands vu *, vv *, vw * (not shown) with a carrier signal, but in normal operation, S1 and S3
Each of S2 and S4 operates as a set of inverters so as to be turned on and off by a conjugate relationship. As a result, the relationship between the on-condition and the voltage at the output end is as shown in (Table 1) of FIG. 1b. For example, looking at the U phase, S1U
When S2U is turned on, the output terminal U becomes + E potential. On the contrary, when S3U and S4U are turned on, the output terminal U has a potential of -E. When S2U and S3U are turned on, the output terminal U is S2U and S3U and clamp diode CD1U,
It is connected to the connection point of the smoothing capacitors 12 and 13 via CD2U and has a zero potential. As a result of this operation, output terminal U
Potential changes between + E, 0, and -E, and the harmonic component of the inverter output is reduced. The operation of this inverter is the same as that of the conventional serial multiplex inverter.
【0007】以下、本発明の動作を説明する。図2は、
1相分の出力電圧指令v*と出力電流iの位相関係を示
し、各々の極性から4つの区間イ〜ニに分けることが出
来る。区間イ,ロではスイッチング素子S2が常時オン
し、スイッチング素子S1,S3は交互にオンする。区
間ハ,ニではスイッチング素子S3が常時オンし、スイ
ッチング素子S2,S4は交互にオンする。図3aに、
各区間に対するスイッチイング動作を行う素子を○で示
し、その時の出力電流を点線で示す。例えば、区間イの
出力電流は、出力電圧が+Eの時にはフライホイ−ルダ
イオドD2→D1→直流電源2に流れ、出力電圧が0の
時にはスイッチング素子S3→クランプダイオドCD2
→中性点に流れる。また、区間ロの出力電流は、出力電
圧が+Eの時にはスイッチング素子S1→S2→負荷に
流れ、出力電圧が0の時にはクランプダイオドCD1→
スイッチング素子S2→負荷に流れる。その結果、出力
電流は、出力電圧と出力電流の極性に応じて、図3bの
(表2)に示す経路で流れる。(表2)より、内側のス
イッチング素子S2,S3(波線参照)には、外側のス
イッチング素子S1,S4に比べ、出力電圧が0である
期間の分だけ多くの出力電流が流れる。また、内側のス
イッチング素子S2,S3の電流は、スイッチング動作
の影響を受けず、連続した電流が流れる。他方、外側の
スイッチング素子は、出力電圧が0となる期間に出力電
流が断続し、スイッチング動作の影響を受ける。例え
ば、直列多重インバ−タ1に、出力周波数に比例して出
力電圧を制御するV/f制御を適用した場合、インバ−
タ出力周波数に比例して出力電圧が0となる期間が減少
するため、内側のスイッチング素子の平均電流はほぼ一
定であるのに対して、外側のスイッチング素子の平均電
流はインバ−タ出力周波数に比例して増加し、図4に示
すようになる。図4において、横軸はインバータ出力周
波数、縦軸は平均電流とし、電動運転モードにおける内
側のスイッチング素子の平均電流特性と外側のスイッチ
ング素子の平均電流特性を示す。The operation of the present invention will be described below. Figure 2
The phase relationship between the output voltage command v * for one phase and the output current i is shown, and each of the polarities can be divided into four sections a to d. In the sections A and B, the switching element S2 is constantly turned on, and the switching elements S1 and S3 are alternately turned on. In the sections C and D, the switching element S3 is constantly turned on, and the switching elements S2 and S4 are alternately turned on. In Figure 3a,
The element that performs the switching operation for each section is indicated by a circle, and the output current at that time is indicated by a dotted line. For example, when the output voltage is + E, the output current in the section A flows to the flywheel diode D2 → D1 → DC power supply 2, and when the output voltage is 0, the switching element S3 → the clamp diode CD2.
→ It flows to the neutral point. Further, the output current in the section B flows to the switching element S1 → S2 → load when the output voltage is + E, and the clamp diode CD1 → when the output voltage is 0.
The switching element S2 flows to the load. As a result, the output current flows through the path shown in (Table 2) of FIG. 3b depending on the polarities of the output voltage and the output current. From (Table 2), a larger amount of output current flows through the inner switching elements S2, S3 (see the broken line) than in the outer switching elements S1, S4 during the period in which the output voltage is zero. Further, the currents of the switching elements S2 and S3 on the inner side are not affected by the switching operation, and a continuous current flows. On the other hand, the output current of the outer switching element is intermittent during the period when the output voltage is 0, and is affected by the switching operation. For example, in the case where the V / f control for controlling the output voltage in proportion to the output frequency is applied to the serial multiple inverter 1, the inverter is
Since the period during which the output voltage is 0 decreases in proportion to the output frequency of the inverter, the average current of the switching element on the inner side is almost constant, while the average current of the switching element on the outer side changes to the output frequency of the inverter. It increases proportionally and becomes as shown in FIG. In FIG. 4, the horizontal axis represents the inverter output frequency and the vertical axis represents the average current, and shows the average current characteristics of the inner switching element and the outer switching element in the electric operation mode.
【0008】その結果、図5(a)に示すように、内側
のスイッチング素子の損失は、順電圧降下による損失が
大きく、外側のスイッチング素子の損失は、スイッチン
グ損失の占める割合が内側のスイッチング素子に比べて
大きく、スイッチング周波数を高くした場合に損失が増
加する。図5(a)において、横軸はインバ−タ出力周
波数、縦軸は損失とし、一点鎖線が順電圧降下による損
失、斜線がスイッチング・ロス、実線がこれらを積算し
たトータル損失を示す。そこで、本実施例においては、
各相を構成する内側のスイッチング素子S2,S3に、
外側のスイッチング素子S1,S4に比べて順電圧降下
の小さいスイッチング素子を用い、更に、各相を構成す
る外側のスイッチング素子S1,S4に、内側のスイッ
チング素子S2,S3に比べてタ−ンオフ時間の早いス
イッチング素子を用いる。その結果、図5(b)に示す
ように、内側のスイッチング素子の損失は、順電圧降下
による損失が低減する。また、外側のスイッチング素子
の損失は、スイッチング・ロスが低減する反面、順電圧
降下による損失が増加するものの、全体では低減するこ
とになる。従って、本実施例では、スイッチング素子の
スイッチング周波数を高くしても、損失の増加を防止す
ることができる。さらに、内側と外側のスイッチング素
子の損失を均等化(すなわち、図5(b)から明らかな
ように、損失の差が縮まること。)でき、冷却構造を対
称に製作することができる。As a result, as shown in FIG. 5A, the loss of the inner switching element is large due to the forward voltage drop, and the loss of the outer switching element is occupied by the switching loss in the inner switching element. The loss is increased when the switching frequency is increased. In FIG. 5A, the horizontal axis represents the inverter output frequency, the vertical axis represents the loss, the dashed line represents the loss due to forward voltage drop, the diagonal line represents the switching loss, and the solid line represents the total loss obtained by integrating these. Therefore, in this embodiment,
For the inner switching elements S2 and S3 that form each phase,
A switching element having a smaller forward voltage drop than the outer switching elements S1 and S4 is used, and the turn-off time of the outer switching elements S1 and S4 forming each phase is greater than that of the inner switching elements S2 and S3. Uses a fast switching element. As a result, as shown in FIG. 5B, the loss due to the forward voltage drop in the loss of the inner switching element is reduced. Further, the loss of the outer switching element is reduced as a whole, though the switching loss is reduced but the loss due to the forward voltage drop is increased. Therefore, in this embodiment, it is possible to prevent an increase in loss even if the switching frequency of the switching element is increased. Furthermore, the losses of the inner and outer switching elements can be equalized (that is, the difference between the losses can be reduced as is clear from FIG. 5B), and the cooling structure can be manufactured symmetrically.
【0009】図6は、本発明の第2実施例である。図1
aの第1実施例と異なる点は、直列多重インバ−タ1を
構成するスイッチング素子S1U〜S4WをIGBT
(Insulated Gate Bipolar Transistor)とGTOにより
構成するようにしたことである。図6は、直列多重イン
バ−タ1を構成する1相分のスイッチング素子を示す。
スイッチング素子S1,S4はIGBTであり、スイッ
チング素子S2,S3はGTOである。IGBTとGT
Oの順電圧降下とスイッチング損失の関係を図7に示
す。IGBTは、スイッチング損失が小さい反面、順電
圧降下が高く、GTOは、順電圧降下が小さい反面、ス
イッチング損失が大きい。本実施例では、これらIGB
TとGTOの特性から、直列多重インバ−タ1の電流分
担とスイッチング動作に合致する組合せを採用したもの
であり、同一のスイッチング素子により構成する場合
に、必要な特性の選別を省略することができる。FIG. 6 shows a second embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W constituting the serial multiplex inverter 1 are IGBTs.
(Insulated Gate Bipolar Transistor) and GTO. FIG. 6 shows a switching element for one phase which constitutes the serial multiplex inverter 1.
The switching elements S1 and S4 are IGBTs, and the switching elements S2 and S3 are GTOs. IGBT and GT
FIG. 7 shows the relationship between the forward voltage drop of O and the switching loss. The IGBT has a small switching loss, but has a high forward voltage drop, and the GTO has a small forward voltage drop, but has a large switching loss. In this embodiment, these IGBTs are
From the characteristics of T and GTO, a combination that matches the current sharing and switching operation of the serial multiplex inverter 1 is adopted, and when the same switching element is used, selection of necessary characteristics can be omitted. it can.
【0010】図8は、本発明の第3実施例である。図1
aの第1実施例と異なる点は、直列多重インバ−タ1を
構成するスイッチング素子S1U〜S4WをIGBTと
BJT(Bipolar Junction Transistor)により構成する
ようにしたことである。図8は、直列多重インバ−タ1
を構成する1相分のスイッチング素子を示す。スイッチ
ング素子S1,S4はIGBTであり、スイッチング素
子S2,S3はBJTである。本実施例においても、図
6に示す第2実施例と同様の効果が得られる。FIG. 8 shows a third embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W that constitute the serial multiplex inverter 1 are configured by IGBTs and BJTs (Bipolar Junction Transistors). FIG. 8 shows a serial multiplex inverter 1.
1 shows a switching element for one phase. The switching elements S1 and S4 are IGBTs, and the switching elements S2 and S3 are BJTs. Also in this embodiment, the same effect as that of the second embodiment shown in FIG. 6 can be obtained.
【0011】図9は、本発明の第4実施例である。図1
aの第1実施例と異なる点は、直列多重インバ−タ1を
構成するスイッチング素子S1U〜S4Wをn−IGB
T(n-channel Insulated Gate Bipolar Transistor)と
p−IGBT(p-channel Insulated Gate Bipolar Tra
nsistor)により構成するようにしたことである。図8
は、直列多重インバ−タ1を構成する1相分のスイッチ
ング素子を示す。スイッチング素子S1,S4はn−I
GBTであり、スイッチング素子S2,S3はp−IG
BTである。本実施例においても、図6に示す第2実施
例と同様の効果が得られる。FIG. 9 shows a fourth embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W constituting the serial multiplex inverter 1 are connected to the n-IGB.
T (n-channel Insulated Gate Bipolar Transistor) and p-IGBT (p-channel Insulated Gate Bipolar Tra
nsistor). Figure 8
Is a switching element for one phase which constitutes the serial multiplex inverter 1. The switching elements S1 and S4 are n-I
It is a GBT, and the switching elements S2 and S3 are p-IG.
It is BT. Also in this embodiment, the same effect as that of the second embodiment shown in FIG. 6 can be obtained.
【0012】なお、以上の実施例では、直列多重インバ
−タ1を構成するスイッチング素子を個別に組み合わせ
て用いたが、スイッチング素子S1,S2及びD1,D
2を1組のスイッチング素子として、一つのパッケ−ジ
に収納することにより、直列多重インバ−タの小形化が
図れると共に、パッケ−ジ間の発熱差が無くなり、冷却
構造を単純化できる。In the above embodiments, the switching elements constituting the serial multiplex inverter 1 are individually combined and used, but the switching elements S1, S2 and D1, D are used.
By accommodating 2 as one set of switching elements in one package, it is possible to reduce the size of the series multiplex inverter, eliminate the difference in heat generation between the packages, and simplify the cooling structure.
【0013】図10は、直列多重インバータを構成する
スイッチング素子n−IGBT、p−IGBT、BJ
T、GTOについて、ターンオフ時間に対する順電圧降
下の特性を分布として示したものである。横軸のターン
オフ時間は、スイッチング損失がターンオフ時間に比例
することから、スイッチング損失と読み換えることがで
きる。縦軸の順電圧降下は、スイッチング素子の平均電
流の大きさとの積で損失が発生することから、順電圧降
下による損失と読み換えることができる。図10を用い
て、本発明の直列多重インバータを構成するスイッチン
グ素子S1〜S4の組合せの原理を説明する。本発明で
は、上記実施例から明らかなように、内側のスイッチン
グ素子S2及びS3には順電圧降下の小さい素子を用
い、外側のスイッチング素子S1及びS4にはスイッチ
ング損失の小さい素子を用いるようにする。すなわち、
図10に示すnーIGBTを外側のS1、S4に用いた
場合には、内側のS2、S3にはnーIGBTに比して
順電圧降下の低いpーIGBT、BJTあるいはGTO
を用いる。また、外側のS1、S4にBJTを用いた場
合には、内側のS2、S3にはBJTに比して順電圧降
下の低いpーIGBTあるいはGTOを用いる。このよ
うに、スイッチング素子のターンオフ時間と順電圧降下
の特性から、直列多重インバータを構成する外側のS
1、S4にはターンオフ時間の小さい素子を用い、内側
のS2、S3には外側のS1、S4に用いる素子に比し
て順電圧降下の小さい素子を用いるように組合せを選択
する。この原理は、スイッチング素子n−IGBT、p
−IGBT、BJT、GTOに限られることなく、直列
多重インバータのスイッチング素子として採用できる全
ての素子に適用できることは云うまでもない。FIG. 10 shows switching elements n-IGBT, p-IGBT and BJ which form a serial multiple inverter.
For T and GTO, the characteristics of the forward voltage drop with respect to the turn-off time are shown as a distribution. The turn-off time on the horizontal axis can be read as the switching loss because the switching loss is proportional to the turn-off time. The forward voltage drop on the vertical axis can be read as the loss due to the forward voltage drop because a loss occurs due to the product of the magnitude of the average current of the switching element. The principle of combination of the switching elements S1 to S4 forming the serial multiplex inverter of the present invention will be described with reference to FIG. In the present invention, as is apparent from the above-described embodiment, the switching elements S2 and S3 on the inner side are elements having a small forward voltage drop, and the switching elements S1 and S4 on the outer side are elements having a small switching loss. . That is,
When the n-IGBT shown in FIG. 10 is used for the outer S1 and S4, the inner S2 and S3 have p-IGBT, BJT or GTO having a lower forward voltage drop than the n-IGBT.
To use. When BJTs are used for the outer S1 and S4, p-IGBTs or GTOs having a lower forward voltage drop than the BJTs are used for the inner S2 and S3. As described above, from the characteristics of the turn-off time and the forward voltage drop of the switching element, the outside S of the series multiple inverter is configured.
The combination is selected so that the elements having a short turn-off time are used for 1 and S4, and the elements having a smaller forward voltage drop are used for the inner S2 and S3 than the elements used for the outer S1 and S4. This principle is based on the switching element n-IGBT, p
Needless to say, the present invention is not limited to IGBTs, BJTs, and GTOs, and can be applied to all elements that can be used as switching elements of a series multiple inverter.
【0014】[0014]
【発明の効果】本発明によれば、直列に接続されたスイ
ッチング素子の損失を均一化することができると共に、
スイッチング素子を高いスイッチング周波数により動作
させることに伴う損失増加を防止できる。また、高調波
の少ない交流出力を出力することができる。さらに、直
列多重インバ−タを構成するスイッチング素子及びダオ
ードを1組のスイッチング素子として、一つのパッケ−
ジに収納することにより、直列多重インバ−タの小形化
が図れると共に、パッケ−ジ間の発熱差が無くなり、冷
却構造を単純化できる。According to the present invention, the losses of switching elements connected in series can be equalized, and
It is possible to prevent an increase in loss caused by operating the switching element at a high switching frequency. Further, it is possible to output an AC output with few harmonics. Further, the switching element and the diode forming the serial multiplex inverter are used as one set of switching elements, and one package is used.
By accommodating in a package, the serial multiple inverter can be downsized, and the heat generation difference between the packages can be eliminated to simplify the cooling structure.
【図1a】本発明の一実施例を示す直列多重インバ−タ
の主回路を示す構成図。FIG. 1a is a configuration diagram showing a main circuit of a serial multiplex inverter showing an embodiment of the present invention.
【図1b】直列多重インバ−タのスイッチング素子のオ
ン状態に対応する出力電圧を表わす表(表1)。FIG. 1b is a table (Table 1) showing output voltages corresponding to ON states of switching elements of a serial multiple inverter.
【図2】出力電圧指令と出力電流の位相関係を示す波形
図。FIG. 2 is a waveform diagram showing a phase relationship between an output voltage command and an output current.
【図3a】直列多重インバ−タのスイッチング素子の動
作を説明する回路図。FIG. 3a is a circuit diagram illustrating an operation of a switching element of a serial multiplex inverter.
【図3b】直列多重インバ−タのスイッチング素子の電
流経路を表わす表(表2)。FIG. 3b is a table (Table 2) showing the current paths of the switching elements of the serial multiple inverter.
【図4】直列多重インバ−タのスイッチング素子の平均
電流を説明する特性図。FIG. 4 is a characteristic diagram illustrating an average current of a switching element of a serial multiple inverter.
【図5】インバ−タ出力周波数に対する損失の特性図。FIG. 5 is a characteristic chart of a loss with respect to an inverter output frequency.
【図6】本発明の他の実施例を示すスイッチング素子の
構成を示す回路図。FIG. 6 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図7】GTOとIGBTの順電圧降下とスイッチング
損失の関係を示す特性図。FIG. 7 is a characteristic diagram showing the relationship between the forward voltage drop of GTO and IGBT and the switching loss.
【図8】本発明の他の実施例を示すスイッチング素子の
構成を示す回路図。FIG. 8 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図9】本発明の他の実施例を示すスイッチング素子の
構成を示す回路図。FIG. 9 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図10】スイッチング素子のターンオフ時間と順電圧
降下の特性図FIG. 10 is a characteristic diagram of turn-off time and forward voltage drop of a switching element.
1 直列多重インバ−タ 2,3 直流電源 S1U〜S4W スイッチング素子 D1U〜D4W ダイオ−ド CD1U〜CD2W ダイオ−ド 1 series multiplex inverter 2,3 DC power supply S1U-S4W switching element D1U-D4W diode CD1U-CD2W diode
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年10月27日[Submission date] October 27, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 インバータ装置Title of the invention Inverter device
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、直列多重インバータ装
置において、特に、スイッチング素子の電流による損失
の偏りを防止し、高いスイッチング周波数により動作す
るインバータ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial multiplex inverter device, and more particularly to an inverter device which prevents biased loss due to current in a switching element and operates at a high switching frequency.
【0002】[0002]
【従来の技術】従来、交流電動機の回転速度を制御する
場合、PWMインバータ装置が用いられているが、PW
Mインバータの出力電圧は正,負の2レベルのため、出
力電流に含まれる高調波成分が大きいという問題があ
る。そこで、従来では、PWMインバータの出力電流に
含まれる高調波成分を低減する方法として、特開昭56
−74088号に記載のように、PWMインバータを直
列に多重化し、インバータの出力電圧を正,0,負の3
レベルにして高調波成分を低減する方法が提案されてい
る。また、直列に接続されたスイッチング素子のターン
オフ特性の相違から、一方のスイッチング素子に過電圧
が発生して破損する課題があり、これを防止する方法と
して、特公昭51−47848号に記載のように、直列
に接続されたスイッチング素子のパルスにある位相関係
を持たせたり、あるいは、ターンオフの遅いスイッチン
グ素子を内側に、ターンオフの早いスイッチング素子を
外側にする方法が提案されている。2. Description of the Related Art Conventionally, a PWM inverter device has been used to control the rotation speed of an AC motor.
Since the output voltage of the M inverter has two levels, positive and negative, there is a problem that the harmonic component included in the output current is large. Therefore, in the past, as a method of reducing the harmonic component contained in the output current of the PWM inverter, Japanese Patent Laid-Open No.
No. 74088, a PWM inverter is multiplexed in series, and the output voltage of the inverter is positive, 0, negative 3
There has been proposed a method of reducing the harmonic components by setting the level. Further, there is a problem that one switching element is damaged due to overvoltage due to a difference in turn-off characteristics of switching elements connected in series. As a method of preventing this, as described in Japanese Patent Publication No. 51-47848. A method has been proposed in which pulses of switching elements connected in series have a certain phase relationship, or a switching element with a slow turn-off is placed inside and a switching element with a fast turn-off is placed outside.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来技術は、直列に接続されたスイッチング素子の平均電
流の相違による損失の不平衡が生じたり、あるいは、ス
イッチング素子を高いスイッチング周波数により動作さ
せることに伴う損失増加から、スイッチング素子の損失
過大が発生し、破損する恐れがあるが、その損失の不平
衡並びに損失増加については何ら配慮されていない。本
発明の目的は、直列に接続されたスイッチング素子の損
失を均一化するとともに、スイッチング素子を高いスイ
ッチング周波数により動作させることに伴う損失増加を
防止して、高調波の少ない交流出力を出力し得るインバ
ータ装置を提供することにある。However, in the above-mentioned prior art, loss imbalance occurs due to a difference in average current of switching elements connected in series, or the switching elements are operated at a high switching frequency. Due to the accompanying increase in loss, excessive loss of the switching element may occur and damage may occur, but no consideration is given to the imbalance of the loss and the increase in loss. An object of the present invention is to equalize the loss of switching elements connected in series, prevent an increase in loss due to operating the switching elements at a high switching frequency, and output an AC output with few harmonics. It is to provide an inverter device.
【0004】[0004]
【課題を解決するための手段】直流電源、前記直流電源
の出力端子及び中性点出力端子を備えた直流回路と、直
列接続された第1〜第4のスイッチング素子の両端子を
前記直流回路の両端子に接続し、かつ、前記第2と第3
のスイッチング素子の相互接続点をインバータ出力端子
に接続し、第1と第2のスイッチング素子の相互接続点
と第3と第4のスイッチング素子の相互接続点を前記直
流回路の中性点とダイオードを介して接続し、前記第1
と第3のスイッチング素子及び前記第2と第4のスイッ
チング素子が互いに共役な関係によりオン・オフ制御す
るインバータ装置において、前記第2と第3のスイッチ
ング素子には順電圧降下の小さい半導体デバイスを用
い、前記第1と第4のスイッチング素子にはスイッチン
グの早い半導体デバイスを用いる。また、スイッチング
素子のターンオフ時間と順電圧降下の特性に基づいて、
前記第1と4のスイッチング素子にはターンオフ時間の
小さい素子を用い、前記第2と3のスイッチング素子に
は前記第1と4に用いるスイッチング素子に比して順電
圧降下の小さい素子を用いるように選択組合せる。A direct current power supply, a direct current circuit having an output terminal of the direct current power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series are provided in the direct current circuit. Connected to both terminals of the second and third terminals
Connecting the interconnection point of the switching elements to the inverter output terminal, and connecting the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements to the neutral point of the DC circuit and the diode. Connect through the first
In the inverter device in which the third and third switching elements and the second and fourth switching elements are on / off controlled by the mutually conjugate relationship, a semiconductor device having a small forward voltage drop is provided in the second and third switching elements. A semiconductor device with fast switching is used for the first and fourth switching elements. Also, based on the characteristics of the turn-off time and forward voltage drop of the switching element,
Elements having a short turn-off time are used for the first and fourth switching elements, and elements having a smaller forward voltage drop are used for the second and third switching elements than the switching elements used for the first and fourth. Select and combine.
【0005】[0005]
【作用】直列多重インバータは、出力電圧が正極性では
正にするモードと0にするモードのみを選択し、出力電
圧が負極性では負にするモードと0にするモードのみを
選択する。その結果、直列多重インバータのスイッチン
グ素子の電流分担は、電動と回生運転モード及び出力電
圧の大きさに応じて変化する。特に、電動運転モードに
おいて、出力電圧を0にするモードに関係する内側のス
イッチング素子には出力電流が常時流れるため、順電圧
降下による損失が増加する。外側のスイッチング素子に
は出力電圧の大きさに応じて出力電流が増加するが、そ
の大きさは内側に比べ半分以下であり、主にスイッチン
グによる損失が大きい。そこで、順電圧降下の小さい電
力用半導体デバイスを内側のスイッチング素子に用い、
外側にはスイッチングの早い電力用半導体デバイスを用
いるようにして、その結果、内側のスイッチング素子の
順電圧降下による損失を低減し、かつ、外側のスイッチ
ング素子のスイッチング損失を低減して、内側と外側の
スイッチング素子の損失を均等化することができる。こ
れにより、直列に接続されたスイッチング素子の損失を
均一化すると共に、スイッチング素子を高いスイッチン
グ周波数で動作させることに伴う損失増加を防止し、高
調波の少ない交流出力を出力し得るインバータ装置を提
供することができる。The serial multiple inverter selects only a positive mode and a zero mode when the output voltage is positive, and selects only a negative mode and a zero mode when the output voltage is negative. As a result, the current sharing of the switching elements of the series multiplex inverter changes according to the electric and regenerative operation modes and the magnitude of the output voltage. In particular, in the electric operation mode, since the output current always flows through the switching element on the inside related to the mode in which the output voltage is set to 0, the loss due to the forward voltage drop increases. The output current increases in the outer switching element according to the magnitude of the output voltage, but the magnitude thereof is less than half that in the inner side, and the switching loss is large. Therefore, a power semiconductor device with a small forward voltage drop is used for the inner switching element,
A power semiconductor device with fast switching is used on the outer side, and as a result, the loss due to the forward voltage drop of the inner switching element is reduced, and the switching loss of the outer switching element is reduced, so that the inner side and the outer side are reduced. The loss of the switching elements can be equalized. As a result, the loss of the switching elements connected in series is made uniform, and the loss increase caused by operating the switching elements at a high switching frequency is prevented, and an inverter device capable of outputting an AC output with few harmonics is provided. can do.
【0006】[0006]
【実施例】本発明の一実施例を図1に示す。図1aにお
いて、直列多重インバータ1は、2つの直流電源2,3
の相互接続点を電源中性点として利用し、直流電圧を
正,0,負の3レベルの交流電圧に変換する。スイッチ
ング回路は、ゲートターンオフサイリスタ(以下、GT
Oと略称する。)S1U〜S4W及び各出力端子U,
V,Wを中性点電位にクランプするためのクランプダイ
オードCD1U〜CD2Wとフライホイールダイオード
D1U〜D4Wから構成される。この直列多重インバー
タ1を構成するスイッチング素子S1U〜S4Wは、3
相交流電圧指令vu*,vv*,vw*(図示せず)と
搬送波信号とを比較して作られるオン、オフパルス信号
によってオン、オフするが、通常の動作において、S1
とS3及びS2とS4の各々が一組のインバータとして
共役的な関係によりオン、オフするように動作する。そ
の結果、オンする条件と出力端の電圧の関係は図1bの
(表1)のようになる。例えばU相について見ると、S
1UとS2Uがオンすると出力端Uは+Eの電位とな
る。逆に、S3UとS4Uがオンすると、出力端Uは−
Eの電位となる。また、S2UとS3Uがオンすると、
出力端UはS2UとS3U及びクランプダイオードCD
1U,CD2Uを介して平滑コンデンサ12,13の接
続点に接続され、0電位となる。この動作の結果、出力
端子Uの電位は+E,O,−Eの間で変化し、インバー
タ出力の高調波成分が低減される。このインバータ動作
は従来の直列多重インバータの動作と同じである。FIG. 1 shows an embodiment of the present invention. In FIG. 1a, the series multiple inverter 1 includes two DC power sources 2, 3
The mutual connection point of is used as a neutral point of the power supply, and the DC voltage is converted into positive, 0, and negative three-level AC voltage. The switching circuit is a gate turn-off thyristor (hereinafter referred to as GT
It is abbreviated as O. ) S1U to S4W and each output terminal U,
It is composed of clamp diodes CD1U to CD2W for clamping V and W to the neutral point potential and flywheel diodes D1U to D4W. The switching elements S1U to S4W constituting this serial multiple inverter 1 are 3
It is turned on / off by an on / off pulse signal made by comparing the phase AC voltage commands vu * , vv * , vw * (not shown) with a carrier signal.
And S3 and S2 and S4 operate as a pair of inverters to turn on and off in a conjugate relationship. As a result, the relationship between the on-condition and the voltage at the output end is as shown in (Table 1) of FIG. 1b. For example, if you look at U phase, S
When 1U and S2U are turned on, the output terminal U has a potential of + E. Conversely, when S3U and S4U are turned on, the output end U
The potential becomes E. When S2U and S3U are turned on,
Output terminal U is S2U and S3U and clamp diode CD
It is connected to the connection point of the smoothing capacitors 12 and 13 via 1U and CD2U, and has 0 potential. As a result of this operation, the potential of the output terminal U changes between + E, O, and -E, and the harmonic component of the inverter output is reduced. The operation of this inverter is the same as that of the conventional serial multiple inverter.
【0007】以下、本発明の動作を説明する。図2は、
1相分の出力電圧指令v*と出力電流iの位相関係を示
し、各々の極性から4つの区間イ〜ニに分けることが出
来る。区間イ,ロではスイッチング素子S2が常時オン
し、スイッチング素子S1,S3は交互にオンする。区
間ハ,ニではスイツチング素子S3が常時オンし、スイ
ッチング素子S2,S4は交互にオンする。図3aに、
各区間に対するスイッチイング動作を行う素子をOで示
し、その時の出力電流を点線で示す。例えば、区間イの
出力電流は、出力電圧が+Eの時にはフライホイールダ
イオドD2→D1→直流電源2に流れ、出力電圧が0の
時にはスイッチング素子S3→クランプダイオドCD2
→中性点に流れる。また、区間口の出力電流は、出力電
圧が+Eの時にはスイッチング素子S1→S2→負荷に
流れ、出力電圧が0の時にはクランプダイオドCD1→
スイッチング素子S2→負荷に流れる。その結果、出力
電流は、出力電圧と出力電流の極性に応じて、図3bの
(表2)に示す経路で流れる。(表2)より、内側のス
イッチング素子S2,S3(波線参照)には、外側のス
イッチング素子S1,S4に比べ、出力電圧が0である
期間の分だけ多くの出力電流が流れる。また、内側のス
イッチング素子S2,S3の電流は、スイッチング動作
の影響を受けず、連続した電流が流れる。他方、外側の
スイッチング素子は、出力電圧が0となる期間に出力電
流が断続し、スイッチング動作の影響を受ける。例え
ば、直列多重インバ−タ1に、出力周波数に比例して出
力電圧を制御するV/f制御を適用した場合、インバー
タ出力周波数に比例して出力電圧が0となる期間が減少
するため、内側のスイッチング素子の平均電流はほぼ一
定であるのに対して、外側のスイッチング素子の平均電
流はインバータ出力周波数に比例して増加し、図4に示
すようになる。図4において、横軸はインバータ出力周
波数、縦軸は平均電流とし、電動運転モードにおける内
側のスイッチング素子の平均電流特性と外側のスイッチ
ング素子の平均電流特性を示す。The operation of the present invention will be described below. Figure 2
The phase relationship between the output voltage command v * for one phase and the output current i is shown, and each of the polarities can be divided into four sections a to d. In the sections A and B, the switching element S2 is constantly turned on, and the switching elements S1 and S3 are alternately turned on. In the sections C and D, the switching element S3 is constantly turned on, and the switching elements S2 and S4 are alternately turned on. In Figure 3a,
The element that performs the switching operation for each section is indicated by O, and the output current at that time is indicated by the dotted line. For example, the output current of the section a flows to the flywheel diode D2 → D1 → DC power supply 2 when the output voltage is + E, and the switching element S3 → the clamp diode CD2 when the output voltage is 0.
→ It flows to the neutral point. The output current of the section mouth flows to the switching element S1 → S2 → load when the output voltage is + E, and the clamp diode CD1 → when the output voltage is 0.
The switching element S2 flows to the load. As a result, the output current flows through the path shown in (Table 2) of FIG. 3b depending on the polarities of the output voltage and the output current. From (Table 2), a larger amount of output current flows through the inner switching elements S2, S3 (see the broken line) than in the outer switching elements S1, S4 during the period in which the output voltage is zero. Further, the currents of the switching elements S2 and S3 on the inner side are not affected by the switching operation, and a continuous current flows. On the other hand, the output current of the outer switching element is intermittent during the period when the output voltage is 0, and is affected by the switching operation. For example, when the V / f control that controls the output voltage in proportion to the output frequency is applied to the serial multiplex inverter 1, the period in which the output voltage becomes 0 in proportion to the inverter output frequency decreases, While the average current of the switching element of 1 is almost constant, the average current of the outer switching element increases in proportion to the inverter output frequency, as shown in FIG. In FIG. 4, the horizontal axis represents the inverter output frequency and the vertical axis represents the average current, and shows the average current characteristics of the inner switching element and the outer switching element in the electric operation mode.
【0008】その結果、図5(a)に示すように、内側
のスイッチング素子の損失は、順電圧降下による損失が
大きく、外側のスイッチング素子の損失は、スイッチン
グ損失の占める割合が内側のスイッチング素子に比べて
大きく、スイッチング周波数を高くした場合に損失が増
加する。図5(a)において、横軸はインバータ出力周
波数、縦軸は損失とし、一点鎖線が順電圧降下による損
失、斜線がスイッチング・ロス、実線がこれらを積算し
たトータル損失を示す。そこで、本実施例においては、
各相を構成する内側のスイッチング素子S2,S3に、
外側のスイッチング素子S1,S4に比べて順電圧降下
の小さいスイッチング素子を用い、更に、各相を構成す
る外側のスイッチング素子S1,S4に、内側のスイッ
チング素子S2,S3に比べてターンオフ時間の早いス
イッチング素子を用いる。その結果、図5(b)に示す
ように、内側のスイッチング素子の損失は、順電圧降下
による損失が低減する。また、外側のスイッチング素子
の損失は、スイッチング・ロスが低減する反面、順電圧
降下による損失が増加するものの、全体では低減するこ
とになる。従って、本実施例では、スイッチング素子の
スイッチング周波数を高くしても、損失の増加を防止す
ることができる。さらに、内側と外側のスイッチング素
子の損失を均等化(すなわち、図5(b)から明らかな
ように、損失の差が縮まること。)でき、冷却構造を対
称に製作することができる。As a result, as shown in FIG. 5A, the loss of the inner switching element is large due to the forward voltage drop, and the loss of the outer switching element is occupied by the switching loss in the inner switching element. The loss is increased when the switching frequency is increased. In FIG. 5A, the horizontal axis represents the inverter output frequency, the vertical axis represents the loss, the dashed line represents the loss due to the forward voltage drop, the diagonal line represents the switching loss, and the solid line represents the total loss obtained by integrating these. Therefore, in this embodiment,
For the inner switching elements S2 and S3 that form each phase,
A switching element having a smaller forward voltage drop than the outer switching elements S1 and S4 is used, and the turn-off time of the outer switching elements S1 and S4 forming each phase is shorter than that of the inner switching elements S2 and S3. A switching element is used. As a result, as shown in FIG. 5B, the loss due to the forward voltage drop in the loss of the inner switching element is reduced. Further, the loss of the outer switching element is reduced as a whole, though the switching loss is reduced but the loss due to the forward voltage drop is increased. Therefore, in this embodiment, it is possible to prevent an increase in loss even if the switching frequency of the switching element is increased. Furthermore, the losses of the inner and outer switching elements can be equalized (that is, the difference between the losses can be reduced as is clear from FIG. 5B), and the cooling structure can be manufactured symmetrically.
【0009】図6は、本発明の第2実施例である。図1
aの第1実施例と異なる点は、直列多重インバータ1を
構成するスイッチング素子S1U〜S4WをIGBT
(Insulated Gate Bipolar T
ransistor)とGTOにより構成するようにし
たことである。図6は、直列多重インバータ1を構成す
る1相分のスイッチング素子を示す。スイッチング素子
S1,S4はIGBTであり、スイッチング素子S2,
S3はGTOである。IGBTとGTOの順電圧降下と
スイッチング損失の関係を図7に示す。IGBTは、ス
イッチング損失が小さい反面、順電圧降下が高く、GT
Oは、順電圧降下が小さい反面、スイッチング損失が大
きい。本実施例では、これらIGBTとGTOの特性か
ら、直列多重インバータ1の電流分担とスイッチング動
作に合致する組合せを採用したものであり、同一のスイ
ッチング素子により構成する場合に、必要な特性の選別
を省略することができる。FIG. 6 shows a second embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W forming the series multiple inverter 1 are IGBTs.
(Insulated Gate Bipolar T
It is to be configured by GTO. FIG. 6 shows switching elements for one phase which constitute the serial multiple inverter 1. The switching elements S1 and S4 are IGBTs, and the switching elements S2 and
S3 is a GTO. FIG. 7 shows the relationship between the forward voltage drop of the IGBT and the GTO and the switching loss. Although the IGBT has a small switching loss, it has a high forward voltage drop and
O has a small forward voltage drop, but has a large switching loss. In this embodiment, from the characteristics of the IGBT and the GTO, a combination that matches the current sharing and the switching operation of the series multiple inverter 1 is adopted, and when the same switching element is used, necessary characteristics can be selected. It can be omitted.
【0010】図8は、本発明の第3実施例である。図1
aの第1実施例と異なる点は、直列多重インバータ1を
構成するスイッチング素子S1U〜S4WをIGBTと
BJT(Bipolar Junction Tran
sistor)により構成するようにしたことである。
図8は、直列多重インバータ1を構成する1相分のスイ
ッチング素子を示す。スイッチング素子S1,S4はI
GBTであり、スイッチング素子S2,S3はBJTで
ある。本実施例においても、図6に示す第2実施例と同
様の効果が得られる。FIG. 8 shows a third embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W constituting the serial multiplex inverter 1 are connected to IGBT and BJT (Bipolar Junction Tran).
It is configured by a system.
FIG. 8 shows switching elements for one phase which constitute the serial multiple inverter 1. The switching elements S1 and S4 are I
It is a GBT and the switching elements S2 and S3 are BJTs. Also in this embodiment, the same effect as that of the second embodiment shown in FIG. 6 can be obtained.
【0011】図9は、本発明の第4実施例である。図1
aの第1実施例と異なる点は、直列多重インバータ1を
構成するスイッチング素子S1U〜S4Wをn−IGB
T(n−channel Insulated Gat
e Bipolar Transistor)とp−I
GBT(p−channel InsulatedGa
te Bipolar Transistor)により
構成するようにしたことである。図8は、直列多重イン
バータ1を構成する1相分のスイッチング素子を示す。
スイッチング素子S1,S4はn−IGBTであり、ス
イッチング素子S2,S3はp−IGBTである。本実
施例においても、図6に示す第2実施例と同様の効果が
得られる。FIG. 9 shows a fourth embodiment of the present invention. Figure 1
The difference from the first embodiment of a is that the switching elements S1U to S4W forming the series multiple inverter 1 are n-IGB.
T (n-channel Insulated Gat)
e Bipolar Transistor) and p-I
GBT (p-channel Insulated Ga)
te Bipolar Transistor). FIG. 8 shows switching elements for one phase which constitute the serial multiple inverter 1.
The switching elements S1 and S4 are n-IGBTs, and the switching elements S2 and S3 are p-IGBTs. Also in this embodiment, the same effect as that of the second embodiment shown in FIG. 6 can be obtained.
【0012】なお、以上の実施例では、直列多重インバ
ータ1を構成するスイッチング素子を個別に組み合わせ
て用いたが、スイッチング素子S1,S2及びD1,D
2を1組のスイッチング素子として、一つのパッケージ
に収納することにより、直列多重インバータの小形化が
図れると共に、パッケージ間の発熱差が無くなり、冷却
構造を単純化できる。In the above embodiments, the switching elements constituting the serial multiplex inverter 1 are individually combined and used, but the switching elements S1, S2 and D1, D are used.
By accommodating 2 as one set of switching elements in one package, the series multiple inverter can be downsized and the difference in heat generation between the packages can be eliminated to simplify the cooling structure.
【0013】図10は、直列多重インバータを構成する
スイッチング素子n−IGBT、p−IGBT、BJ
T、GTOについて、ターンオフ時間に対する順電圧降
下の特性を分布として示したものである。横軸のターン
オフ時間は、スイッチング損失がターンオフ時間に比例
することから、スイッチング損失と読み換えることがで
きる。縦軸の順電圧降下は、スイッチング素子の平均電
流の大きさとの積で損失が発生することから、順電圧降
下による損失と読み換えることができる。図10を用い
て、本発明の直列多重インバータを構成するスイッチン
グ素子S1〜S4の組合せの原理を説明する。本発明で
は、上記実施例から明らかなように、内側のスイッチン
グ素子S2及びS3には順電圧降下の小さい素子を用
い、外側のスイッチング素子S1及びS4にはスイッチ
ング損失の小さい素子を用いるようにする。すなわち、
図10に示すn−IGBTを外側のS1、S4に用いた
場合には、内側のS2、S3にはn−IGBTに比して
順電圧降下の低いp−IGBT、BJTあるいはGTO
を用いる。また、外側のS1、S4にBJTを用いた場
合には、内側のS2、S3にはBJTに比して順電圧降
下の低いp−IGBTあるいはGTOを用いる。このよ
うに、スイッチング素子のターンオフ時間と順電圧降下
の特性から、直列多重インバータを構成する外側のS
1、S4にはターンオフ時間の小さい素子を用い、内側
のS2、S3には外側のS1、S4に用いる素子に比し
て順電圧降下の小さい素子を用いるように組合せを選択
する。この原理は、スイッチング素子n−IGBT、p
−IGBT、BJT、GTOに限られることなく、直列
多重インバータのスイッチング素子として採用できる全
ての素子に適用できることは云うまでもない。FIG. 10 shows switching elements n-IGBT, p-IGBT and BJ which form a serial multiple inverter.
For T and GTO, the characteristics of the forward voltage drop with respect to the turn-off time are shown as a distribution. The turn-off time on the horizontal axis can be read as the switching loss because the switching loss is proportional to the turn-off time. The forward voltage drop on the vertical axis can be read as the loss due to the forward voltage drop because a loss occurs due to the product of the magnitude of the average current of the switching element. The principle of combination of the switching elements S1 to S4 forming the serial multiplex inverter of the present invention will be described with reference to FIG. In the present invention, as is apparent from the above-described embodiment, the switching elements S2 and S3 on the inner side are elements having a small forward voltage drop, and the switching elements S1 and S4 on the outer side are elements having a small switching loss. . That is,
When the n-IGBT shown in FIG. 10 is used for the outer S1 and S4, the inner S2 and S3 have a lower forward voltage drop than the n-IGBT, such as p-IGBT, BJT or GTO.
To use. When BJTs are used for the outer S1 and S4, p-IGBTs or GTOs that have a lower forward voltage drop than the BJTs are used for the inner S2 and S3. As described above, from the characteristics of the turn-off time and the forward voltage drop of the switching element, the outside S of the series multiple inverter is configured.
The combination is selected so that the elements having a short turn-off time are used for 1 and S4, and the elements having a smaller forward voltage drop are used for the inner S2 and S3 than the elements used for the outer S1 and S4. This principle is based on the switching element n-IGBT, p
Needless to say, the present invention is not limited to IGBTs, BJTs, and GTOs, and can be applied to all elements that can be used as switching elements of a series multiple inverter.
【0014】[0014]
【発明の効果】本発明によれば、直列に接続されたスイ
ッチング素子の損失を均一化することができると共に、
スイッチング素子を高いスイッチング周波数により動作
させることに伴う損失増加を防止できる。また、高調波
の少ない交流出力を出力することができる。さらに、直
列多重インバータを構成するスイッチング素子及びダオ
ードを1組のスイッチング素子として、一つのパッケー
ジに収納することにより、直列多重インバータの小形化
が図れると共に、パッケージ間の発熱差が無くなり、冷
却構造を単純化できる。According to the present invention, the losses of switching elements connected in series can be equalized, and
It is possible to prevent an increase in loss caused by operating the switching element at a high switching frequency. Further, it is possible to output an AC output with few harmonics. Furthermore, by accommodating the switching element and the diode that configure the series multiple inverter as one set of switching elements in one package, the series multiple inverter can be downsized, and the difference in heat generation between the packages can be eliminated, thus providing a cooling structure. Can be simplified.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の一実施例を示す直列多重インバータの
主回路を示す構成図。FIG. 1 is a configuration diagram showing a main circuit of a serial multiple inverter showing an embodiment of the present invention.
【図2】(a)直列多重インバータのスイッチング素子
のオン状態に対応する出力電圧を表わす図表(表1)、
(b)出力電圧指令と出力電流の位相関係を示す波形
図。FIG. 2 (a) is a chart (Table 1) showing the output voltage corresponding to the ON state of the switching element of the series multiple inverter;
(B) A waveform diagram showing the phase relationship between the output voltage command and the output current.
【図3】(a)〜(d)直列多重インバータのスイッチ
ング素子の動作を説明する回路図。FIG. 3A to FIG. 3D are circuit diagrams illustrating the operation of the switching element of the serial multiple inverter.
【図4】直列多重インバータのスイッチング素子の電流
経路を表わす図表(表2)。FIG. 4 is a diagram (Table 2) showing a current path of a switching element of a serial multiple inverter.
【図5】直列多重インバータのスイッチング素子の平均
電流を説明する特性図。FIG. 5 is a characteristic diagram illustrating an average current of a switching element of a serial multiple inverter.
【図6】インバータ出力周波数に対する損失の特性図。FIG. 6 is a characteristic diagram of loss with respect to inverter output frequency.
【図7】本発明の他の実施例を示すスイッチング素子の
構成を示す回路図。FIG. 7 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図8】GTOとIGBTの順電圧降下とスイッチング
損失の関係を示す特性図。FIG. 8 is a characteristic diagram showing the relationship between the forward voltage drop of GTO and IGBT and the switching loss.
【図9】本発明の他の実施例を示すスイッチング素子の
構成を示す回路図。FIG. 9 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図10】本発明の他の実施例を示すスイッチング素子
の構成を示す回路図。FIG. 10 is a circuit diagram showing a configuration of a switching element showing another embodiment of the present invention.
【図11】スイッチング素子のターンオフ時間と順電圧
降下の特性図。FIG. 11 is a characteristic diagram of turn-off time and forward voltage drop of a switching element.
【符号の説明】 1 直列多重インバータ 2,3 直流電源 S1U〜S4W スイッチング素子 D1U〜D4W ダイオード CD1U〜CD2W ダイオード[Explanation of Codes] 1 series multiple inverter 2, 3 DC power supply S1U to S4W switching element D1U to D4W diode CD1U to CD2W diode
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図2】 [Fig. 2]
【図4】 [Figure 4]
【図1】
[Figure 1]
【図5】 [Figure 5]
【図7】 [Figure 7]
【図8】 [Figure 8]
【図9】 [Figure 9]
【図11】 FIG. 11
【図3】 [Figure 3]
【図6】 [Figure 6]
【図10】 [Figure 10]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/10 9184−5J 17/12 9184−5J 17/56 (72)発明者 松井 孝行 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 堀江 哲 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 斎藤 秀治 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 豊田 瑛一 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 坂田 一裕 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 安藤 武 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 坪井 孝 茨城県勝田市市毛1070番地 株式会社日立 製作所水戸工場内 (72)発明者 川上 哲也 東京都千代田区神田駿河台四丁目3番地 日立テクノエンジニアリング株式会社内 (72)発明者 高久 敏彦 茨城県勝田市堀口832番地の2 日立水戸 エンジニアリング株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication location H03K 17/10 9184-5J 17/12 9184-5J 17/56 (72) Inventor Takayuki Matsui Ibaraki Prefecture 1070 Ichige, Katsuta-shi Mito Plant, Hitachi, Ltd. (72) Satoshi Horie 1070 Ichige, Katsuta-shi Katsuta, Ibaraki Prefecture (72) Inventor, Hideharu Saito 1070 Ige, Katsuta-shi, Ibaraki Hitachi, Ltd., Mito Plant (72) Inventor, Eiichi Toyota, 1070 Ichimo, Katsuta, Ibaraki Prefecture, Hitachi Ltd., Mito Plant, Hitachi, Ltd. (72) Kazuhiro Sakata, 1070, Ichige, Katsuta, Ibaraki, Hitachi, Ltd. Mito Factory (72) Inventor Takeshi Ando 1070 Imo, Katsuta City, Ibaraki Prefecture Hitachi Ltd. Mito Factory (72) Inventor Takashi Tsuboi Katsuta City, Ibaraki Prefecture 1070 Hitachi Co., Ltd. Mito Plant (72) Inventor Tetsuya Kawakami 4-3 Kanda Sugawadai, Chiyoda-ku, Tokyo Hitachi Techno Engineering Co. (72) Inventor Toshihiko Takaku 832 Horiguchi, Katsuta City, Ibaraki Hitachi Mito Engineering Co., Ltd.
Claims (7)
中性点出力端子を備えた直流回路と、直列接続された第
1〜第4のスイッチング素子の両端子を前記直流回路の
両端子に接続しかつ前記第2と第3のスイッチング素子
の相互接続点をインバ−タ出力端子に接続し、第1と第
2のスイッチング素子の相互接続点と第3と第4のスイ
ッチング素子の相互接続点を前記直流回路の中性点とダ
イオ−ドを介して接続し、前記第1と第3のスイッチン
グ素子及び前記第2と第4のスイッチング素子が互いに
共役な関係によりオン・オフ制御するインバ−タ装置に
おいて、前記第2と第3のスイッチング素子には順電圧
降下の小さい半導体デバイスを用い、前記第1と第4の
スイッチング素子にはスイッチングの早い半導体デバイ
スを用いることを特徴とするインバ−タ装置。1. A DC power supply, a DC circuit having an output terminal of the DC power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series to both terminals of the DC circuit. And connecting the interconnection point of the second and third switching elements to the inverter output terminal, the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements. An inverter for connecting the neutral point of the DC circuit through a diode and performing on / off control of the first and third switching elements and the second and fourth switching elements in a conjugate relationship with each other. In the power supply device, semiconductor devices with a small forward voltage drop are used for the second and third switching elements, and semiconductor devices with fast switching are used for the first and fourth switching elements. Inverter device to collect.
中性点出力端子を備えた直流回路と、直列接続された第
1〜第4のスイッチング素子の両端子を前記直流回路の
両端子に接続しかつ前記第2と第3のスイッチング素子
の相互接続点をインバ−タ出力端子に接続し、第1と第
2のスイッチング素子の相互接続点と第3と第4のスイ
ッチング素子の相互接続点を前記直流回路の中性点とダ
イオ−ドを介して接続し、前記第1と第3のスイッチン
グ素子及び前記第2と第4のスイッチング素子が互いに
共役な関係によりオン・オフ制御するインバ−タ装置に
おいて、前記第1と第4のスイッチング素子をIGBT
(InsulatedGate Bipolar Tr
ansistor)とし、前記第2と第3のスイッチン
グ素子をGTO(Gate Turn−Off thy
ristor)としたことを特徴とするインバ−タ装
置。2. A direct current power supply, a direct current circuit having an output terminal of the direct current power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series to both terminals of the direct current circuit. And connecting the interconnection point of the second and third switching elements to the inverter output terminal, the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements. An inverter for connecting the neutral point of the DC circuit through a diode and performing on / off control of the first and third switching elements and the second and fourth switching elements in a conjugate relationship with each other. In the switching device, the first and fourth switching elements are IGBTs.
(Insulated Gate Bipolar Tr
the second and third switching elements are GTO (Gate Turn-Off thy).
inverter).
中性点出力端子を備えた直流回路と、直列接続された第
1〜第4のスイッチング素子の両端子を前記直流回路の
両端子に接続しかつ前記第2と第3のスイッチング素子
の相互接続点をインバ−タ出力端子に接続し、第1と第
2のスイッチング素子の相互接続点と第3と第4のスイ
ッチング素子の相互接続点を前記直流回路の中性点とダ
イオ−ドを介して接続し、前記第1と第3のスイッチン
グ素子及び前記第2と第4のスイッチング素子が互いに
共役な関係によりオン・オフ制御するインバ−タ装置に
おいて、前記第1と第4のスイッチング素子をIGBT
とし、前記第2と第3のスイッチング素子をトランジス
タBJT(Bipolar JunctionTran
sistor)としたことを特徴とするインバ−タ装
置。3. A direct current power supply, a direct current circuit having an output terminal of the direct current power source and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series to both terminals of the direct current circuit. And connecting the interconnection point of the second and third switching elements to the inverter output terminal, the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements. An inverter for connecting the neutral point of the DC circuit through a diode and performing on / off control of the first and third switching elements and the second and fourth switching elements in a conjugate relationship with each other. In the switching device, the first and fourth switching elements are IGBTs.
And the second and third switching elements are a transistor BJT (Bipolar JunctionTran).
Inverter device characterized in that it is a sistor).
中性点出力端子を備えた直流回路と、直列接続された第
1〜第4のスイッチング素子の両端子を前記直流回路の
両端子に接続しかつ前記第2と第3のスイッチング素子
の相互接続点をインバ−タ出力端子に接続し、第1と第
2のスイッチング素子の相互接続点と第3と第4のスイ
ッチング素子の相互接続点を前記直流回路の中性点とダ
イオ−ドを介して接続し、前記第1と第3のスイッチン
グ素子及び前記第2と第4のスイッチング素子が互いに
共役な関係によりオン・オフ制御するインバ−タ装置に
おいて、前記第1と第4のスイッチング素子をn−IG
BT(n−channel Insulated Ga
te Bipolar Transistor)と
し、、前記第2と第3のスイッチング素子をp−IGB
T(p−channel Insulated Gat
e Bipolar Transistor)としたこ
とを特徴とするインバ−タ装置。4. A DC power supply, a DC circuit having an output terminal of the DC power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series to both terminals of the DC circuit. And connecting the interconnection point of the second and third switching elements to the inverter output terminal, the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements. An inverter for connecting the neutral point of the DC circuit through a diode and performing on / off control of the first and third switching elements and the second and fourth switching elements in a conjugate relationship with each other. In the switching device, the first and fourth switching elements are n-IG.
BT (n-channel Insulated Ga)
te Bipolar Transistor), and the second and third switching elements are p-IGB
T (p-channel Insulated Gat
e Bipolar Transistor).
中性点出力端子を備えた直流回路と、直列接続された第
1〜第4のスイッチング素子の両端子を前記直流回路の
両端子に接続しかつ前記第2と第3のスイッチング素子
の相互接続点をインバ−タ出力端子に接続し、第1と第
2のスイッチング素子の相互接続点と第3と第4のスイ
ッチング素子の相互接続点を前記直流回路の中性点とダ
イオ−ドを介して接続し、前記第1と第3のスイッチン
グ素子及び前記第2と第4のスイッチング素子が互いに
共役な関係によりオン・オフ制御するインバ−タ装置に
おいて、スイッチング素子のターンオフ時間と順電圧降
下の特性に基づいて、前記第1と4のスイッチング素子
にはターンオフ時間の小さい素子を用い、前記第2と3
のスイッチング素子には前記第1と4に用いるスイッチ
ング素子に比して順電圧降下の小さい素子を用いるよう
に選択組合せることを特徴とするインバ−タ装置。5. A direct current power supply, a direct current circuit having an output terminal of the direct current power supply and a neutral point output terminal, and both terminals of first to fourth switching elements connected in series to both terminals of the direct current circuit. And connecting the interconnection point of the second and third switching elements to the inverter output terminal, the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements. An inverter for connecting the neutral point of the DC circuit through a diode and performing on / off control of the first and third switching elements and the second and fourth switching elements in a conjugate relationship with each other. In the switching device, based on the characteristics of the turn-off time of the switching element and the forward voltage drop, elements having a short turn-off time are used for the first and fourth switching elements, and the second and third switching elements are used.
Inverter device characterized in that the switching elements are selectively combined so as to use elements having a smaller forward voltage drop than the switching elements used in the first and fourth.
ング素子をn−IGBTとしたとき、第2と3のスイッ
チング素子としてp−IGBT、BJTあるいはGTO
を組合せ、または、第1と4のスイッチング素子をBJ
Tとしたとき、第2と3のスイッチング素子としてp−
IGBTあるいはGTOを組合せることを特徴とするイ
ンバ−タ装置。6. In claim 5, when the first and fourth switching elements are n-IGBTs, the second and third switching elements are p-IGBT, BJT or GTO.
, Or the first and fourth switching elements are BJ
Assuming T, p− is used as the second and third switching elements.
An inverter device characterized by combining an IGBT or a GTO.
いて、直列接続された第1〜第4のスイッチング素子の
両端子を前記直流回路の両端子に接続しかつ前記第2と
第3のスイッチング素子の相互接続点をインバ−タ出力
端子に接続し、第1と第2のスイッチング素子の相互接
続点と第3と第4のスイッチング素子の相互接続点を前
記直流回路の中性点とダイオ−ドを介して接続し、前記
第1と第3のスイッチング素子及び前記第2と第4のス
イッチング素子が互いに共役な関係によりオン・オフ制
御するインバ−タを単位インバ−タとし、複数の単位イ
ンバ−タからなることを特徴とするインバ−タ装置。7. The method according to claim 1, wherein both terminals of the first to fourth switching elements connected in series are connected to both terminals of the DC circuit and the second and third switching elements are connected. The interconnection point of the switching elements is connected to the inverter output terminal, and the interconnection point of the first and second switching elements and the interconnection point of the third and fourth switching elements are the neutral point of the DC circuit. A plurality of unit inverters are connected to each other through a diode, and the first and third switching elements and the second and fourth switching elements are on / off controlled by a conjugate relationship with each other. Inverter device comprising a unit inverter of
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3268379A JPH0746849A (en) | 1991-09-19 | 1991-09-19 | Inverter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3268379A JPH0746849A (en) | 1991-09-19 | 1991-09-19 | Inverter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0746849A true JPH0746849A (en) | 1995-02-14 |
Family
ID=17457674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3268379A Pending JPH0746849A (en) | 1991-09-19 | 1991-09-19 | Inverter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0746849A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006014532A (en) * | 2004-06-28 | 2006-01-12 | Toshiba Mitsubishi-Electric Industrial System Corp | Three-level power converting device |
JP2010115045A (en) * | 2008-11-07 | 2010-05-20 | Toshiba Corp | Inverter device in power converter |
JP2010130789A (en) * | 2008-11-27 | 2010-06-10 | Toshiba Corp | Three-level inverter device for power supply |
JP5339018B1 (en) * | 2012-10-02 | 2013-11-13 | 富士電機株式会社 | Power converter and inverter device provided with the power converter |
WO2014024321A1 (en) * | 2012-08-10 | 2014-02-13 | 三菱電機株式会社 | Three-level power conversion device |
-
1991
- 1991-09-19 JP JP3268379A patent/JPH0746849A/en active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006014532A (en) * | 2004-06-28 | 2006-01-12 | Toshiba Mitsubishi-Electric Industrial System Corp | Three-level power converting device |
JP2010115045A (en) * | 2008-11-07 | 2010-05-20 | Toshiba Corp | Inverter device in power converter |
JP2010130789A (en) * | 2008-11-27 | 2010-06-10 | Toshiba Corp | Three-level inverter device for power supply |
WO2014024321A1 (en) * | 2012-08-10 | 2014-02-13 | 三菱電機株式会社 | Three-level power conversion device |
CN105164908A (en) * | 2012-08-10 | 2015-12-16 | 三菱电机株式会社 | Three-level power conversion device |
US9654026B2 (en) | 2012-08-10 | 2017-05-16 | Mitsubishi Electric Corporation | Three-level power converting apparatus with reduced conduction loss |
CN105164908B (en) * | 2012-08-10 | 2018-06-12 | 三菱电机株式会社 | Three-level power conversion device |
JP5339018B1 (en) * | 2012-10-02 | 2013-11-13 | 富士電機株式会社 | Power converter and inverter device provided with the power converter |
WO2014054067A1 (en) * | 2012-10-02 | 2014-04-10 | 富士電機株式会社 | Power converter and inverter device equipped with same |
US9397582B2 (en) | 2012-10-02 | 2016-07-19 | Fuji Electric Co., Ltd. | Power converter, and inverter device including the power converter |
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